JPS61267135A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、特にアドレス計算時の
汎用レジスタの競合に伴う処理速度の低下を改善する方
式に関する。

〔従来技術〕

ディジタル計算機で使用される命令では、一般に、その
命令で使用するオペランドのアドレスを、命令で指定し
次汎用レジスタ（例えばインデックスレジスタ）の出力
と命令語内の変位アドレスとの和を用いて指定すること
ができる（これをインデックス修飾という）。もちろん
、この汎用レジスタの内容は上記アドレス計算を行おう
としている命令に先行する命令の演算結果がすべて反映
されたものである。特に、以前の命令の実行が完了する
前に次の命令のアドレス計算を行うバイグライン処理方
式のデータ処理装置においては、先行する命令による汎
用レジスタの更新状況を登録菅理し、実行未完了の汎用
レジスタを用いてアドレス計算をする後続命令が出現し
た場合、該当する汎用レジスタへの書き込みが完了する
までこのアドレス計算を遅らせる必要がある。このよう
な汎用レジスタの競合は命令処理速度を低下させる要因
となる。

一方、配列データの処理においては、汎用レジスタの更
新命令とインデックス修飾を組み合わせたコーディング
が広く使用されている。例えば、下記の左側のＦＯＲＴ
Ｉ−ＬＡＮ　は右側の機械語に展開される。

ＦＯ凡Ｔ几ＡＮ　　　　　　　機械語 Ｉ＝ＯＬＤＸＯＱ、ＤＵ ｌｏｏ　Ｉ冨Ｉ＋１ＬＤＡ　　２．ＤＬＫ（Ｉ）−原■
）米２　　　Ｂ　シ、ＸＯｌ、ＸＯ’ＩＦ（１−１００
）　１００，２００　　　ＭＵＬＴ　Ｏ，Ｘ０２００　
　：　　　　　　　　　　　ＣＭＰＸＯ１０１，ＤＵＮ
Ｚ　　Ｂ 機械語命令１ＥＡＸｏ　　ｌ、ＸＯＪ　　は生成した実
効アドレス（ｌ＋Ｘｏ）をインデックスレジスタＸＯへ
設定する命令であり、実効アドレス（１＋ＸＯ）はアド
レス計算時に決定できる。この値は直後の乗算命令「Ｍ
ＵＬＴ　Ｏ，ＸＯＪ　　のインデックス修飾で使用され
ている。

〔発明が解決すべき問題点〕

従って、上述の命令ｔ−冥行する場合、従来の方式では
ｌ［ＡＸＯＪ命令の実行完了まで［ＭＵＬＴＯ、ＸＯＪ
命令のアドレス計算を待たせなければならず命令処理速
度を低下させるという欠点がある。

本発明の目的は、実効アドレスを汎用レジスタに設定す
る先行の命令と、後続する命令のアドレス生成のｔめの
汎用レジスタからの続み出しとの競合に起因するアドレ
ス計算の遅れを改善し九データ処理装置を提供すること
である。

〔問題点を解決する几めの手段〕

本発明のデータ処理装置は、記憶ユニットと、第１のイ
ンデックスレジスタを内蔵する命令実行ユニットと、前
記第１のインデックスレジスタと同一のデータを通常保
持する第２のインデックスレジスタ、実効アドレス加算
器、前記第１のインデックスレジスタへ書き込むべきデ
ータと前記実効アトＶス加算器の出力とを選択的に第２
のインデックスレジスタに供給する切替手段を内蔵する
　−命令制御ユニットとを備え、実効アドレスをインデ
ックスレジスタへ格納する命令において、前記命令制御
ユニットが前記実効アドレス加算器の出力を前記切替手
段を経由して前記第２のインデックスレジスタへ格納し
、前記命令に後続する命令のアドレス計算において、前
記第２のインデックスレジスタの値を使用するように制
御して構成される。

〔実施例〕

次に本発明を実施例につき図面を参照して詳細に説明す
る。１ｇ１図は本発明の一実施例のブロック図である。

第１図において、命令制御ユニット１は命令を記憶ユニ
ット２から読み出し、それを解読して分岐条件、更新対
象レジスタ指定コードなどの制御情報を作成すると共に
、命令中のアドレス指定コードを解読して実効アドレス
を作成し、両者を命令実行ユニット３に送る。又、解読
の結果、命令が記憶ユニット２に対する読み出し又は書
き込みを要求する場合には、仮想アドレスを計算して記
憶ユニット２に送る。記憶ユニット２は要求され几デー
タをバッファメモリに読み出し、又は主記憶回路に曹き
込む。命令実行ユニット３は命令制御ユニット１が指示
し几各レジスタの内容を用いて演算を行い、各種レジス
タ又は記憶ユニット２の更新を行う。なお、第１図のブ
ロック図において、本発明に直接関係しない部分は省略
されている。次に各ユニットの構成を詳細に説明する。

命令制御ユニットｌにおいて、命令レジスタ１０にセッ
トされた命令語はｏｐ、ｂ、ｘおよびｙの４フイールド
から構成されている。Ｏｐフィールドは命令コードを保
持し、デコーダ１６で解読された一部の出力は命令制御
ユニットｌ内の各ブロックを制御（制御信号線は省略さ
れている）シ、別の出力は記憶ユニット２への要求信号
となり、更に別の出力は命令実行ユニット３への動作指
示情報として動作指示スタック１７に記憶される。命令
レジスタ１０のｂフィールドはレジスタ指定番号として
ペースレジスタ１１に送られる。命令レジスタ１０のＸ
フィールドはレジスタ指定番号としてインデックスレジ
スタ１２（第２のインデックスレジスタ）に送られる。

ペースレジスタ１１から読み出されｔベースアドレスと
、インデックスレジスタ１２から読み出され九イノデッ
クスは、命令レジスタ１０のｙフィールドと仮想アドレ
ス加算器１３で加算されて仮想アドレスを形成する。

又、実効アドレス加算器１４において同じインデックス
とｙフィールドを加算して実効アドレスを形成する。こ
の実効アドレス出力は実効アドレススタック１５に記憶
される。実効アドレススタック１５及び動作スタック１
７は複数のエントリを含み、笑行前の解読済命令をエン
トリ数まで保持し、命令実行ユニットが実行可能となる
まで待たせることができる。一方、実効アドレス加算器
１４０出力は切替器１８において命令実行ユニット３か
らのデータ出力と切替えられてインデックスレジスタ１
２に送られる。

記憶ユニット２の仮想アドレスレジスタ２１は仮想アド
レス加算器１３から送られる仮想アドレスを保持し、こ
の出力によりアドレス変換バッファ２２を参照して対応
する実アドレスが読み出される。この出力と仮想アドレ
スレジスタ２１の下位アドレスにより、アドレスアレイ
２３が参照され、データアレイ２４に要求されたオペラ
ンドが登録されているか否かがチェックされる。もしそ
れが登録されていれば、データアレイ２４から読み出さ
れてオペランドとして命令実行ユニット３に送られる。

命令実行ユニット３において、記憶ユニット２から送ら
れ九オペランドはデータバッファ３１に記憶される。デ
ータバッファ３１は前記の実効アドレススタック１５及
び動作指示スタック１７と同数のエントリを有し、各エ
ントリは解読済命令に対応して使用される。作業メモリ
３２内にはペースレジスタ及びインデックスレジスタ（
第１のインデックスレジスタ）を含み、これらはペース
レジスタ１１又はインデックスレジスタ１２と同時に更
新される。第１オペランドはデータバッファ３１．作業
メモリ３２．又は実効アドレススタック１５から切替器
３４により選択されて第１作業レジスタ３６１Ｃセツト
される。同様に１＠２オペランドは切替器３５により選
択されて第２作業レジスタ３７にセクトされる。二つの
作業レジスタにセクトされ次二つのオペランドを演算器
３３において演算し、その結果は作業メモリ３２．ペー
スレジスタ１１及びインデックスレジスタ１２へ供給さ
れ必要な個所にセットされる。以上の動作は動作指示ス
タック１７からの出力で起動される制御回路３８により
制御される。

次に、第１図のデータ処理装置における実効アドレス設
定命令の動作全説明する。命令レジスタｌＯに実効アド
レス設定命令がセットされると、実効アドレス加算器１
４において命令レジスタｌＯのｙフィールドとインデッ
クスレジスタ１２の出力値を加算して実効アドレスを生
成する。この実効アドレスは実効アドレススタック１５
にセットされると共に切替器１９を介してインデックス
レジスタ１２にセットされる。このとき、記憶ユニット
２へのオペランド要求は出方されない。命令実行ユニッ
ト３がこの実効アドレス設定命令を実行するタイミング
になると、実効アドレススタック１５から読み出され几
実効アドレスは切替器３５により選択され、第１作業レ
ジスタ３７にセットされる。このレジスタの内容は制御
回路３９の指示によりスルーモードに設定された演算回
路３３を経由して作業メモリ３２のインデックスレジス
タ用のロケータ５ノに薔き込まれる。

後続する命令がこのインデックスレジスタを用い比イン
デックス修飾指定でありｔとしても、アドレス計算用の
インデックスレジスタ１２には既に実効アドレス設定命
令実行後の値が曹き込まれているので、直ちにアドレス
計算を実行することができる。

上述し九本発明のデータ処理装置においては、命令制御
ユニットと命令実行ユニットの各々にイ７デククスレジ
スタ金持っているので、命令制御ユニット内のインデッ
クスレジスタを先行する命令の実行完了前に更新しても
、命令実行ユニット内のインデックスレジスタにおける
更新は命令の実行順序に従って行われるので実行結果の
正当性は保証される。

〔発明の効果〕

以上詳細に説明したように、本発明のデータ処理装置に
よれば、実効アドレス設定命令において生成された実行
アドンスをアドレス計算専用のインデックスレジスタに
セットすることにより、該当するレジスタの確定待ちに
よるアドレス計算開始の遅れを改善できるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図であり、ｌ・・
・・・・命令制御ユニット、２・・・・・・記憶ユニッ
ト、３・・・・・・命令実行ユニット、１０・・・・・
・命令レジスタ、１１・・・・・・ペースレジスタ、１
２・・・・・・インデックスレジスタ、１３・・・・・
・仮想アドレス加算器、１４・・・・・・実効アドレス
加算器、１５・・・・・・実効アドレススタック、１６
・・・・・・デコーダ、１７・・・・・・動作指示スタ
ック、１８，３５．３６・・・・・・切替器、２１・・
・・・・仮想アドレス計算開始、２２・・・・・・アド
レスｆｉｌバクファ、２３・・・・・・アトＶスアレイ
、２４・・・・・・データアレイ、３１・・・・・・デ
ータバッファ、３２・・・・・・作業メモリ、３３・・
・・・・演算回路、３６．３７・・・・・・作業レジス
タ、３９・・・・・・制御回路である。

Claims (1)

【特許請求の範囲】
1. 記憶ユニットと、第１のインデックスレジスタを内蔵す
   る命令実行ユニットと、前記第１のインデックスレジス
   タと同一のデータを通常保持する第２のインデックスレ
   ジスタ、実効アドレス加算器、前記第１のインデックス
   レジスタに書き込むべきデータと前記実効アドレス加算
   器の出力とを選択的に前記第２のインデックスレジスタ
   に供給する切替手段を内蔵する命令制御ユニットとを備
   え、実効アドレスをインデックスレジスタに格納する命
   令において、前記命令制御ユニットが前記実効アドレス
   加算器の出力を前記切替手段を経由して前記第２のイン
   デックスレジスタに格納し、前記命令に後続する命令の
   アドレス計算において、前記第２のインデックスレジス
   タの値を使用するように制御することを特徴とするデー
   タ処理装置。