JPH0391835A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0391835A JPH0391835A JP23000989A JP23000989A JPH0391835A JP H0391835 A JPH0391835 A JP H0391835A JP 23000989 A JP23000989 A JP 23000989A JP 23000989 A JP23000989 A JP 23000989A JP H0391835 A JPH0391835 A JP H0391835A
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- JP
- Japan
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- operand
- instruction
- cache memory
- unit
- memories
- Prior art date
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 71
- 230000010365 information processing Effects 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 101000640813 Homo sapiens Sodium-coupled neutral amino acid transporter 2 Proteins 0.000 description 1
- 102100033774 Sodium-coupled neutral amino acid transporter 2 Human genes 0.000 description 1
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に利用され、特に、二つのオペラ
ンドを同時にアクセスすることのできるキャッシュメモ
リを有する情報処理装置に関する。
ンドを同時にアクセスすることのできるキャッシュメモ
リを有する情報処理装置に関する。
本発明は、アドレス指定方式として一命令の中で二つの
主メモリ中のオペランドを指定できる情報処理装置にお
いて、 前記二つのオペランドの実効アドレスを同時に計算し、
この計算された二つのオペランドの実効アドレスを、そ
れぞれ二つのタグメモリを有する二つのキャッシュメモ
リ部にそれぞれ入力し、前記タグメモリの内容に対応し
て、それぞれ前記二つのキャッシュメモリ部から出力デ
ータを出力させ、この出力データを切り替えて実効ユニ
ットに送出することにより、 キャッシュメモリアクセスの効率化を図ったものである
。
主メモリ中のオペランドを指定できる情報処理装置にお
いて、 前記二つのオペランドの実効アドレスを同時に計算し、
この計算された二つのオペランドの実効アドレスを、そ
れぞれ二つのタグメモリを有する二つのキャッシュメモ
リ部にそれぞれ入力し、前記タグメモリの内容に対応し
て、それぞれ前記二つのキャッシュメモリ部から出力デ
ータを出力させ、この出力データを切り替えて実効ユニ
ットに送出することにより、 キャッシュメモリアクセスの効率化を図ったものである
。
従来、情報処理装置に装備されるキャッシュメモリ装置
は、命令フェッチ用とオペランドフェッチ用で共用に一
つ用意されるのが通常であった。
は、命令フェッチ用とオペランドフェッチ用で共用に一
つ用意されるのが通常であった。
また、処理の並列化を計るために命令フエツチ用キャッ
シュメモリと、オペランドフェッチ用キャッシュメモリ
を用意する例も最近多くなっている。
シュメモリと、オペランドフェッチ用キャッシュメモリ
を用意する例も最近多くなっている。
しかし、一命令中において二つのメインメモリ中のオペ
ランドをアクセスするという命令セットヲ持つ情報処理
装置においては、一つのオペランドフェッチ用キャッシ
ュメモリでは、処理がシーケンシャルになってしまい、
処理の高速化を計ることが困難である欠点があった。
ランドをアクセスするという命令セットヲ持つ情報処理
装置においては、一つのオペランドフェッチ用キャッシ
ュメモリでは、処理がシーケンシャルになってしまい、
処理の高速化を計ることが困難である欠点があった。
本発明の目的は、前記の欠点を除去することにより、処
理の高速化を計ることができる効率的なキャッシュメモ
リを有する情報処理装置を提供することにある。
理の高速化を計ることができる効率的なキャッシュメモ
リを有する情報処理装置を提供することにある。
ｃ問題点を解決するための手段〕
本発明は、一命令のオペランドとして第一および第二の
二つのオペランドを指定できる命令セットを生或する命
令セット生戒手段と、実行手段とを備えた情報処理装置
において、前記第一および第二のオペランドの実効アド
レスをそれぞれ計算する第一および第二のオペランドア
ドレス計算手段と、それぞれ第一および第二のタグメモ
リを含み、この第一および第二のタグメモリにそれぞれ
前記第一および第二のオペランドの実効アドレスを入力
し、ヒット状態を比較しそれに基づき第一および第二の
出力データをそれぞれ出力する第一および第二のキャッ
シュメモリ部と、前記第一および第二の出力データを切
り替えて前記実行手段に送出する切替手段とを備えたこ
とを特徴とする。
二つのオペランドを指定できる命令セットを生或する命
令セット生戒手段と、実行手段とを備えた情報処理装置
において、前記第一および第二のオペランドの実効アド
レスをそれぞれ計算する第一および第二のオペランドア
ドレス計算手段と、それぞれ第一および第二のタグメモ
リを含み、この第一および第二のタグメモリにそれぞれ
前記第一および第二のオペランドの実効アドレスを入力
し、ヒット状態を比較しそれに基づき第一および第二の
出力データをそれぞれ出力する第一および第二のキャッ
シュメモリ部と、前記第一および第二の出力データを切
り替えて前記実行手段に送出する切替手段とを備えたこ
とを特徴とする。
命令セット生或手段により生或された命令中の第一のオ
ペランドおよび第二のオペランドを指定する命令はそれ
ぞれ、第一および第二のオペランドアドレス計算手段に
入力されてそれぞれの実効アドレスが計算される。そし
て、この計算された第一および第二のオペランドの実効
アドレスは、それぞれに第一および第二のキャッシュメ
モリ部内に設けられた第一および第二のタグメモリに入
力され、その内容に対応して第一および第二の出力デー
タが出力され、さらに切替手段により切り替えられて実
行ユニットに送出される。
ペランドおよび第二のオペランドを指定する命令はそれ
ぞれ、第一および第二のオペランドアドレス計算手段に
入力されてそれぞれの実効アドレスが計算される。そし
て、この計算された第一および第二のオペランドの実効
アドレスは、それぞれに第一および第二のキャッシュメ
モリ部内に設けられた第一および第二のタグメモリに入
力され、その内容に対応して第一および第二の出力デー
タが出力され、さらに切替手段により切り替えられて実
行ユニットに送出される。
すなわち、第一および第二の二つのオペランドは、同時
に第一および第二のキャッシュメモリで２組みのタグメ
モリの組み合わせ（１６通り）内容に応じて出力データ
を出力でき、処理の高速化を図ることが可能となる。
に第一および第二のキャッシュメモリで２組みのタグメ
モリの組み合わせ（１６通り）内容に応じて出力データ
を出力でき、処理の高速化を図ることが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
図は本発明の一実施例の要部を示すブロック構或図であ
る。
る。
本実施例は、一命令のオペランドとして、図外の二つの
主メモリ内のオペランドである、第一および第二の二つ
のオペランド（１）および（２〉 を指定できる命令セ
ットを生或する命令セット生或手段としての命令キャッ
シュメモリ１１、命令取出しユニット１２および命令レ
ジスク１３と、実行手段としての実行ユニット２７とを
備えた情報処理装置において、 本発明の特徴とするところの、第一および第二のオペラ
ンド（１）および（２）の実効アドレスをそれぞれ計算
する第一および第二のオペランドアドレス計算手段とし
てのオペランドアドレス計算ユニッ｝（１０４および（
２０５ と、それぞれ第一および第二のタグメモリ（Ｔ
ＡＧＩＡ）１６ 、（ＴＡＧＩＢ）１９ならびに（ＴＡ
６２Ｂ）１７ 、（Ｔ八Ｇ２Ａ） ２０を含み、この第
一および第二のタグメモリ１６、１９、１７および２０
にそれぞれ前記第一および第二のオペランド（１〉およ
び（２）の実効アドレスを入力し、それらの内容に基づ
き第一および第二の出力データ３０および３ｌをそれぞ
れ出力する第一および第二のキャッシュメモリ部（１）
２８および（２）２９ と、第一および第二の出力デー
タ３０および３ｌを切り替えて実行ユニット２７に送出
する切替手役としての切替回路２６とを含んでいる。そ
して、さらに、キャッシュメモリ部（１）２８は、第一
の出力データ３０を出力するデータメモリ（ＤＡＴＡ１
〉２３と、タグメモリ１６およびｌ７の内容に対応して
データメモリ２３を制御する制御部（１）２２と、オペ
ランド（１）用のアドレス変換バッファ（ＴＬＢＩ）１
８とを含み、 キャッシュメモＩＪ（２）２９は、第二
の出力データ３１を出力するデータメモ！Ｊ （ＤＡＴ
Ａ２）２５と、タグメモリ１９および２０の内容に対応
してデータメモリ２５を制御する制御部（２）２４と、
オペランド（２）用のアドレス変換バッファ（ＴＬＢ２
）２１とを含んでいる。
主メモリ内のオペランドである、第一および第二の二つ
のオペランド（１）および（２〉 を指定できる命令セ
ットを生或する命令セット生或手段としての命令キャッ
シュメモリ１１、命令取出しユニット１２および命令レ
ジスク１３と、実行手段としての実行ユニット２７とを
備えた情報処理装置において、 本発明の特徴とするところの、第一および第二のオペラ
ンド（１）および（２）の実効アドレスをそれぞれ計算
する第一および第二のオペランドアドレス計算手段とし
てのオペランドアドレス計算ユニッ｝（１０４および（
２０５ と、それぞれ第一および第二のタグメモリ（Ｔ
ＡＧＩＡ）１６ 、（ＴＡＧＩＢ）１９ならびに（ＴＡ
６２Ｂ）１７ 、（Ｔ八Ｇ２Ａ） ２０を含み、この第
一および第二のタグメモリ１６、１９、１７および２０
にそれぞれ前記第一および第二のオペランド（１〉およ
び（２）の実効アドレスを入力し、それらの内容に基づ
き第一および第二の出力データ３０および３ｌをそれぞ
れ出力する第一および第二のキャッシュメモリ部（１）
２８および（２）２９ と、第一および第二の出力デー
タ３０および３ｌを切り替えて実行ユニット２７に送出
する切替手役としての切替回路２６とを含んでいる。そ
して、さらに、キャッシュメモリ部（１）２８は、第一
の出力データ３０を出力するデータメモリ（ＤＡＴＡ１
〉２３と、タグメモリ１６およびｌ７の内容に対応して
データメモリ２３を制御する制御部（１）２２と、オペ
ランド（１）用のアドレス変換バッファ（ＴＬＢＩ）１
８とを含み、 キャッシュメモＩＪ（２）２９は、第二
の出力データ３１を出力するデータメモ！Ｊ （ＤＡＴ
Ａ２）２５と、タグメモリ１９および２０の内容に対応
してデータメモリ２５を制御する制御部（２）２４と、
オペランド（２）用のアドレス変換バッファ（ＴＬＢ２
）２１とを含んでいる。
次に、本実施例の動作について説明する。
本実施例では、命令キャッシュメモ’Ｊｌｌから読み出
された命令は、命令取出しユニット１２に取り込まれる
。命令取出しユニット１２では、命令の先頭を検出し、
命令の長さを調べ、命令レジスタ１３に命令語をセット
する。本実施例に示される、情報処理装置の命令語の形
式は、三つの部分、すなわち、命令コード（ＯＰ）、オ
ペランド（１）指定部（ＯＳＩ）およびオペランド（２
〉 指定部（ＯＳ２）から構威されている。命令レジス
タ１３の内容は、全体が実行ユニット２７に送られるほ
かに、オペランド（１》指定部（［ｌＳ１）の内容は、
オペランドアドレス計算ユニット（ＩＨ４に、オペラン
ド（２〉指定部（ＯＳ２）の内容は、オペランドアドレ
ス計算ユニット（２）１５に送られる。
された命令は、命令取出しユニット１２に取り込まれる
。命令取出しユニット１２では、命令の先頭を検出し、
命令の長さを調べ、命令レジスタ１３に命令語をセット
する。本実施例に示される、情報処理装置の命令語の形
式は、三つの部分、すなわち、命令コード（ＯＰ）、オ
ペランド（１）指定部（ＯＳＩ）およびオペランド（２
〉 指定部（ＯＳ２）から構威されている。命令レジス
タ１３の内容は、全体が実行ユニット２７に送られるほ
かに、オペランド（１》指定部（［ｌＳ１）の内容は、
オペランドアドレス計算ユニット（ＩＨ４に、オペラン
ド（２〉指定部（ＯＳ２）の内容は、オペランドアドレ
ス計算ユニット（２）１５に送られる。
オペランドアドレス計算ユニット（１０４および（２０
５においては、命令レジスタ１３の中のオペランド（１
）および（２）指定部の内容に従って、実行ユニット２
７から、オペランドのアドレスを計算するのに必要なデ
ータを受け取って、それを演算することにより、オペラ
ンドの実効アドレスを計算する。
５においては、命令レジスタ１３の中のオペランド（１
）および（２）指定部の内容に従って、実行ユニット２
７から、オペランドのアドレスを計算するのに必要なデ
ータを受け取って、それを演算することにより、オペラ
ンドの実効アドレスを計算する。
オペランドアドレス計算ユニット（１）１４で計算され
た実効アドレスは、オペランド（１）用のアドレス変換
バッファ（ＴＬＢＩ）１８、キャッシュメモリ部（１）
２８におけるオペランド（１）用のタグメモリ（ＴＡＧ
ＩＡ） １６ 、それにキャッシュメモリ部（２）２９
におけるオペランド（１）用のタグメモリ（ＴＡＧＩＢ
）１９の、三つのユニットに加えられる。同様に、オペ
ランドアドレス計算ユニット（２＞１５で計算された実
効アドレスは、オペランド（２〉 用のアドレス変換バ
ッファ（ＴＬＢ２）２１、キャッシュメモリ部（２）２
９におけるタグメモリ（ＴＡＧ２Ａ）２０ 、それにキ
ャッシュメモリ部（１）２８におけるタグメモリ（ＴＡ
６２Ｂ）１７の３箇所に供給される。
た実効アドレスは、オペランド（１）用のアドレス変換
バッファ（ＴＬＢＩ）１８、キャッシュメモリ部（１）
２８におけるオペランド（１）用のタグメモリ（ＴＡＧ
ＩＡ） １６ 、それにキャッシュメモリ部（２）２９
におけるオペランド（１）用のタグメモリ（ＴＡＧＩＢ
）１９の、三つのユニットに加えられる。同様に、オペ
ランドアドレス計算ユニット（２＞１５で計算された実
効アドレスは、オペランド（２〉 用のアドレス変換バ
ッファ（ＴＬＢ２）２１、キャッシュメモリ部（２）２
９におけるタグメモリ（ＴＡＧ２Ａ）２０ 、それにキ
ャッシュメモリ部（１）２８におけるタグメモリ（ＴＡ
６２Ｂ）１７の３箇所に供給される。
タグメモ’７１６、ｌ７、ｌ９および２０の内容は、制
御部（１）２２および（２）２４において、キャッシュ
メモリのヒット状態およびタイミングがチェックされる
。そして、制御部（１）２２および（２）２４が有する
あらかじめ定められたロジックによって、データメモリ
（ＤＡＴＡＩ）２３および（［）ＡＴＡ２） ２５に供
給されるアドレスが決定される。
御部（１）２２および（２）２４において、キャッシュ
メモリのヒット状態およびタイミングがチェックされる
。そして、制御部（１）２２および（２）２４が有する
あらかじめ定められたロジックによって、データメモリ
（ＤＡＴＡＩ）２３および（［）ＡＴＡ２） ２５に供
給されるアドレスが決定される。
二つの、データメモリ２３および２５から読み出された
データ（１） ３０および（２）３１は、切替回路２６
に供給され、切替回路ｌ６により切り替えられ、実行ユ
ニット２７に送出される。
データ（１） ３０および（２）３１は、切替回路２６
に供給され、切替回路ｌ６により切り替えられ、実行ユ
ニット２７に送出される。
表は、本発明の一実施例の動作を示す表である。
この表では、４個のタグメモリ（ＴＡＧＩＡ）１６ 、
（ＴＡＧ２Ｂ）１７ 、（ＴＡＧＩＢ）１９および（Ｔ
ＡＧ２Ａ）２０のヒット状態による１６種類のケースに
おいて、各々のユニットがどのように振る舞うかを示し
たものである。
（ＴＡＧ２Ｂ）１７ 、（ＴＡＧＩＢ）１９および（Ｔ
ＡＧ２Ａ）２０のヒット状態による１６種類のケースに
おいて、各々のユニットがどのように振る舞うかを示し
たものである。
ＴＡＧＩＡ ＳＴＡＧＩＢ ， ＴＡＧ２ＡおよびＴＡ
Ｇ２Ｂの欄は、４個のタグメモｌＪ１６、１７、−１９
および２０のヒット状態を示している。１はヒット、０
はミスヒット・を示している。オペランド（１）および
（２） （ＴＯ）の欄は、ＴＯのタイミングに、オペラ
ンドが実行ユニット２７に供給されるかどうかを示して
いる。丸は、供給されることを示している。オペランド
（１〉 および（２） （ＴＯ ＋ １）の欄は、一方
のキャッシュメモリ部（１）２８または（２＞２９に二
つのオペランドがヒットしてしまうケースを示している
。この場合には、一つのキャッシュメモリ部（１）２Ｂ
または（２）２９から２１をかけてシリアルにオペラン
ドを読み出すことになる。切替信号（ＴＯ）および（Ｔ
ｏ ＋１）は、各々のタイミングにおいて、キャッシュ
メモリ部（１）２８または（２＞２９の出力データ３０
または３１を切り替えるかどうかを示している。
Ｇ２Ｂの欄は、４個のタグメモｌＪ１６、１７、−１９
および２０のヒット状態を示している。１はヒット、０
はミスヒット・を示している。オペランド（１）および
（２） （ＴＯ）の欄は、ＴＯのタイミングに、オペラ
ンドが実行ユニット２７に供給されるかどうかを示して
いる。丸は、供給されることを示している。オペランド
（１〉 および（２） （ＴＯ ＋ １）の欄は、一方
のキャッシュメモリ部（１）２８または（２＞２９に二
つのオペランドがヒットしてしまうケースを示している
。この場合には、一つのキャッシュメモリ部（１）２Ｂ
または（２）２９から２１をかけてシリアルにオペラン
ドを読み出すことになる。切替信号（ＴＯ）および（Ｔ
ｏ ＋１）は、各々のタイミングにおいて、キャッシュ
メモリ部（１）２８または（２＞２９の出力データ３０
または３１を切り替えるかどうかを示している。
（以下本頁余白）
〔発明の効果〕
以上説明したように、本発明によれば、二つのオペラン
ドの実効アドレスを同時に計算し、この計算された二つ
の実効アドレスを２組み計４個のタグメモリに入力し、
それらの組み合わせ内容に対応して二つの出力データが
出力されるようにすることにより、効率的なキャッシュ
メモリを提供することができ、その効果は大である。
ドの実効アドレスを同時に計算し、この計算された二つ
の実効アドレスを２組み計４個のタグメモリに入力し、
それらの組み合わせ内容に対応して二つの出力データが
出力されるようにすることにより、効率的なキャッシュ
メモリを提供することができ、その効果は大である。
図は本発明の一実施例の要部を示すブロック構戒図。
１１・・・命令キャッシュメモリ、１２・・・命令取出
しユニット、１３・・・命令レジスタ、１４・・・オペ
ランドアドレス計算ユニット（１） 、１５・・・オペ
ランドアドレス計算ユニット（２） 、１６・・・タグ
メモリ（ＴＡＧＩＡ） 、１７・・・タグメモ’Ｊ （
ＴＡ６２Ｂ） 、１８・・・アドレス変換バッファ（Ｔ
ｔ，８１）、ｔ９・・・タグメモリ（ＴＡＧ１Ｂ）
、２０・・・タグメモリ（ＴＡＧ２Ａ） 、２１・・・
アドレス変換回路（ＴＬＢ２）、２２・・・制御部（１
） 、２３・・・データメモリ（ＤＡＴＡ１）、２４・
・・制御部（２） 、２５・・・データメモリ（ＤＡＴ
Ａ２） 、２６・・・切替回路、２７・・・実行ユニッ
ト、２８・・・キャッシュメモリ部（１）、２９・・・
キャッシュメモリ部（２）、３０、３１・・・出力デー
タ。 〜・二“戸
しユニット、１３・・・命令レジスタ、１４・・・オペ
ランドアドレス計算ユニット（１） 、１５・・・オペ
ランドアドレス計算ユニット（２） 、１６・・・タグ
メモリ（ＴＡＧＩＡ） 、１７・・・タグメモ’Ｊ （
ＴＡ６２Ｂ） 、１８・・・アドレス変換バッファ（Ｔ
ｔ，８１）、ｔ９・・・タグメモリ（ＴＡＧ１Ｂ）
、２０・・・タグメモリ（ＴＡＧ２Ａ） 、２１・・・
アドレス変換回路（ＴＬＢ２）、２２・・・制御部（１
） 、２３・・・データメモリ（ＤＡＴＡ１）、２４・
・・制御部（２） 、２５・・・データメモリ（ＤＡＴ
Ａ２） 、２６・・・切替回路、２７・・・実行ユニッ
ト、２８・・・キャッシュメモリ部（１）、２９・・・
キャッシュメモリ部（２）、３０、３１・・・出力デー
タ。 〜・二“戸
Claims (1)
- 【特許請求の範囲】 １、一命令のオペランドとして第一および第二の二つの
オペランドを指定できる命令セットを生成する命令セッ
ト生成手段と、実行手段とを備えた情報処理装置におい
て、 前記第一および第二のオペランドの実効アドレスをそれ
ぞれ計算する第一および第二のオペランドアドレス計算
手段と、 それぞれ第一および第二のタグメモリを含み、この第一
および第二のタグメモリにそれぞれ前記第一および第二
のオペランドの実効アドレスを入力し、ヒット状態を比
較しそれに基づき第一および第二の出力データをそれぞ
れ出力する第一および第二のキャッシュメモリ部と、 前記第一および第二の出力データを切り替えて前記実行
手段に送出する切替手段と を備えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23000989A JPH0391835A (ja) | 1989-09-04 | 1989-09-04 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23000989A JPH0391835A (ja) | 1989-09-04 | 1989-09-04 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0391835A true JPH0391835A (ja) | 1991-04-17 |
Family
ID=16901166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23000989A Pending JPH0391835A (ja) | 1989-09-04 | 1989-09-04 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0391835A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0747879A (ja) * | 1993-08-06 | 1995-02-21 | Goji Furuya | 追突防止システム |
-
1989
- 1989-09-04 JP JP23000989A patent/JPH0391835A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0747879A (ja) * | 1993-08-06 | 1995-02-21 | Goji Furuya | 追突防止システム |
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