JP2000207227A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JP2000207227A JP2000207227A JP11007464A JP746499A JP2000207227A JP 2000207227 A JP2000207227 A JP 2000207227A JP 11007464 A JP11007464 A JP 11007464A JP 746499 A JP746499 A JP 746499A JP 2000207227 A JP2000207227 A JP 2000207227A
- Authority
- JP
- Japan
- Prior art keywords
- register
- registers
- address
- data
- register group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】 コンテキストスイッチの高速化を図る。
【解決手段】 プロセッサは、ＡＬＵ２が演算を行うの
に必要なデータを記憶する複数のレジスタを有するレジ
スタ群３と、レジスタ群３の記憶内容を一時待避するた
めの複数のレジスタを有するレジスタ群３’とを備えて
おり、レジスタ群３’は、レジスタ群３と専用の接続線
path1で接続されている。
に必要なデータを記憶する複数のレジスタを有するレジ
スタ群３と、レジスタ群３の記憶内容を一時待避するた
めの複数のレジスタを有するレジスタ群３’とを備えて
おり、レジスタ群３’は、レジスタ群３と専用の接続線
path1で接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、演算装置に関し、
特に、例えば、コンテキストスイッチ（contextswitc
h）の高速化を図ることができるようにする演算装置に
関する。
特に、例えば、コンテキストスイッチ（contextswitc
h）の高速化を図ることができるようにする演算装置に
関する。
【０００２】
【従来の技術】図４は、従来のプロセッサの構成例を示
している。
している。
【０００３】インストラクションキャッシュメモリ１
は、メインメモリ４に記憶されたプログラムを、外部バ
ス５を介してキャッシュするようになされており、ＡＬ
Ｕ（Arithmatic Logic Unit）２は、インストラクショ
ンキャッシュメモリ１に記憶されたプログラムの中のコ
マンド（インストラクション）をフェッチ、デコードし
て実行するようになされている。レジスタ群３は、複数
のレジスタで構成され、ＡＬＵ２が演算を行うのに必要
なデータ（演算の対象となるデータの他、演算の結果得
られるデータも含まれる）を一時記憶するようになされ
ている。メインメモリ４は、ＡＬＵ２に各種の処理を行
わせるためのプログラム（バイナリコード）や、その処
理の対象となるデータ、その処理の結果得られるデータ
を記憶するようになされている。
は、メインメモリ４に記憶されたプログラムを、外部バ
ス５を介してキャッシュするようになされており、ＡＬ
Ｕ（Arithmatic Logic Unit）２は、インストラクショ
ンキャッシュメモリ１に記憶されたプログラムの中のコ
マンド（インストラクション）をフェッチ、デコードし
て実行するようになされている。レジスタ群３は、複数
のレジスタで構成され、ＡＬＵ２が演算を行うのに必要
なデータ（演算の対象となるデータの他、演算の結果得
られるデータも含まれる）を一時記憶するようになされ
ている。メインメモリ４は、ＡＬＵ２に各種の処理を行
わせるためのプログラム（バイナリコード）や、その処
理の対象となるデータ、その処理の結果得られるデータ
を記憶するようになされている。
【０００４】以上のように構成されるプロセッサでは、
インストラクションキャッシュメモリ１において、メイ
ンメモリ４に記憶されたプログラムが、外部バス５を介
して、適宜キャッシュされる。
インストラクションキャッシュメモリ１において、メイ
ンメモリ４に記憶されたプログラムが、外部バス５を介
して、適宜キャッシュされる。
【０００５】一方、ＡＬＵ２では、インストラクション
キャッシュメモリ１に記憶されたプログラムの中のコマ
ンドがフェッチ、デコードされ、必要に応じて、レジス
タ群３に対してデータの読み書きを行いながら、デコー
ドしたコマンドに対応する演算が行われる。
キャッシュメモリ１に記憶されたプログラムの中のコマ
ンドがフェッチ、デコードされ、必要に応じて、レジス
タ群３に対してデータの読み書きを行いながら、デコー
ドしたコマンドに対応する演算が行われる。
【０００６】なお、メモリ１は、キャッシュ機構のない
メモリで構成することも可能である。
メモリで構成することも可能である。
【０００７】
【発明が解決しようとする課題】ところで、プロセッサ
に対して、例えば、割り込みなどのコンテキストスイッ
チの要求（以下、適宜、コンテキストスイッチリクエス
トという）があった場合には、プロセッサでは、それま
で行われていた処理が中断され、新たな処理が行われ
る。この場合、それまで行われていた処理に用いられて
いたデータがレジスタ群３に記憶されているため、コン
テキストスイッチを行う際には、レジスタ群３に記憶さ
れたデータを、外部バス５を介して、メインメモリ４に
待避させる必要がある。
に対して、例えば、割り込みなどのコンテキストスイッ
チの要求（以下、適宜、コンテキストスイッチリクエス
トという）があった場合には、プロセッサでは、それま
で行われていた処理が中断され、新たな処理が行われ
る。この場合、それまで行われていた処理に用いられて
いたデータがレジスタ群３に記憶されているため、コン
テキストスイッチを行う際には、レジスタ群３に記憶さ
れたデータを、外部バス５を介して、メインメモリ４に
待避させる必要がある。
【０００８】即ち、例えば、図５に示すように、ＡＬＵ
２が、ある処理ａを行っている最中に、コンテキストス
イッチリクエストがあった場合には、レジスタ群３の記
憶内容が、外部バス５を介して、メインメモリ４に転送
される。そして、その転送が終了すると、ＡＬＵ２は、
他の処理ｂを開始する。
２が、ある処理ａを行っている最中に、コンテキストス
イッチリクエストがあった場合には、レジスタ群３の記
憶内容が、外部バス５を介して、メインメモリ４に転送
される。そして、その転送が終了すると、ＡＬＵ２は、
他の処理ｂを開始する。
【０００９】以上のように、コンテキストスイッチリク
エストがあった場合には、レジスタ群３の記憶内容がメ
インメモリ４に転送されるため、この転送に要する時間
が、コンテキストスイッチの時間に影響する。そして、
レジスタ群３からメインメモリ４へのデータの転送は、
インストラクションキャッシュメモリ１やＡＬＵ２も使
用する外部バス５を介して行われるため、ある程度の時
間を要し、従って、コンテキストスイッチを高速に行う
ことが困難であった。
エストがあった場合には、レジスタ群３の記憶内容がメ
インメモリ４に転送されるため、この転送に要する時間
が、コンテキストスイッチの時間に影響する。そして、
レジスタ群３からメインメモリ４へのデータの転送は、
インストラクションキャッシュメモリ１やＡＬＵ２も使
用する外部バス５を介して行われるため、ある程度の時
間を要し、従って、コンテキストスイッチを高速に行う
ことが困難であった。
【００１０】本発明は、このような状況に鑑みてなされ
たものであり、コンテキストスイッチの高速化を図るこ
とができるようにするものである。
たものであり、コンテキストスイッチの高速化を図るこ
とができるようにするものである。
【００１１】
【課題を解決するための手段】本発明の演算装置は、演
算手段が演算を行うのに必要なデータを記憶する複数の
レジスタを有する第１の記憶手段と、第１の記憶手段の
記憶内容を一時待避するための複数のレジスタを有し、
第１の記憶手段と専用の接続線で接続された第２の記憶
手段とを備えることを特徴とする。
算手段が演算を行うのに必要なデータを記憶する複数の
レジスタを有する第１の記憶手段と、第１の記憶手段の
記憶内容を一時待避するための複数のレジスタを有し、
第１の記憶手段と専用の接続線で接続された第２の記憶
手段とを備えることを特徴とする。
【００１２】上記構成の演算装置においては、第１の記
憶手段は、演算手段が演算を行うのに必要なデータを記
憶する複数のレジスタを有しており、第２の記憶手段
は、第１の記憶手段の記憶内容を一時待避するための複
数のレジスタを有し、第１の記憶手段と専用の接続線で
接続されている。
憶手段は、演算手段が演算を行うのに必要なデータを記
憶する複数のレジスタを有しており、第２の記憶手段
は、第１の記憶手段の記憶内容を一時待避するための複
数のレジスタを有し、第１の記憶手段と専用の接続線で
接続されている。
【００１３】
【発明の実施の形態】図１は、本発明を適用したプロセ
ッサの一実施の形態の構成例を示している。なお、図
中、図４における場合と対応する部分については、同一
の符号を付してあり、以下では、その説明は、適宜省略
する。即ち、図１のプロセッサは、レジスタ群３の他
に、新たにレジスタ群３’が設けられている他は、基本
的に図４における場合と同様に構成されている。
ッサの一実施の形態の構成例を示している。なお、図
中、図４における場合と対応する部分については、同一
の符号を付してあり、以下では、その説明は、適宜省略
する。即ち、図１のプロセッサは、レジスタ群３の他
に、新たにレジスタ群３’が設けられている他は、基本
的に図４における場合と同様に構成されている。
【００１４】レジスタ群３’（第２の記憶手段）は、例
えば、レジスタ群３（第１の記憶手段）と同様に複数の
レジスタで構成されている。そして、レジスタ群３’
は、レジスタ群３と専用のバス（接続線）path1で接続
されている。また、レジスタ群３’は、外部バス５と
も、バスpath2を介して接続されている。
えば、レジスタ群３（第１の記憶手段）と同様に複数の
レジスタで構成されている。そして、レジスタ群３’
は、レジスタ群３と専用のバス（接続線）path1で接続
されている。また、レジスタ群３’は、外部バス５と
も、バスpath2を介して接続されている。
【００１５】以上のように構成されるプロセッサでは、
図２（Ａ）に示すように、ＡＬＵ２（演算手段）が、あ
る処理ａを行っている最中に、コンテキストスイッチリ
クエストがあった場合には、レジスタ群３の記憶内容
が、専用のバスpath1を介して、レジスタ群３’に転送
されることで待避される。そして、その転送が終了する
と、ＡＬＵ２は、他の処理ｂを開始する。
図２（Ａ）に示すように、ＡＬＵ２（演算手段）が、あ
る処理ａを行っている最中に、コンテキストスイッチリ
クエストがあった場合には、レジスタ群３の記憶内容
が、専用のバスpath1を介して、レジスタ群３’に転送
されることで待避される。そして、その転送が終了する
と、ＡＬＵ２は、他の処理ｂを開始する。
【００１６】従って、レジスタ群３の記憶内容は、専用
のバスpath1を介して、レジスタ群３’に転送されるの
で、レジスタ群３の記憶内容の待避を短時間で行うこと
ができ、その結果、コンテキストスイッチを高速に行う
ことができる。
のバスpath1を介して、レジスタ群３’に転送されるの
で、レジスタ群３の記憶内容の待避を短時間で行うこと
ができ、その結果、コンテキストスイッチを高速に行う
ことができる。
【００１７】以上のように、処理ａから処理ｂへのコン
テキストスイッチの終了後は、図２（Ｂ）に示すよう
に、処理ｂの実行と並列して、レジスタ群３’に待避さ
れたデータが、専用のバスpath2および外部バス５を介
して、メインメモリ４に転送されて記憶される。
テキストスイッチの終了後は、図２（Ｂ）に示すよう
に、処理ｂの実行と並列して、レジスタ群３’に待避さ
れたデータが、専用のバスpath2および外部バス５を介
して、メインメモリ４に転送されて記憶される。
【００１８】次に、図１のプロセッサが、レジスタ群３
の他、それと同様に構成されるレジスタ群３’を有して
いる場合には、上述のように、コンテキストスイッチの
高速化を図ることができる他、例えば、ＳＩＭＤ（Sing
le Instruction Multiple Data）命令にしたがった演算
等を行う場合に、その演算（以下、適宜、ＳＩＭＤ演算
という）の高速化も図ることが可能となる。
の他、それと同様に構成されるレジスタ群３’を有して
いる場合には、上述のように、コンテキストスイッチの
高速化を図ることができる他、例えば、ＳＩＭＤ（Sing
le Instruction Multiple Data）命令にしたがった演算
等を行う場合に、その演算（以下、適宜、ＳＩＭＤ演算
という）の高速化も図ることが可能となる。
【００１９】即ち、ＳＩＭＤ演算においては、レジスタ
群３をパーティション（partition）化して扱えるよう
にし、かつレジスタ群３を構成するレジスタを２つずつ
組み合わせて１つのレジスタとして使用可能とすること
で、１つの命令に対して、並列に、複数のデータを対象
とした演算が行われる。
群３をパーティション（partition）化して扱えるよう
にし、かつレジスタ群３を構成するレジスタを２つずつ
組み合わせて１つのレジスタとして使用可能とすること
で、１つの命令に対して、並列に、複数のデータを対象
とした演算が行われる。
【００２０】このようなＳＩＭＤ演算を行う場合におい
て、例えば、１６ビットのデータを、４つ単位で並列処
理するとすると、１の処理における対象は、６４ビット
（＝１６ビット×４）のデータとなる。一方、いま、レ
ジスタ群３および３’を構成するレジスタのデータ長
が、例えば、３２ビットであるとすると、並列処理の単
位である６４ビットのデータは、３２ビットのレジスタ
を２つ組み合わせて１のレジスタ（以下、適宜、レジス
タペア（register pair）という）とすることで記憶さ
せることができる。ここで、２つのレジスタを組み合わ
せて１のレジスタペアとしたときの、そのレジスタペア
の上位ビット側または下位ビット側を構成するレジスタ
それぞれを、以下、適宜、アッパー（upper）レジスタ
またはロウワー（lower）レジスタという。
て、例えば、１６ビットのデータを、４つ単位で並列処
理するとすると、１の処理における対象は、６４ビット
（＝１６ビット×４）のデータとなる。一方、いま、レ
ジスタ群３および３’を構成するレジスタのデータ長
が、例えば、３２ビットであるとすると、並列処理の単
位である６４ビットのデータは、３２ビットのレジスタ
を２つ組み合わせて１のレジスタ（以下、適宜、レジス
タペア（register pair）という）とすることで記憶さ
せることができる。ここで、２つのレジスタを組み合わ
せて１のレジスタペアとしたときの、そのレジスタペア
の上位ビット側または下位ビット側を構成するレジスタ
それぞれを、以下、適宜、アッパー（upper）レジスタ
またはロウワー（lower）レジスタという。
【００２１】図４に示したように、プロセッサが、１の
レジスタ群３のみを有する場合においては、偶数アドレ
スのレジスタを、ロウワーレジスタとして使用し、奇数
アドレスのレジスタを、アッパーレジスタとして使用す
るという制約や、メインメモリ４からレジスタ群３にデ
ータを転送するときに、メインメモリ４の偶数アドレス
に記憶されたデータは、レジスタ群３の偶数アドレスの
レジスタに転送するという制約（メインメモリ４のアド
レスのバウンダリ（boundary）を守るために、メインメ
モリ４に記憶されたデータのアラインメント（alignmen
t）を、レジスタ群３のレジスタのアドレスにあわせる
こと）が、業界の慣例になっており、この制約によっ
て、ＳＩＭＤ演算を高速に行うことができないことがあ
った。
レジスタ群３のみを有する場合においては、偶数アドレ
スのレジスタを、ロウワーレジスタとして使用し、奇数
アドレスのレジスタを、アッパーレジスタとして使用す
るという制約や、メインメモリ４からレジスタ群３にデ
ータを転送するときに、メインメモリ４の偶数アドレス
に記憶されたデータは、レジスタ群３の偶数アドレスの
レジスタに転送するという制約（メインメモリ４のアド
レスのバウンダリ（boundary）を守るために、メインメ
モリ４に記憶されたデータのアラインメント（alignmen
t）を、レジスタ群３のレジスタのアドレスにあわせる
こと）が、業界の慣例になっており、この制約によっ
て、ＳＩＭＤ演算を高速に行うことができないことがあ
った。
【００２２】即ち、いま、レジスタ群３が、例えば、図
３（Ａ）に示すように、Ｎ＋１個の３２ビットのレジス
タで構成されるものとし、上からｉ番目のレジスタのア
ドレスを、＄ｉで表すとして、図３（Ｂ）に示すよう
に、アドレス＄３または＄２のレジスタそれぞれを、ア
ッパーレジスタまたはロウワーレジスタとしてレジスタ
ペアを構成するとともに、アドレス＄５または＄４のレ
ジスタそれぞれを、アッパーレジスタまたはロウワーレ
ジスタとしてレジスタペアを構成して、アドレス＄３と
＄２のレジスタペアの記憶内容と、アドレス＄５と＄４
のレジスタペアの記憶内容とを加算して、その加算値
を、アドレス＄３と＄２のレジスタペアに記憶させるＳ
ＩＭＤ演算を行う場合においては、ロウワーレジスタと
なる偶数アドレス＄２および＄４に、既に、必要なデー
タが記憶されているときであっても、（１）アッパーレ
ジスタとなる奇数アドレス＄３のレジスタの記憶内容
を、使用していないアドレス＄ｉtemp1のレジスタに待
避し、（２）アッパーレジスタとなる奇数アドレス＄５
のレジスタの記憶内容を、使用していないアドレス＄ｉ
temp2のレジスタに待避し、（３）アッパーレジスタと
なる奇数アドレス＄３のレジスタに記憶させるべきデー
タを記憶しているアドレス＄ｉupper1のレジスタの記憶
内容を、奇数アドレス＄３のレジスタに転送し、（４）
アッパーレジスタとなる奇数アドレス＄５のレジスタに
記憶させるべきデータを記憶しているアドレス＄ｉ
upper2のレジスタの記憶内容を、奇数アドレス＄５のレ
ジスタに転送する必要がある。
３（Ａ）に示すように、Ｎ＋１個の３２ビットのレジス
タで構成されるものとし、上からｉ番目のレジスタのア
ドレスを、＄ｉで表すとして、図３（Ｂ）に示すよう
に、アドレス＄３または＄２のレジスタそれぞれを、ア
ッパーレジスタまたはロウワーレジスタとしてレジスタ
ペアを構成するとともに、アドレス＄５または＄４のレ
ジスタそれぞれを、アッパーレジスタまたはロウワーレ
ジスタとしてレジスタペアを構成して、アドレス＄３と
＄２のレジスタペアの記憶内容と、アドレス＄５と＄４
のレジスタペアの記憶内容とを加算して、その加算値
を、アドレス＄３と＄２のレジスタペアに記憶させるＳ
ＩＭＤ演算を行う場合においては、ロウワーレジスタと
なる偶数アドレス＄２および＄４に、既に、必要なデー
タが記憶されているときであっても、（１）アッパーレ
ジスタとなる奇数アドレス＄３のレジスタの記憶内容
を、使用していないアドレス＄ｉtemp1のレジスタに待
避し、（２）アッパーレジスタとなる奇数アドレス＄５
のレジスタの記憶内容を、使用していないアドレス＄ｉ
temp2のレジスタに待避し、（３）アッパーレジスタと
なる奇数アドレス＄３のレジスタに記憶させるべきデー
タを記憶しているアドレス＄ｉupper1のレジスタの記憶
内容を、奇数アドレス＄３のレジスタに転送し、（４）
アッパーレジスタとなる奇数アドレス＄５のレジスタに
記憶させるべきデータを記憶しているアドレス＄ｉ
upper2のレジスタの記憶内容を、奇数アドレス＄５のレ
ジスタに転送する必要がある。
【００２３】従って、少なくとも、４回、レジスタ群３
を構成するレジスタどうしの間で、データの転送を行う
必要がある。
を構成するレジスタどうしの間で、データの転送を行う
必要がある。
【００２４】また、ロウワーレジスタとなる偶数アドレ
ス＄２または＄４のレジスタに記憶させるべきデータ
が、アッパーレジスタとなる奇数アドレス＄３または＄
５のレジスタにそれぞれ記憶されており、偶数アドレス
＄２および＄４のレジスタに、他のデータが記憶されて
いるときには、（１）’ロウワーレジスタとなる偶数ア
ドレス＄２のレジスタの記憶内容を、使用していないア
ドレス＄ｉtemp1のレジスタに待避し、（２）’ロウワ
ーレジスタとなる偶数アドレス＄４のレジスタの記憶内
容を、使用していないアドレス＄ｉtemp2のレジスタに
待避し、（３）’ロウワーレジスタとなる偶数アドレス
＄２のレジスタに記憶させるべきデータを記憶している
奇数アドレス＄３のレジスタの記憶内容を、偶数アドレ
ス＄２のレジスタに転送し、（４）’ロウワーレジスタ
となる偶数アドレス＄４のレジスタに記憶させるべきデ
ータを記憶している奇数アドレス＄５のレジスタの記憶
内容を、偶数アドレス＄４のレジスタに転送し、さら
に、上述の（３）および（４）と同様のデータ転送を行
う必要がある。
ス＄２または＄４のレジスタに記憶させるべきデータ
が、アッパーレジスタとなる奇数アドレス＄３または＄
５のレジスタにそれぞれ記憶されており、偶数アドレス
＄２および＄４のレジスタに、他のデータが記憶されて
いるときには、（１）’ロウワーレジスタとなる偶数ア
ドレス＄２のレジスタの記憶内容を、使用していないア
ドレス＄ｉtemp1のレジスタに待避し、（２）’ロウワ
ーレジスタとなる偶数アドレス＄４のレジスタの記憶内
容を、使用していないアドレス＄ｉtemp2のレジスタに
待避し、（３）’ロウワーレジスタとなる偶数アドレス
＄２のレジスタに記憶させるべきデータを記憶している
奇数アドレス＄３のレジスタの記憶内容を、偶数アドレ
ス＄２のレジスタに転送し、（４）’ロウワーレジスタ
となる偶数アドレス＄４のレジスタに記憶させるべきデ
ータを記憶している奇数アドレス＄５のレジスタの記憶
内容を、偶数アドレス＄４のレジスタに転送し、さら
に、上述の（３）および（４）と同様のデータ転送を行
う必要がある。
【００２５】従って、この場合には、少なくとも、６
回、レジスタ群３を構成するレジスタどうしの間で、デ
ータの転送を行う必要がある。
回、レジスタ群３を構成するレジスタどうしの間で、デ
ータの転送を行う必要がある。
【００２６】以上のようなデータ転送は、ＳＩＭＤ演算
を行う前の前処理として行う必要があり、その結果、Ｓ
ＩＭＤ演算を行う全体の処理時間が長時間となる。
を行う前の前処理として行う必要があり、その結果、Ｓ
ＩＭＤ演算を行う全体の処理時間が長時間となる。
【００２７】これに対して、図１に示したように、プロ
セッサが、レジスタ群３の他、それと同様に構成される
レジスタ群３’を有している場合には、上述の制約をな
くし、ＳＩＭＤ演算の高速化を図ることができる。
セッサが、レジスタ群３の他、それと同様に構成される
レジスタ群３’を有している場合には、上述の制約をな
くし、ＳＩＭＤ演算の高速化を図ることができる。
【００２８】即ち、いま、図３（Ｃ）または図３（Ｄ）
にそれぞれ示すように、レジスタ群３および３’が、い
ずれも、Ｎ＋１個の３２ビットのレジスタで構成される
ものとし、上からｉ番目のレジスタのアドレスを、Ａ：
＄ｉまたはＢ：＄ｉでそれぞれ表すとした場合には、図
３（Ｂ）における場合と同様のＳＩＭＤ演算は、例え
ば、図３（Ｅ）に示すように、アドレスＢ：＄２とＡ：
＄２のレジスタ、アドレスＢ：＄３とＡ：＄３のレジス
タ、アドレスＡ：＄３とＡ：＄２のレジスタを、それぞ
れ、アッパーレジスタとロウワーレジスタとしてレジス
タペアを構成し、アドレスＢ：＄２とＡ：＄２のレジス
タペア、およびアドレスＢ：＄３とＡ：＄３のレジスタ
ペアには、加算対象のデータを記憶させ、アドレスＡ：
＄３とＡ：＄２のレジスタペアには、それらのデータの
加算結果を記憶させることで行うことができる。
にそれぞれ示すように、レジスタ群３および３’が、い
ずれも、Ｎ＋１個の３２ビットのレジスタで構成される
ものとし、上からｉ番目のレジスタのアドレスを、Ａ：
＄ｉまたはＢ：＄ｉでそれぞれ表すとした場合には、図
３（Ｂ）における場合と同様のＳＩＭＤ演算は、例え
ば、図３（Ｅ）に示すように、アドレスＢ：＄２とＡ：
＄２のレジスタ、アドレスＢ：＄３とＡ：＄３のレジス
タ、アドレスＡ：＄３とＡ：＄２のレジスタを、それぞ
れ、アッパーレジスタとロウワーレジスタとしてレジス
タペアを構成し、アドレスＢ：＄２とＡ：＄２のレジス
タペア、およびアドレスＢ：＄３とＡ：＄３のレジスタ
ペアには、加算対象のデータを記憶させ、アドレスＡ：
＄３とＡ：＄２のレジスタペアには、それらのデータの
加算結果を記憶させることで行うことができる。
【００２９】この場合、ロウワーレジスタとなるアドレ
スＡ：＄３のレジスタ、およびアッパーレジスタとなる
アドレスＢ：＄３に、既に、必要なデータが記憶されて
いるときには、（１）’’ロウワーレジスタとなるアド
レスＡ：＄２のレジスタに記憶させるべきデータを記憶
しているアドレス＄ｉlowerのレジスタの記憶内容を、
アドレスＡ：＄２のレジスタに転送し、（２）’’アッ
パーレジスタとなるアドレスＢ：＄２のレジスタに記憶
させるべきデータを記憶しているアドレス＄ｉupperの
レジスタの記憶内容を、アドレスＢ：＄２のレジスタに
転送すれば良い。
スＡ：＄３のレジスタ、およびアッパーレジスタとなる
アドレスＢ：＄３に、既に、必要なデータが記憶されて
いるときには、（１）’’ロウワーレジスタとなるアド
レスＡ：＄２のレジスタに記憶させるべきデータを記憶
しているアドレス＄ｉlowerのレジスタの記憶内容を、
アドレスＡ：＄２のレジスタに転送し、（２）’’アッ
パーレジスタとなるアドレスＢ：＄２のレジスタに記憶
させるべきデータを記憶しているアドレス＄ｉupperの
レジスタの記憶内容を、アドレスＢ：＄２のレジスタに
転送すれば良い。
【００３０】また、図３（Ｂ）における場合と同様のＳ
ＩＭＤ演算は、例えば、図３（Ｆ）に示すように、アド
レスＡ：＄４とＡ：＄３のレジスタ、アドレスＢ：＄３
とＢ：＄２のレジスタを、それぞれ、アッパーレジスタ
とロウワーレジスタとしてレジスタペアを構成し、アド
レスＡ：＄４とＡ：＄３のレジスタペア、およびアドレ
スＢ：＄３とＢ：＄２のレジスタペアには、加算対象の
データを記憶させ、アドレスＡ：＄４とＡ：＄３のレジ
スタペアには、さらに、それらのデータの加算結果を記
憶させることでも行うことができる。
ＩＭＤ演算は、例えば、図３（Ｆ）に示すように、アド
レスＡ：＄４とＡ：＄３のレジスタ、アドレスＢ：＄３
とＢ：＄２のレジスタを、それぞれ、アッパーレジスタ
とロウワーレジスタとしてレジスタペアを構成し、アド
レスＡ：＄４とＡ：＄３のレジスタペア、およびアドレ
スＢ：＄３とＢ：＄２のレジスタペアには、加算対象の
データを記憶させ、アドレスＡ：＄４とＡ：＄３のレジ
スタペアには、さらに、それらのデータの加算結果を記
憶させることでも行うことができる。
【００３１】この場合、ロウワーレジスタとなるアドレ
スＡ：＄３のレジスタ、およびアッパーレジスタとなる
アドレスＡ：＄４に、既に、必要なデータが記憶されて
いるときには、（１）’’’ロウワーレジスタとなるア
ドレスＢ：＄２のレジスタに記憶させるべきデータを記
憶しているアドレス＄ｉlowerのレジスタの記憶内容
を、アドレスＢ：＄２のレジスタに転送し、
（２）’’’アッパーレジスタとなるアドレスＢ：＄３
のレジスタに記憶させるべきデータを記憶しているアド
レス＄ｉupperのレジスタの記憶内容を、アドレスＢ：
＄３のレジスタに転送すれば良い。
スＡ：＄３のレジスタ、およびアッパーレジスタとなる
アドレスＡ：＄４に、既に、必要なデータが記憶されて
いるときには、（１）’’’ロウワーレジスタとなるア
ドレスＢ：＄２のレジスタに記憶させるべきデータを記
憶しているアドレス＄ｉlowerのレジスタの記憶内容
を、アドレスＢ：＄２のレジスタに転送し、
（２）’’’アッパーレジスタとなるアドレスＢ：＄３
のレジスタに記憶させるべきデータを記憶しているアド
レス＄ｉupperのレジスタの記憶内容を、アドレスＢ：
＄３のレジスタに転送すれば良い。
【００３２】従って、例えば、ロウワーレジスタに注目
すれば、ロウワーレジスタとして、偶数アドレスと奇数
アドレスのどちらのアドレスのレジスタを用いても、Ｓ
ＩＭＤ演算を行う前の前処理としてのデータ転送は、２
回だけ行えば済み、その結果、ＳＩＭＤ演算を行う全体
の処理時間を短縮化すること、即ち、ＳＩＭＤ演算を高
速で行うことが可能となる。
すれば、ロウワーレジスタとして、偶数アドレスと奇数
アドレスのどちらのアドレスのレジスタを用いても、Ｓ
ＩＭＤ演算を行う前の前処理としてのデータ転送は、２
回だけ行えば済み、その結果、ＳＩＭＤ演算を行う全体
の処理時間を短縮化すること、即ち、ＳＩＭＤ演算を高
速で行うことが可能となる。
【００３３】また、上述の制約をなくした結果、メイン
メモリ４のアドレスのバウンダリ（boundary）を守るた
めに、メインメモリ４からレジスタ群３にデータを転送
するときに、そのデータのアラインメントを、レジスタ
群３のレジスタのアドレスにあわせる必要がないので、
メインメモリ４からレジスタ群３への、いわば不必要な
ブロック転送等を行わずに済むようになる。
メモリ４のアドレスのバウンダリ（boundary）を守るた
めに、メインメモリ４からレジスタ群３にデータを転送
するときに、そのデータのアラインメントを、レジスタ
群３のレジスタのアドレスにあわせる必要がないので、
メインメモリ４からレジスタ群３への、いわば不必要な
ブロック転送等を行わずに済むようになる。
【００３４】さらに、図３（Ｅ）に示したように、レジ
スタペアを、レジスタ群３のレジスタと、レジスタ群
３’のレジスタとから構成することも、また、図３
（Ｆ）に示したように、レジスタペアを、レジスタ群３
のレジスタのみ、またはレジスタ群３’のレジスタのみ
から構成することも可能となる。
スタペアを、レジスタ群３のレジスタと、レジスタ群
３’のレジスタとから構成することも、また、図３
（Ｆ）に示したように、レジスタペアを、レジスタ群３
のレジスタのみ、またはレジスタ群３’のレジスタのみ
から構成することも可能となる。
【００３５】なお、図３（Ｅ）や図３（Ｆ）では、加算
結果を記憶するレジスタペアを、同一のレジスタ群、即
ち、レジスタ群３のレジスタから構成するようにした
が、加算結果を記憶するレジスタペアは、レジスタ群３
のレジスタと、レジスタ群３’のレジスタから構成する
ことも可能である。但し、レジスタ群３のレジスタと、
レジスタ群３’のレジスタから、加算結果を記憶するレ
ジスタペアを構成した場合には、コンテキストスイッチ
リクエストがあったときに、その加算結果を、メインメ
モリ４に待避する必要があり、コンテキストスイッチに
時間を要することになる。従って、加算結果を記憶する
レジスタペアは、レジスタ群３（またはレジスタ群
３’）のみのレジスタから構成するのが望ましい。即
ち、この場合、コンテキストスイッチリクエストがあっ
たときには、加算結果を、レジスタ群３’に即座に待避
することができるので、高速にコンテキストスイッチを
することができる。
結果を記憶するレジスタペアを、同一のレジスタ群、即
ち、レジスタ群３のレジスタから構成するようにした
が、加算結果を記憶するレジスタペアは、レジスタ群３
のレジスタと、レジスタ群３’のレジスタから構成する
ことも可能である。但し、レジスタ群３のレジスタと、
レジスタ群３’のレジスタから、加算結果を記憶するレ
ジスタペアを構成した場合には、コンテキストスイッチ
リクエストがあったときに、その加算結果を、メインメ
モリ４に待避する必要があり、コンテキストスイッチに
時間を要することになる。従って、加算結果を記憶する
レジスタペアは、レジスタ群３（またはレジスタ群
３’）のみのレジスタから構成するのが望ましい。即
ち、この場合、コンテキストスイッチリクエストがあっ
たときには、加算結果を、レジスタ群３’に即座に待避
することができるので、高速にコンテキストスイッチを
することができる。
【００３６】また、本実施の形態では、ＳＩＭＤ演算を
行う場合に、２つのレジスタを組み合わせて１つのレジ
スタとして使用するようにしたが、３以上のレジスタを
組み合わせて１つのレジスタとして使用することも可能
である。
行う場合に、２つのレジスタを組み合わせて１つのレジ
スタとして使用するようにしたが、３以上のレジスタを
組み合わせて１つのレジスタとして使用することも可能
である。
【００３７】さらに、レジスタペアを構成するときのレ
ジスタの組み合わせ方は、図３（Ｅ）や図３（Ｆ）に示
したものに限定されるものではない。
ジスタの組み合わせ方は、図３（Ｅ）や図３（Ｆ）に示
したものに限定されるものではない。
【００３８】また、本実施の形態では、コンテキストス
イッチリクエストがあったときに、レジスタ群３の記憶
内容を、レジスタ群３’に待避するようにしたが、逆
に、レジスタ群３’の記憶内容を、レジスタ群３に待避
することも可能である。
イッチリクエストがあったときに、レジスタ群３の記憶
内容を、レジスタ群３’に待避するようにしたが、逆
に、レジスタ群３’の記憶内容を、レジスタ群３に待避
することも可能である。
【００３９】
【発明の効果】以上の如く、本発明の演算装置によれ
ば、演算手段が演算を行うのに必要なデータを記憶する
複数のレジスタを有する第１の記憶手段と、第１の記憶
手段の記憶内容を一時待避するための複数のレジスタを
有する第２の記憶手段とを備えており、第２の記憶手段
は、第１の記憶手段と専用の接続線で接続されている。
従って、コンテキストスイッチの高速化を図ることが可
能となる。
ば、演算手段が演算を行うのに必要なデータを記憶する
複数のレジスタを有する第１の記憶手段と、第１の記憶
手段の記憶内容を一時待避するための複数のレジスタを
有する第２の記憶手段とを備えており、第２の記憶手段
は、第１の記憶手段と専用の接続線で接続されている。
従って、コンテキストスイッチの高速化を図ることが可
能となる。
【図１】本発明を適用したプロセッサの一実施の形態の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】図１のプロセッサのコンテキストスイッチ時の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図３】レジスタペアの構成方法を示す図である。
【図４】従来のプロセッサの一例の構成を示すブロック
図である。
図である。
【図５】図４のプロセッサのコンテキストスイッチ時の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
１ インストラクションキャッシュメモリ， ２ ＡＬ
Ｕ， ３，３’ レジスタ群， ４ メインメモリ，
５ 外部バス
Ｕ， ３，３’ レジスタ群， ４ メインメモリ，
５ 外部バス
Claims (4)
- 【請求項１】 プログラムにしたがって、各種の演算を
行う演算装置であって、 前記プログラムにしたがって、各種の演算を行う演算手
段と、 前記演算手段が演算を行うのに必要なデータを記憶する
複数のレジスタを有する第１の記憶手段と、 前記第１の記憶手段の記憶内容を一時待避するための複
数のレジスタを有し、前記第１の記憶手段と専用の接続
線で接続された第２の記憶手段とを備えることを特徴と
する演算装置。 - 【請求項２】 前記第１と第２の記憶手段それぞれの複
数のレジスタは、そのうちの任意の２以上を組み合わせ
て１つのレジスタとして使用可能になっていることを特
徴とする請求項１に記載の演算装置。 - 【請求項３】 前記第１と第２の記憶手段それぞれの複
数のレジスタは、そのうちの任意の２つを組み合わせて
１つのレジスタとして使用可能になっていることを特徴
とする請求項２に記載の演算装置。 - 【請求項４】 前記演算手段が、ＳＩＭＤ（Single Ins
truction MultipleData）命令にしたがった演算を行う
場合において、 前記第１と第２の記憶手段それぞれの複数のレジスタの
うちの任意の２つを組み合わせたものを、前記ＳＩＭＤ
命令にしたがった演算に用いることを特徴とする請求項
３に記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11007464A JP2000207227A (ja) | 1999-01-14 | 1999-01-14 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11007464A JP2000207227A (ja) | 1999-01-14 | 1999-01-14 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207227A true JP2000207227A (ja) | 2000-07-28 |
Family
ID=11666547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11007464A Withdrawn JP2000207227A (ja) | 1999-01-14 | 1999-01-14 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000207227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101014028B1 (ko) | 2008-11-26 | 2011-02-14 | 한양대학교 산학협력단 | 고속 블록 입출력을 위한 적응성 문맥전환 방법 및 장치 |
-
1999
- 1999-01-14 JP JP11007464A patent/JP2000207227A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101014028B1 (ko) | 2008-11-26 | 2011-02-14 | 한양대학교 산학협력단 | 고속 블록 입출력을 위한 적응성 문맥전환 방법 및 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0377990B1 (en) | Data processing systems | |
| JP2002509312A (ja) | 不整列データ・アクセスを実行するためのデータ整列バッファを有するディジタル信号プロセッサ | |
| KR970011208B1 (ko) | 파이프라인된 기록버퍼 레지스터 | |
| JPH02207351A (ja) | データ路の巾が予め定められたコンピュータシステムのデータ記憶レートを増加する方法及び装置 | |
| JPS60142743A (ja) | 内部母線システム | |
| JPH063584B2 (ja) | 情報処理装置 | |
| JPH10228376A (ja) | 複数レジスタ命令を処理する方法及びプロセッサ | |
| US4967339A (en) | Operation control apparatus for a processor having a plurality of arithmetic devices | |
| JP2000207227A (ja) | 演算装置 | |
| US6721867B2 (en) | Memory processing in a microprocessor | |
| JPH0377137A (ja) | 情報処理装置 | |
| JP2861560B2 (ja) | データ処理装置 | |
| JPS61250754A (ja) | 簡易型キヤツシユメモリ | |
| JPS60103454A (ja) | 命令先読み制御装置 | |
| JP2744152B2 (ja) | データ駆動型データ処理装置 | |
| JPH01147723A (ja) | 情報処理装置のパイプライン処理方式 | |
| JP2506873B2 (ja) | 命令解読装置 | |
| JP2815850B2 (ja) | データ処理ユニット | |
| JP2542120B2 (ja) | 情報処理装置 | |
| JP2504535B2 (ja) | バスユニットの構成方法 | |
| JPS61221965A (ja) | ベクトル・デ−タ処理装置 | |
| JPS6057440A (ja) | 情報処理装置 | |
| JPS6149695B2 (ja) | ||
| JPH05250318A (ja) | マイクロプロセッサ | |
| JPS6345652A (ja) | 情報処理装置の無効化処理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |