JPS61250754A - 簡易型キヤツシユメモリ - Google Patents
簡易型キヤツシユメモリInfo
- Publication number
- JPS61250754A JPS61250754A JP60091215A JP9121585A JPS61250754A JP S61250754 A JPS61250754 A JP S61250754A JP 60091215 A JP60091215 A JP 60091215A JP 9121585 A JP9121585 A JP 9121585A JP S61250754 A JPS61250754 A JP S61250754A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- cpu
- instruction
- nibble
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
この発明は計算機の中央処理装置が記憶装置から命令を
フェッチする時に４ワード先までの命令を別個に設けら
れたキャッシュメモリにストアしておくことにより連続
した命令のフェッチを行い、ＣＰＵの動作を高速化する
ものである。
フェッチする時に４ワード先までの命令を別個に設けら
れたキャッシュメモリにストアしておくことにより連続
した命令のフェッチを行い、ＣＰＵの動作を高速化する
ものである。
本発明はキャッシュメモリに関し、特に、ニブルモード
付メモリを用いて連続した命令のフェッチを高速化する
ことが可能な簡易型キャッシュメモリに関する。
付メモリを用いて連続した命令のフェッチを高速化する
ことが可能な簡易型キャッシュメモリに関する。
〔従来の技術及び発明が解決しようとする問題点〕従来
、計算機の中央処理装置（ＣＰ Ｕ）と記憶装置（ＲＡ
Ｍ）との間で命令のフェッチを行う場合に、ＣＰＵの制
御部はメモリを制御して記憶されている命令を１ワード
ごとにＣＰＵ内に取り込み、命令レジスタに格納する。
、計算機の中央処理装置（ＣＰ Ｕ）と記憶装置（ＲＡ
Ｍ）との間で命令のフェッチを行う場合に、ＣＰＵの制
御部はメモリを制御して記憶されている命令を１ワード
ごとにＣＰＵ内に取り込み、命令レジスタに格納する。
命令レジスタに格納された命令はデコーダにより解読さ
れ、解読結果に基づいて、制御部は命令実行の過程を制
御する。ＣＰＵはこれらの動作を繰り返して命令を逐次
実行している。このような命令のフェッチ、命令の実行
等によりメモリを参照する時間をマシンサイクルとして
いる。
れ、解読結果に基づいて、制御部は命令実行の過程を制
御する。ＣＰＵはこれらの動作を繰り返して命令を逐次
実行している。このような命令のフェッチ、命令の実行
等によりメモリを参照する時間をマシンサイクルとして
いる。
このようなＣＰＵは、メモリに記憶されている命令を１
個ずつあるいは１ワードずつ取り込んで実行していくた
めにアクセスに時間を要し、マシンサイクルが長くなり
ＣＰＵの動作を高速化する上で障害となっていた。
個ずつあるいは１ワードずつ取り込んで実行していくた
めにアクセスに時間を要し、マシンサイクルが長くなり
ＣＰＵの動作を高速化する上で障害となっていた。
本発明は上記の問題点を解消した簡易型キャッシュメモ
リを提供するもので、ニブルモード付メモリとＣＰＵ０
間に本発明に係る簡易型キャッシュメモリを設け、前記
簡易型キャッシュメモリによって、ＣＰＵの動作を高速
化するもので、その手段は、ニブルモード付メモリに格
納された記憶内容の読出しをニブル動作により制御する
制御手段と、該制御手段の指示によって４ワード先まで
の命令を予め格納するレジスタと、ＣＰＵがらアドレス
バスを介して入力されるアドレスを一時ラッチするラン
チ手段と、該ラッチ回路にラッチされているアドレスと
該レジスタに格納されている命令のアドレスとを比較し
ニブル動作が必要が否かを判断する比較手段とを具備し
、ＣＰＵは該レジスタから命令をフェッチするようにし
たことを特徴とする。
リを提供するもので、ニブルモード付メモリとＣＰＵ０
間に本発明に係る簡易型キャッシュメモリを設け、前記
簡易型キャッシュメモリによって、ＣＰＵの動作を高速
化するもので、その手段は、ニブルモード付メモリに格
納された記憶内容の読出しをニブル動作により制御する
制御手段と、該制御手段の指示によって４ワード先まで
の命令を予め格納するレジスタと、ＣＰＵがらアドレス
バスを介して入力されるアドレスを一時ラッチするラン
チ手段と、該ラッチ回路にラッチされているアドレスと
該レジスタに格納されている命令のアドレスとを比較し
ニブル動作が必要が否かを判断する比較手段とを具備し
、ＣＰＵは該レジスタから命令をフェッチするようにし
たことを特徴とする。
添付図面は本発明に係る簡易型キャッシュメモリの一実
施例ブロック線図である。図において、１はＣＰＵ、２
はニブルモード付メモリ、３は本発明に係る簡易型キャ
ッシュメモリである。簡易型キャッシュメモリ３はラッ
チ回路３１、比較回路３２、制御回路３３、およびレジ
スタ３４により構成され、メモリ２はニブルモード付の
ＲＡＭを用い、又、レジスタ３は４ワードレジスタを用
いる。
施例ブロック線図である。図において、１はＣＰＵ、２
はニブルモード付メモリ、３は本発明に係る簡易型キャ
ッシュメモリである。簡易型キャッシュメモリ３はラッ
チ回路３１、比較回路３２、制御回路３３、およびレジ
スタ３４により構成され、メモリ２はニブルモード付の
ＲＡＭを用い、又、レジスタ３は４ワードレジスタを用
いる。
このような構成において、制御回路３３はメモＩ７２に
対してニブル動作の制御を行い、レジスタ３４の格納（
ストア）を制御する。即ち、ＣＰＵが命令をフェッチす
る時はレジスタ３４にストアされたデータからフェッチ
するようにし、制御回路３３は４ワード先までの命令を
予めレジスタ３４にストアするように制御する。
対してニブル動作の制御を行い、レジスタ３４の格納（
ストア）を制御する。即ち、ＣＰＵが命令をフェッチす
る時はレジスタ３４にストアされたデータからフェッチ
するようにし、制御回路３３は４ワード先までの命令を
予めレジスタ３４にストアするように制御する。
ＣＰＵ １からアドレスバスＡＢを介して指定のアドレ
スがラッチ回路３１に入力されるとこのアドレスは一時
ラッチ回路３１にランチされる。比較回路３２はラッチ
されているアドレスとレジスタにストアされている命令
のアドレスを比較し、制御回路３３は比較内容によりニ
ブル動作の必要があるか否か判断した結果にもとづいて
、レジスタ３４に命令がストアされていなければそのア
ドレスをラッチし、レジスタ３４に対してニブル動作に
よって４ワードのデータをメモリ２から転送する。一方
、レジスタ３４にストアされていれば、上述のニブル動
作は必要なく、レジスタ３４からｃｐｕ ｉにデータを
フェッチする。
スがラッチ回路３１に入力されるとこのアドレスは一時
ラッチ回路３１にランチされる。比較回路３２はラッチ
されているアドレスとレジスタにストアされている命令
のアドレスを比較し、制御回路３３は比較内容によりニ
ブル動作の必要があるか否か判断した結果にもとづいて
、レジスタ３４に命令がストアされていなければそのア
ドレスをラッチし、レジスタ３４に対してニブル動作に
よって４ワードのデータをメモリ２から転送する。一方
、レジスタ３４にストアされていれば、上述のニブル動
作は必要なく、レジスタ３４からｃｐｕ ｉにデータを
フェッチする。
本発明によれば、ニブルモード付メモリを用いて、ＣＰ
Ｕからの命令のフェッチに対してメモリからレジスタに
ストアしておくようにし、レジスタからフェッチするこ
とにより、連続したアドレスをフェッチするときに命令
フェッチの動作が速くなり、ＣＰＵの動作が高速化され
る。
Ｕからの命令のフェッチに対してメモリからレジスタに
ストアしておくようにし、レジスタからフェッチするこ
とにより、連続したアドレスをフェッチするときに命令
フェッチの動作が速くなり、ＣＰＵの動作が高速化され
る。
添付図面は本発明に係る簡易型キャッシュメモリの一実
施例ブロック線図。 （符号の説明） １・・・ＣＰＵ。 ２・・・ニブルモード付メモリ、 ３・・・簡易型キャッシュメモリ、 ３１・・・ラッチ回路、 ３２・・・比較回路、３３・
・・制御回路、 ３４川レジスタ。
施例ブロック線図。 （符号の説明） １・・・ＣＰＵ。 ２・・・ニブルモード付メモリ、 ３・・・簡易型キャッシュメモリ、 ３１・・・ラッチ回路、 ３２・・・比較回路、３３・
・・制御回路、 ３４川レジスタ。
Claims (1)
- １、ニブルモード付記憶装置に格納された記憶内容の読
出しをニブル動作により制御する制御手段と、該制御手
段の指示によって４ワード先までの命令を予め格納する
レジスタと、中央処理装置からアドレスバスを介して入
力されるアドレスを一時ラッチするラッチ手段と、該ラ
ッチ回路にラッチされているアドレスと該レジスタに格
納されている命令のアドレスとを比較しニブル動作が必
要か否かを判断する比較手段とを具備し、該中央処理装
置は該レジスタから命令をフェッチするようにしたこと
を特徴とする簡易型キャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091215A JPS61250754A (ja) | 1985-04-30 | 1985-04-30 | 簡易型キヤツシユメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091215A JPS61250754A (ja) | 1985-04-30 | 1985-04-30 | 簡易型キヤツシユメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61250754A true JPS61250754A (ja) | 1986-11-07 |
Family
ID=14020198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091215A Pending JPS61250754A (ja) | 1985-04-30 | 1985-04-30 | 簡易型キヤツシユメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61250754A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144492A (ja) * | 1986-12-05 | 1988-06-16 | Alps Electric Co Ltd | メモリアクセス方式 |
| JPS63149735A (ja) * | 1986-12-15 | 1988-06-22 | Fujitsu Ltd | 命令フェッチ制御方法 |
| JPS63149733A (ja) * | 1986-12-15 | 1988-06-22 | Fujitsu Ltd | 命令フェッチ制御装置 |
| JPH04125894A (ja) * | 1990-09-14 | 1992-04-27 | Sony Tektronix Corp | ダイナミック・ランダム・アクセス・メモリのアクセス方法 |
-
1985
- 1985-04-30 JP JP60091215A patent/JPS61250754A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144492A (ja) * | 1986-12-05 | 1988-06-16 | Alps Electric Co Ltd | メモリアクセス方式 |
| JPS63149735A (ja) * | 1986-12-15 | 1988-06-22 | Fujitsu Ltd | 命令フェッチ制御方法 |
| JPS63149733A (ja) * | 1986-12-15 | 1988-06-22 | Fujitsu Ltd | 命令フェッチ制御装置 |
| JPH0464094B2 (ja) * | 1986-12-15 | 1992-10-13 | Fujitsu Ltd | |
| JPH0528409B2 (ja) * | 1986-12-15 | 1993-04-26 | Fujitsu Ltd | |
| JPH04125894A (ja) * | 1990-09-14 | 1992-04-27 | Sony Tektronix Corp | ダイナミック・ランダム・アクセス・メモリのアクセス方法 |
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