JPH01116731A - アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ・システムでデバイスにア
クセスするアクセス制御方式に関し、特にアクセス時間
を短坤するように改良したアクセス制御方式に関する。

〔従来の技術〕

マイクロプロセッサの処理では外部のデバイスにアクセ
スし、デバイスからデータを取り込み、データ処理を行
う命令が多い。これらの処理は、同一のデバイスからの
データの取り込みが連続的、かつ周期的に行われる場合
も同じように処理されている。

第５図に、このようなマイクロプロセッサがデバイスの
データを取り込み、データ処理を行う場合のタイムチャ
ート図を示す。（なお、本願では以後、マイクロプロセ
ッサは単にプロセッサと称する。）プロセッサ（ＣＰ　
Ｕ）のサイクルはデバイスへのアクセス、命令フェッチ
及びデータ処理を繰り返す。デバイスへのアドレスが出
力され、アクセスタイムＴ後にデータがバリッド（Ｖａ
ｌｉｄ）になり、時刻ｔｂでプロセッサの内部レジスタ
へのデータの取込みが行われる。

Ｃ発明が解決しようとする問題点〕 しかし、デバイスのアクセスタイムが遅いと、プロセッ
サのサイクル・タイムが長（なり、処理速度がデバイス
のアクセス・タイムによって、制限されてしまうという
問題点がある。

本発明の目的は上記問題点を解決し、デバイスへ連続的
にアクセスする場合のアクセス時間を短縮するように改
良したアクセス制御方式を提供することにある。

〔問題点を解決するための手段〕

本発明では上記の問題点を解決するために、マイクロプ
ロセッサ・システムでデバイスにアクセスするアクセス
制御方式において、該マイクロプロセッサからのアドレ
ス指令を受け、次回にアクセスすべきデバイスのアドレ
スを連続的に生成するネクスト・アドレス・ジェネレー
タを有することを特徴とするアクセス制御方式提供され
る。

〔作用〕

ネクスト・アドレス・ジェネレータはマイクロプロセッ
サからのアドレス指令を記憶し、次回にアクセスすべき
アドレスを生成し、マイクロプロセッサがデータ処理を
実行中にデバイスにアクセスして、アクセス時間を短縮
する。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図に本発明の一実施例のアクセス制御方式のブロッ
ク図を示す。図において、１はプロセッサであり、２は
ネクスト・アドレス・ジェネレータであり、プロセッサ
１からのアドレス指令を受け、次にプロセッサ１がを込
むべきアドレスを生成する。３はデバイスであり、ＲＡ
ＭＳＲＯＭ或いはキー・マトリックス等がある。

１１はストローブ信号ラインであり、１２ａ及び１２ｂ
はアドレスラインであり、１３はデータラインである。

次に第１図に示すアクセス制御方式の動作につイテ述べ
る。第２図にアクセス制御方式のタイムチャート図を示
す。プロセッサ（ＣＰＵ）１のサイクルは、デバイス３
からのデータを取込み、次のアドレス指令をネクスト・
アドレス・ジェネレータ２に出力する。ネクスト・アド
レス・ジェネレータ２はこの指令によって、必要なアド
レスを生成し、デバイスをアクセスする。ネクスト・ア
ドレス・ジェネレータ２がデバイスにアクセスしている
間に、プロセッサ１は命令フェッチ及びデータ処理を実
行する。従って、アクセス・タイムＴはプロセッサ１の
命令フェッチ及びデータ処理時間に吸収され、その分デ
バイスへのアクセス時間が短縮される。すなわち、次の
プロセッサ１のデバイス３へのアクセス・サイクルでは
既にデバイスのデータがバリッド（Ｖａｌｉｄ）になっ
ており、時刻ｔａにデータの取込みが可能である。

ネクスト・アドレス・ジェネレータ２はデバイス３のデ
ータの配列に従って、アドレスを生成する必要がある０
例えば、デバイス３内のデータが連続したアドレスにバ
イト単位で配列されているときは、単にプロセッサのア
ドレス指令を記憶するのみでも足りる。また、データが
１バイトづつ間隔をおいて、配置されているときは、ネ
クスト・アドレス・ジェネレータでそのアドレスを計算
する必要がある。

第３図にネクスト・アドレス・ジェネレータの具体例を
示す。図では、第１図のネクスト・アドレス・ジェネレ
ータ２として、ラッチ４を使用している。なお、５はバ
ッファであり、１２ａ及び１２ｂはアドレスラインであ
り、その他の要素は第１図と同じであり、その詳細は省
略する。

この場合は上述したデバイス３内のデータが連続的に配
置され、ラッチ４は単にプロセッサ１のアドレス指令を
記憶するのみである。第３図に示すアクセス制御方式の
プロセッサからのアドレスと取込まれるデータとの関係
を第４図に示す。図から明らかなように、取込まれるデ
ータはプロセッサが前回出力してラッチ４に記憶された
アドレスのデータである。

以上の説明では、デバイスのデータを取込む場合につい
て述べたが、デバイスにデータを書込む場合も同様に処
理することができる。

〔発明の効果〕

以上説明したように本発明では、ネクスト・アドレス・
ジェネレータはマイクロプロセッサからのアドレス指令
を記憶し、次回にアクセスすべきアドレスを生成し、マ
イクロプロセッサがデータ処理を実行中にデバイスにア
クセスするように構成したので、デバイスへのアクセス
時間がプロセッサのデータ処理時間に吸収され、アクセ
ス時間が短縮され、プロセッサの処理能力が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例のアクセス制御方式のブロッ
ク図− 第２図は本発明の一実施例のアクセス制御方式のタイム
チャート図、 第３図はネクスト・アドレス・ジェネレータの具体例を
示す図、 第４図はプロセッサからのアドレスと取込まれるデータ
との関係示す図、 第５図は従来のプロセッサのデータ処理サイクルのタイ
ムチャート図である。 １・−・−・−・−−−−−一−−プロセッサ（ＣＰＵ
）２−・・−・−−−−−一−・ネクスト・アドレス・
ジェネレータ３−・−−−一−−・−・−デバイス ４−・−・・・・・−・・−・ラッチ １１−−−−−−−−−・−・・−ストローブ信号ライ
ン１２ａ・−−−−−・−アドレスライン１２　ｂ−−
一−−・−・−アドレスライン１３・−−一−−−・−
−−−−−−データラインＴ−・−−−−−−−−・−
〜−−−アクセスタイムｔａ−・−一−−−−−−−−
−−−・データの取込み時刻第４図

Claims (2)

【特許請求の範囲】
1. （１）マイクロプロセッサ・システムでデバイスにアク
   セスするアクセス制御方式において、該マイクロプロセ
   ッサからのアドレス指令を受け、次回にアクセスすべき
   デバイスのアドレスを連続的に生成するネクスト・アド
   レス・ジェネレータを有することを特徴とするアクセス
   制御方式。
2. （２）前記ネクスト・アドレス・ジェネレータは前記マ
   イクロプロセッサからのアドレスを記憶するラッチであ
   ることを特徴とする特許請求の範囲第１項記載のアクセ
   ス制御方式。