JPH01124038A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はマイクロプロセッサに関し、特に多様な処理
を高速に実行することが要求される汎用マイクロプロセ
ッサに関する。

（従来の技術） 一般に、マイクロプロセッサは１組のアドレスピンと１
組のデータピンとを備えており、記憶空間へのアクセス
の際にはそれを構成するメモリＬＳＩのメモリサイクル
に合せて各々のピンの組に信号を入力する。

ところで、近年の技術発展に伴い、マイクロプロセッサ
の処理速度は高速化され、動作周波数で３０ＭＨｚを越
えるものも出て来ている。

一方、メモリＬＳＩついては、集積度の向上によりその
大容量化は目覚ましいが、動作速度の上昇はマイクロプ
ロセッサに比べて緩慢である。特に、ダイナミックＲＡ
Ｍは、１ビット当りのコストが安いため今後も主記憶の
主流となると考えられるが、その動作速度はメモリサイ
クルで現在２００ナノ秒程度を要している。

このようなマイクロプロセッサとメモリＬＳＩとの動作
速度の格差は、今後ま１ます拡大する方向にあるため、
−船釣なメモリアクセス方式ではマイクロプロセッサが
メモリに待たされてしまい、マイクロプロセッサの速度
の向上がそのままシステム全体の高速化につながらなく
なる。

この対策として、従来はメモリインターリーブによる高
速アクセス方式が使用されているが、この場合には一般
に各データバンクで同一のアドレス値が用いられるため
、実質的なメモリサイクルが短縮されるのではなく、デ
ータバス幅が拡張される効果となり、数十ビットにわた
る大きなコード、またはデータを扱わない限り無駄が多
い。

（発明が解決しようとする問題点） この発明は前述の事情に鑑みなされたもので、従来では
メモリインタリーブ方式でメモリアクセスしてもメモリ
サイクルを短縮できなかった点を改善し、メモリインタ
リーブ方式を採用し、且つ物理的な記憶空間をコードセ
グメントとデータセグメントの２つのメモリバンクに分
割してその各メモリバンクへ独立のアドレスを与えるこ
とによって、メモリサイクルを短縮することができるマ
イクロプロセッサを提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明によるマイクロプロセッサは、コードセグメン
トとデータセグメントの２つのメモリバンクに分割され
た外部メモリのメモリサイクルよりも短い周期でコード
フェッチサイクルとデータアクセスサイクルを交互に切
替える制御信号を発生するシステムコントロール手段と
、このシステムコントロール手段の制御信号に応じて前
記外部メモリへそのメモリ素子の最小メモリサイクルよ
りもそれぞれ長い周期を有するコードセグメントストロ
ーブ信号とデータセグメントストローブ信号をそれぞれ
出力するストローブ信号発生手段と、前記外部メモリに
対しそのコードセグメントをアクセスするアドレスとデ
ータセグメントをアクセスするアドレスの２個のアドレ
スの内の一方を前記制御信号に基づいて選択して出力す
るアドレスバス制御手段と、前記システムコントロール
手段での前のコードの実行終了に先じて前記外部メモリ
からコードを読出しコードキューに取り込むコードブリ
フェッチ手段と、前記外部メモリとのコードおよびデー
タの授受を行なうデータバスを前記制御信号に応じて制
御し、コードフェッチサイクルではデータバスの内容を
前記コードプリフェッチ手段に送り、データアクセスサ
イクルでは内部バスとデータバス間のデータ転送を行な
うデータバス制御手段とを具備し、前記メモリのコード
セグメントとデータセクセメンとをインターリーブ方式
でアクセスすることを特徴とする。

（作用） 前記構成のマイクロプロセッサにあっては、従来同一ア
ドレスで指定された各バンクのデータを異なったアドレ
スで、しかも論理的に異質なコードセグメントとデータ
セグメントをインターリーブ方式でメモリアクセスでき
る。したがって、低速メモリを実質的に高速でアクセス
することができるようになる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の一実施例に係るマイクロプロセッサ
を示すもので、このマイクロブセッサ１は論理的記憶空
間としてコードセグメントと、データセグメントの２つ
を有している。２はインターフェースユニットであり、
これはアドレスバス制御手段としてのアドレスバスコン
トロールブロック２１と、データバス制御手段としての
データバスコントロールブロック２２と、ストローブ信
号発生手段を有するインターフェースコントロールブロ
ック２３とにより構成されている。

アドレスバスコントロールブロック２１は、プログラム
カウンタ３の値をコードセグメントをアクセスするため
のアドレス値としてアドレスバス１１へ出力するか、ま
たは内部バス５のアドレス値をデータセグメントのアド
レス値としてアドレスバス１１へ出力する。つまり、こ
のアドレスバスコントロールブロック２１は、コードセ
グメントとデータセグメントの２つのアドレス値のうち
の一方を選択して出力するものであり、この選択動作は
システムコントロール手段としてのシステムコントロー
ルブロック４から出力されるセグメントコントロール信
号に応じて制御される。このセグメントコントロール信
号は、外部メモリのメモリサイクルよりも短い周期でコ
ードフェッチサイクルとデータアクセスサイクルを交互
に切換えるためのものである。

データバスコントロールブロック２２は、内部バス５か
ら受けたデータをデータバス１２を介して外部メモリへ
出力したり、データバス１２を介して外部から送られて
くるデータや命令コードを内部バス５やシステムコント
ロールブロック４へ出力する。つまり、このブロックで
扱う内容がデータの場合には内部バス５とデータバス１
２との間でデータの授受を行ない、命令コードの場合は
それをコードプリフェッチ手段としてのコードフェッチ
キュー２２ａにプリフェッチする。この場合、その扱う
内容がデータであるかコードであるかは、システムコン
トロールブロック４から出力されるセグメントコントロ
ール信号によって識別される。

そして、コードを受けたシステムコントロールブロック
４は、そのコードの内容に基づいて演算ユニット６、お
よび汎用レジスタ７を制御してデータ処理を実行する。

この処理動作の実行中に外部メモリへのデータアクセス
要求が生じると、システムコントロールブロック４は、
セグメントコントロール信号にデータアクセスフラグを
立てる。

インターフェースコントロールブロック２３は、システ
ムコントロールブロック４から送られてくるセグメント
コントロール信号に従い、データセグメントとコードセ
グメントを出来る限り交互にアクセスするように、外部
メモリへコードセグメントストローブ信号とデータセグ
メントストローブ信号とをそれぞれ出力する。この場合
、インターリーブ方式でメモリアクセスを行なうために
、これらのストローブ信号は外部メモリを構成するメモ
リ素子の最小メモリサイクルよりもそれぞれ長い周期で
、しかもこれらストローブ信号間の位相差はメモリサイ
クルよりも短く設定される。このことは、システムコン
トロールブロック４が外部メモリのメモリサイクルより
も短い周期でコードフエッチサイクルとデータアクセス
サイクルを交互に切替えるセグメントコントロール信号
を発生し、インターフェースコントロールブロック２３
−　がそのセグメントコントロール信号に応じてメモリ
サイクルより長い周期の２つのストローブ信号を発生す
ることで得ることができる。

第２図はこのように構成されるマイクロプロセッサ１に
よるメモリへの読出しアクセスのタイミングを示すもの
である。まずコードセグメントに対するアクセスである
が、システムコントロールブロック４から出力されるセ
グメントコントロール信号にコードフェッチフラグが立
つと、システムクロックφの立上りのタイミングｔ１か
らリードサイクルに入り、その立下りのタイミングｔ２
でコードセグメントアドレスＡの出力を開始する。

そして、次のクロックの立上りのタイミングｔ３でイン
ターフェースコントロール回路２３から出力されるコー
ドセグメントストローブ信号Ｂがアクティブにされ、外
部メモリからのアドレストランスファアクノリッジ（肯
定応答）信号りがアクテイブになるのを待つ。

そして、アドレストランスファアクノリッジ信号りのア
クティブ状態をクロックφの立上りつまりｔ４のタイミ
ングで検出すると、その時点でコードフェッチフラグを
オフとし、コードセグメントアドレスＡの出力を中止し
てアドレスバス１１をハイインピーダンス状態にする。

そして、クロックが立上がるｔ７のタイミングで、コー
ドセグメントストローブ信号Ｂは不活性化されて、リー
ドデータＥのコードセグメントリードデータＥ１をフー
ドフェッチキュー２２８に取入れ、そしてクロックの立
上りタイミングｔ８でリードサイクルを終了する。

次にデータセグメントに対するアクセスであるが、クロ
ックの立上りのｔ４のタイミングでリードサイクルに入
り、その立下りのタイミングｔ５でデータセグメントア
ドレスＡ′の出力を開始する。そして、次のクロックの
立上りのタイミングｔ６でデータセグメントストローブ
信号Ｃをアクティブにし、外部セグメントメモリからの
アドレストランスファアクノリッジ信号りがアクティブ
になるのを待つ。

そして、アドレストランスファアクノリッジ信号りのア
クティブ状態をクロックの立上りつまりｔ８のタイミン
グで検出し、その時点でデータセグメントアドレスＡ′
の出力を中止してアドレスバス１１をハイインピーダン
ス状態にする。そして、クロックが立上がるｔｌｏのタ
イミングで、データセグメントストローブ信号Ｃを不活
性化してり−ドデータＥのデータセグメントリードデー
タＥ１’を取入れ、そしてクロックの立上りタイミング
ｔ１１でクロックのリードサイクルを終了する。

以上のように、両セグメントに対するアクセスとも、実
際には６クロツクを要するが、サイクルが半分ずつオー
バーラツプしているため、マイクロプロセッサから見た
メモリサイクルは半分の３クロツクとなり、低速メモリ
への高速アクセスが実現される。

具体的なメモリＬＳＩの例として、 ＴＣ５１１０００Ｐ／Ｊ−１０を考えた場合、アクセス
時間１００ナノ秒、サイクル時間１９０ナノ秒であるの
で、第２図に示し１＝ような１ウエイトアクセス（Ｏｎ
ｅ−Ｗａｉｔアクセス）をすると、タイミングｔ３から
１７までの４クロツクが１００ナノ秒十セットアツプ時
間となり、タイミングｔ３からタイミングｔ９までの６
クロツクが１９０ナノ秒となる。したがって、セットア
ツプ時間を２５ナノ秒程度取っても、マイクロプロセッ
サは３０ＭＨｚ以上での動作が可能となり、データバス
幅／１００ナノ秒のレートでのアクセスができる。

このようにこの発明によるマイクロプロセッサで最も効
果を得ることができるのは、コードフェッチとデータア
クセスが交互且つ均等に行われる場合である。このため
、本発明によるマイクロプロセッサは、コードのブリフ
ェッチ機能を有し、１サイクル中にアクセスするコード
およびデータの各々の語長を均一化し、且つアクセス順
序に自由度を持たせている。

また、この発明によるマイクロプロセッサにＲＩＳＣア
ーキテクチャを適応することにより、コードの語長を均
一化するとさらに効果的である。

［発明の効果〕 以上のようにこの発明によれば、従来同一アドレスで指
定された各バンクのデータを異なったアドレスで、しか
も論理的に異質なデータつまりコードセグメントとデー
タセグメントをインターリーブ方式でメモリアクセスす
ることが可能となり、低速メモリを実質的に高速でアク
セスすることができるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマイクロプロセッサ
を説明でるブロック図、第２図は第１図のマイクロプロ
セッサの動作を説明するタイミングチャートである。 １・・・マイクロプロセッサ、２・・・インターフェー
スブロック、３・・・プログラムカウンタ、４・・・シ
ステムコントロールブロック、５・・・内部バス、６・
・・演算ユニット、７・・・汎用レジスタ、２１・・・
アドレスバスコントロールブロック、２２・・・データ
バスコントロールブロック、２３・・・インターフェー
スコントロールブロック。 出願人代理人　弁理士　鈴江武彦 ８吸のｏＯ田

Claims (1)

1. 【特許請求の範囲】 　コードセグメントとデータセグメントの２つのメモリ
   バンクに分割された外部メモリのメモリサイクルよりも
   短い周期でコードフェッチサイクルとデータアクセスサ
   イクルを交互に切替える制御信号を発生するシステムコ
   ントロール手段と、このシステムコントロール手段の制
   御信号 に応じて前記外部メモリへそのメモリ素子の最小メモリ
   サイクルよりもそれぞれ長い周期を有するコードセグメ
   ントストローブ信号とデータセグメントストローブ信号
   をそれぞれ出力するストローブ信号発生手段と、 前記外部メモリに対しそのコードセグメン トをアクセスするアドレスとデータセグメントをアクセ
   スするアドレスの２個のアドレスの内の一方を前記制御
   信号に基づいて選択して出力するアドレスバス制御手段
   と、 前記システムコントロール手段での前のコ ードの実行終了に先じて前記外部メモリからコードを読
   出してコードキューに取り込むコードプリフエッチ手段
   と、 前記外部メモリとのコードおよびデータの 授受を行なうデータバスを前記制御信号に応じて制御し
   、コードフェッチサイクルではデータバスの内容を前記
   コードプリフエッチ手段に送り、データアクセスサイク
   ルでは内部バスとデータバス間のデータ転送を行なうデ
   ータバス制御手段とを具備し、 前記メモリのコードセグメントとデータセ クセメンとをインターリーブ方式でアクセスすることを
   特徴とするマイクロプロセッサ。