JPH1124985A - 同期式半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】同期式半導体記憶装置において、データ・アク
セス速度の低下を招くことなく信号線を削減する。 【解決手段】単一チップ上にメモリアレイとベース・ア
ドレス・レジスタとアドレス演算器を備え、アドレスの
一部をデータ入出力端子から受け付ける。通常のデータ
入出力は、ベース・アドレスと、オフセット・アドレス
を参照して計算されるアドレスに対して行なう。これら
の処理のパイプライン化を行なうことで、アドレス・バ
スとデータ・バスの外部バスの空いている時間を減ら
し、外部バスを有効に活用する。 【効果】入力アドレス信号線の本数あるいはバスのアク
セス頻度を削減し、消費電力の低減と入出力端子から発
生するノイズの減少をもたらす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は同期式半導体記憶装
置に関する。

【０００２】

【従来の技術】ランダムアクセス可能な従来の同期式半
導体記憶装置において、ＳＲＡＭではアドレス信号を時
分割などすることなく直接入力していた。また、ＳＤＲ
ＡＭ等の同期式半導体記憶装置においては、アドレス信
号をロウアドレスとカラムアドレスに時分割して入力し
ていた。しかし、どちらもバースト・カウンタを用いて
シーケンシャル・アクセスやインターリーブ・アクセス
を提供するものがあるだけで、これらの半導体記憶装置
が備えていたアドレスの保時機能と演算機能は極めて限
定されたものであり、外部バスの信号線の数から期待さ
れる速度に比べ実際のデータ・アクセスにおいては外部
端子を効率良く活用していなかったといえる。

【０００３】

【発明が解決しようとする課題】半導体微細化技術の向
上によって、単一チップ上に作成可能な素子数が飛躍的
に増加した。これに伴い半導体記憶装置のアドレス信号
線の本数も増加する。例えば、１ワード８ビット構成の
１６ＭビットＳＲＡＭでは２１本ものアドレス信号線が
必要となる。多数の入出力端子の同時変化は大きなノイ
ズを発生する。また、ＤＲＡＭのように、時分割でアド
レス信号を与えることにより端子数は削減可能である
が、動作速度や消費電力の点からから好ましくない。半
導体集積回路の内部動作速度は現在の技術レベルでも１
ＧＨｚ程度まで可能となっているが、チップ外での高速
動作は消費電力や雑音対策など困難な問題が多い。たと
え実現可能となってもコストが大幅に増大する。

【０００４】ＳＤＲＡＭに使われているようなバースト
アクセス方法などによるパイプライン化はデータアクセ
スを高速化する有効な方法であるが、基本的に連続する
データをアクセスする場合に有効である。つまり、ラン
ダムなデータ・アクセスにおいてはオーバーヘッドが大
きくなり公称転送速度に比べて実効的な転送速度はあま
り上がっていなかった。

【０００５】現在、半導体記憶装置自身も、非同期式か
ら同期式が主流になりつつある。同期式半導体記憶装置
では、ＳＲＡＭ、ＤＡＲＡＭ共に単一アクセスモードで
も、バーストモードにおいても、初めのデータの読みだ
しには少なくとも数サイクルの待ち時間を必要とする
が、この間、データバス・アドレスバス共に有効に活用
されていなかった。本発明は、外部バスを有効に活用す
ることにより、前記問題を解決するものである。

【０００６】

【課題を解決するための手段】本発明による同期式半導
体記憶装置は、 （１）メモリアレイと、少なくとも１個のベース・アド
レス・レジスタと少なくとも１個のアドレス計算用演算
器を単一チップ上に集積し、前記ベース・アドレス・レ
ジスタに格納されたベース・アドレスと外部から与えら
れるオフセット・アドレス信号間で、アドレス演算を行
ない演算結果に対応するアドレスに対してデータを入出
力することを特徴とする。

【０００７】（２）前記ベース・アドレス・レジスタを
複数個持ち、前記ベース・アドレス・レジスタのうちの
１個を指定する信号と前記オフセット・アドレス信号と
を参照してデータ入出力を行なうことを特徴とする。

【０００８】（３）前記アドレス計算用演算器におい
て、アドレスの演算方法がアドレス演算モードレジスタ
によって指定されることを特徴とする。

【０００９】（４）アドレス入力ポートとして、アドレ
ス入力端子とデータ入出力端子を両方使用してアドレス
を取り込む動作モードを持ち、前記動作モードにおいて
取り込まれた値を参照してデータ入出力を行なうモード
を持つことを特徴とする。

【００１０】

【作用】

（１）集積回路内部での処理速度（素子遅延・配線遅
延）、消費電力、ノイズ発生にと、チップ外でのそれら
を比べると前者は全ての点において数倍から数十倍優位
性がある。このため、あらかじめ格納されたベース・ア
ドレスに対応するオフセット・アドレスだけを用いてデ
ータ・アクセス行なうことで、入出力端子の本数の削減
あるいはバスの占有効率を下げ、バス利用率の効率化を
実現する。これは、消費電力の低減と、入出力端子から
発生するノイズの減少をもたらす。これらはノイズマー
ジンの拡大に繋がり、一層の低電圧動作も可能とする。

【００１１】（２）データ・アクセスには局在性の傾向
がある。しかし、プロセス或はタスクのスイッチでは全
く別のメモリ空間の参照を行なうことになる。このた
め、ベース・アドレス・レジスタを複数持つことによ
り、ベース・アドレス・レジスタの更新に伴うオーバー
ヘッドを大幅に低減可能とし、システム全体でのデータ
・アクセスの高速化を実現する。

【００１２】（３）各種のアドレス演算方法を提供・使
い分けることにより、柔軟なアドレス生成を可能とす
る。アドレス・ベース・レジスタの更新頻度の低減をも
たらすと同時にバーストモードでの各種アドレス生成を
行なうことを可能にする。

【００１３】（４）同期式半導体記憶装置において、ア
ドレスの一部をデータポートから受けとるモードを持
ち、データ・アクセスのパイプライン化により、アドレ
ス入力のみに使われている信号線の削減に伴うデータ・
アクセス速度低下を小さくし、バスの利用率を向上させ
る。

【００１４】

【発明の実施の形態】請求項１に記述したアドレス・ベ
ース・レジスタを持つことと、請求項４に記述したアド
レス信号の一部をデータポートから受けとり、データ・
アクセスを行なうことは、それぞれ単独で適用可能であ
る。例えば、後者ではアドレスの上位あるいは下位を一
時的に保存するレジスタを用意するだけで実現可能であ
り、大幅な端子削減を実現できる。以下では、各請求項
に記載された項目を全て適用した場合を１つの実施例と
して説明する。

【００１５】本発明の実施例について図面を参照して説
明する。図１に本発明により構成された同期式半導体記
憶装置の構成図を示す。なお、実施例では説明の簡略化
のため、８Ｍビット（１Ｍビットx８ビット、単一バン
ク構成）の同期式ＳＲＡＭを用いているが、記憶装置の
容量、ビット構成、バンク構成がさまざまなものに適用
可能であり、インターリーブアクセスなど従来の同期式
記憶装置で使われている方法も従来通り使用できること
は明らかである。このため、前記構成図においては本発
明の適用と直接関連のない部分は省略してある。

【００１６】また、本実施例では、２０ビットのアドレ
ス・ベース・レジスタを４個備えた場合について説明を
行なうが、このレジスタの個数についても制限はなく記
憶容量やワード構成によって、適当に変えられることは
改めて述べるまでもない。また、本実施例ではアドレス
をデータ入出力端子の８ビットも使用する場合について
説明するがこれについて本発明を適用する同期式記憶装
置の構成によって変ってくる。

【００１７】図１の１１６はアドレス入力端子であり、
１２ビットである。この端子は従来の同期式ＳＲＡＭで
は２０ビット必要であった。１１５はアドレス・ポイン
タ入力端子であり、前記構成では４個のアドレス・ベー
ス・レジスタ（１０５）を識別するため２ビット用意さ
れている。１１８はアドレス・ストローブ入力端子、１
１９はアドレス・ストローブ入力バッファである。１１
７はアドレスコントロール入力端子、１０８はアドレス
コントロール入力バッファである。前記アドレスコント
ロール入力端子は、アドレス信号の１部をデータ入出力
端子から行なうだけなら省略することが可能であるが、
実施例ではデータアクセスをパイプライン方式で高速に
行なうために用意されている。

【００１８】１１４はデータ入出力端子であり８ビット
ある。この端子は、データ入出力の他、アドレスの下位
８ビットの入力にも使用される。このデータ入出力端子
は１０７のデータ入出力バッファを介してメモリアレイ
（１０９）と前記アドレス・ベース・レジスタに接続さ
れている。

【００１９】前記アドレス・ベース・レジスタの１ワー
ドはメモリアレイのアドレス指定に必要な２０ビット
と、１ビットのタグ（Ｔ）から構成されている。このタ
グは選択されたアドレス・ベース・レジスタに対し、ア
ドレス・コントロール入力とアドレス・ストローブ入力
の状態により書き換えがおこなわれる。すなわち、アド
レス・ベース・レジスタに上位と下位のアドレスを両方
設定した後のアドレス参照か、上位アドレスだけの設定
による参照かを認識するために使用する。また、タグを
除く２０ビットの構成は上位１２ビットはアドレス入力
バッファから書き込み可能であり、下位８ビットはデー
タ入出力バッファから書き込み可能となっている。この
ように、アドレス信号について、従来は２０ビット必要
であったアドレス入力端子を１５ビットで実現してい
る。

【００２０】１０１はアドレスポインタ入力バッファ、
１０２はアドレス入力バッファである。アドレス入力バ
ッファの出力はアドレス演算器（１０３）と前記アドレ
ス・ベース・レジスタに接続されている。

【００２１】１０３はアドレス演算器である。前記アド
レス演算器は図１に示すように４個の入力ポートを持ち
１０４のアドレスバッファに２０ビットのアドレス演算
結果を出力する。演算は加算・減算・シフト演算、符号
拡張等の他、前記アドレス入力端子とデータ入出力端子
から別々に入力されたアドレスの合成などを行なう。ま
た、固定定数発生器（１０６）の生成を使って、バース
トモード時のアドレス生成や、リード・モディファイ・
ライト時アドレス生成などを行なうことができる。

【００２２】固定定数発生器の生成する値を含め、これ
らのアドレス計算の方法は１２１のアドレス演算モード
レジスタにより設定可能である。この設定値により、２
０ビットのベース・アドレスと１２ビットのオフセット
・アドレスを加算する、ベース・アドレスの上位１２ビ
ットと下位８ビットを０で埋めた値をベースアドレスと
して用いるかどうか、バースト時のアドレス生成方法、
などを含め、前記タグの状態とこの設定値により各種の
アドレス演算方法が指定される。

【００２３】図１の１０９はメモリ・アレイであり、カ
ラム・アドレス・デコーダ（１１０）とロウ・アドレス
・デコーダ（１１３）を用いてアクセスされる。１１
１、１１２はそれぞれカラム・アドレス・プリデコーダ
とロウ・アドレス・プリデコーダである。

【００２４】図２と図３は本発明の同期式半導体記憶装
置の基本的なタイミングチャートである。実際のデータ
アクセスではパイプライン化に伴い、バーストモードの
設定や各種の書き込み・読みだしモード毎に詳細なタイ
ミングチャートの説明が必要となるがここでは基本的な
読みだし動作と書き込み動作についてのみ説明する。本
実施例ではデータの読みだしにアドレスを与えてから最
初のデータ出力まで２サイクルかかる場合を例として説
明する。各信号は正論理で表現してあり、１の場合アク
ティブ、０の場合非アクティブとする。また、クロック
は立ち上がりエッジが使用されているものとして表現し
てある。

【００２５】図２に読みだし動作のタイミングチャート
を示す。

【００２６】サイクル１では、データ入出力ポートをア
ドレス入力として使うことを制御するためのアドレスコ
ントロール信号（ＡＤＣ）と、アドレス信号がアクティ
ブであることを使うためにアドレス・ストローブ信号
（ＡＤＳ）が共にアクティブであり、書き込み制御信号
（ＷＥ）が非アクティブとされている。したがって、ア
ドレス入力端子（ＡＤＤＲ）から１２ビットの上位アド
レス（ＡＨ１）と８ビットの下位アドレス（ＡＬ１）を
データ入出力端子（ＤＡＴＡ）から読みだしアドレスと
して受けとる。このアドレスはアドレスポインタ入力端
子（ＡＤＤＰ）により示されるＡＰ１にＡＨ１とＡＬ１
を書き込むと同時にタグに０をセットする。また、この
アドレスはそのままアドレス・デコーダに送られて、メ
モリアレイからのデータの読みだしに使用される。

【００２７】実際のデータ読みだしは２サイクル必要な
ので、サイクル２ではこの空いた時間を使ってベースア
ドレス上位１２ビットを書き込んでいる。ここではＡＰ
２で示されるベース・アドレスレジスタの上位１２ビッ
トにＡＨ２が書き込まれているが、ＡＤＣが非アクティ
ブであり、下位８ビットは書き込まれない。この時アド
レス・ベース・レジスタのタグに１を書き込む。このタ
グの内容は後のサイクルで参照され、オフセット・アド
レスを使ったアドレス計算方法の決定に使われる。

【００２８】また、バースト制御信号（ＡＤＶ）がアク
ティブとされているためサイクル１でアクセスされたア
ドレスを内部で更新し、２サイクル先でのデータ出力の
準備を行なう。ＡＤＶ信号はサイクル２からサイクル５
までアクティブであるため、サイクル３からサイクル６
までバーストモードでデータ出力（Ｑ１１、Ｑ１２、Ｑ
１３、Ｑ１４）を行なう。

【００２９】サイクル５はオフセットアドレスを使って
のデータの読みだし動作である。ここではアドレス・ポ
インタにＡＰ１を指定して、オフセット・アドレスとし
てＯＡ１を指定している。この場合メモリアレイアクセ
スに使われるアドレスは、ＡＰ１で指定されるレジス
タ、すなわち、ＡＨ１（１２ビット）とＡＬ１（８ビッ
ト）で構成される２０ビットのベース・アドレスに、オ
フセット・アドレスＯＡ１符号拡張した値と加算する
（勿論、前述したように、アドレス演算モードレジスタ
指定される他のアドレス計算も可能である）。この場合
も読みだしは２サイクル必要であるため、実際のデータ
出力（Ｑ２１）はサイクル７で行なわれる。

【００３０】サイクル６ではサイクル５が連続した場合
を示している。ＡＰ１、ＯＡ３、Ｑ３１はそれぞれ、サ
イクル５のＡＰ１、ＯＡ２、Ｑ２１に相当する。

【００３１】サイクル７はアドレスポインタ入力信号が
変化した場合を示している。サイクル７ではＡＰ２で指
定されるタグの内容が１（サイクル２でセットされてい
るため）であるので、アドレス・ベース・レジスタの上
位１２ビットＡＨ２を使い、下位８ビットは０で埋めら
れた値がベースアドレスとして用いられる。このベース
アドレスとＯＡ４で指定されるオフセットアドレスを使
って、アドレス演算モードレジスタで指定される演算に
より得られたアドレスに対してデータの出力（Ｑ４１）
が２サイクル後のサイクル９で行なわれる。

【００３２】図３は書き込み動作のタイミングチャート
である。基本的な動作は、パイプラインの構成がことな
る点を除いて前記読みだし動作と同じである。

【００３３】サイクル１ではＡＤＳ、ＷＥ（書き込み制
御信号）、ＡＤＣがともにアクティブであるため、ＡＤ
ＤＰのＡＰ１で指定されたアドレス・ベース・レジスタ
にＡＤＤＲから１２ビットの上位アドレス（ＡＨ１）、
ＤＡＴＡから８ビットの下位アドレス（ＡＬ１）を取り
込む。このアドレスに対して書き込まれるデータ（Ｄ１
１）はサイクル２で受けとる。

【００３４】ＡＤＶとＷＥが共にサイクル１からサイク
ル４まで４サイクルの間アクティブであるため、サイク
ル２からサイクル５までのデータ（Ｄ１１、Ｄ１２、Ｄ
１３、Ｄ１４）はバーストモードで書き込まれるデータ
である。これらのデータが書き込まれるアドレスは、読
みだし動作同様にモードレジスタで設定される。

【００３５】サイクル５ではＡＰ１で指定されるアドレ
ス・ベース・レジスタとアドレス入力端子から与えられ
るオフセット・アドレス（ＯＡ１）から、書き込みアド
レスの計算を行ない、このアドレスで指定される場所に
サイクル６で取り込むデータ（Ｄ２１）を書き込む。

【００３６】同様にして、サイクル６で指定されたＡＰ
１とオフセット・アドレス（ＯＡ２）の計算から、サイ
クル７で取り込むデータ（Ｄ３１）を書き込んでいる。

【００３７】サイクル７では読みだし動作と同様に、ア
ドレス・ベース・レジスタの下位８ビットが書き込まれ
ない状態でのデータアクセスである。書き込時のアドレ
ス計算もタグとアドレス演算モードレジスタを使って処
理されるため、アドレス演算器ではＡＰ２で指定される
アドレス・ベース・レジスタからの下位８ビットを０と
してオフセット・アドレス（ＯＡ３）との演算を行な
う。このアドレスにサイクル８で取り込まれたデータ
（Ｄ４１）が書き込まれる。

【００３８】従来の同期式ＳＲＡＭの書き込時はアドレ
ス信号とデータ信号が同時に占有されていた。本発明を
使った同期式ＳＲＡＭの書き込時は、アドレス信号がア
ドレス信号をアドレス信号専用端子とデータ端子を使っ
て取り込むため、必要なアドレスを受けとれないことに
なる。しかし、データ・アクセスには局在性の傾向があ
り、あらかじめ格納されたベース・アドレスに対応する
オフセット・アドレスを与えることによりデータ・アク
セスの効率化が可能である。また、ベース・アドレスと
オフセット・アドレス間以外の演算により、従来単独に
設けられていたバースト・モードサポート用のレジスタ
や演算器をわずかなハードウェアの増加によって汎用的
に使用することが可能となる。リード・モディファイ・
ライト動作などの場合においても読みだしアドレスはす
でに受けとっているため、書き込みアドレスすべてを書
き込みデータと共に受けとる必要はなく、オフセットア
ドレスの指定だけで十分である。以上に説明したように
本発明を用いれば、特に高速動作が必要とされる同期式
ＳＲＡＭにおいてもデータ転送速度の低下を招くことな
くアドレス信号線の本数を大幅に削減することが可能と
なる。

【００３９】なお、本実施例では同期式ＳＲＡＭを使っ
て説明してきたが、同期式ＤＲＡＭにおいても本発明が
適用できる。同期式ＤＲＡＭではアドレス信号を時分割
で受けとるようになっているため、アドレス入力端子の
数の削減は期待できない。しかし、複数のベース・アド
レス・レジスタを内部に持ち、この上位アドレスをバン
クアドレスおよびＲＡＳアドレス（バンク選択信号及び
ベージ選択信号）としてメモリ・アレイのアクセスに使
用し、オフセットアドレスの代わりにＣＯＬアドレスと
して扱う。

【００４０】これにより、ＣＯＬアドレスのみでのデー
タアクセスが可能となる。バーストアクセス時以外では
毎回必要であったＲＯＷアドレスの転送自身が不要とな
り、メモリバスの占有時間が大幅に削減される。これは
消費電力の削減やローノイズ化に対して、アドレス入力
端子の削減と同種の効果をもたらすことは明らかであ
る。

【００４１】

【発明の効果】本発明によれば、 （１）入力アドレス信号線の本数あるいはバスのアクセ
ス頻度を大幅に削減することが可能となる。端子数の物
理的な削減はチップ面積の削減、パッケージの小型化に
も有効であり、コストの削減にとっても大きな効果があ
る。

【００４２】（２）複数のアドレス・ベース・レジスタ
を持つことにより、アドレス・ベース・レジスタの更新
の頻度を下げることができる。これは、アドレス・ベー
ス・レジスタの更新によるオーバーヘッドを最小限に
し、データアクセス速度の改善の効果を持つ。

【００４３】（３）ベース・アドレスとオフセット・ア
ドレス間以外の演算など、従来単独に設けられていたバ
ースト・モードでのアドレス生成などわずかなハードウ
ェアの増加によって行なうことを可能とする。柔軟なア
ドレス生成はアドレス・ベース・レジスタの更新頻度の
低減をもたらすと同時にバーストモードでの各種アドレ
ス生成を行なうことを可能にするなど、ハードゥエアの
有効利用にも効果がある。

【００４４】（４）アドレス・バスとデータ・バスの外
部バスを共に情報の転送経路として捉え、本来の信号線
の本数からみて転送可能な情報量を有効に利用するつま
り、従来アイドル時間として空いていた不要な時間を減
らし外部バスを有効に活用することにより、外部端子の
削減をデータ・アクセスの速度低下を招くことなく実現
する効果がある。

【図面の簡単な説明】

【図１】本発明を適用した同期式半導体記憶装置の構成
図。

【図２】データ読みだしのタイミングチャート。

【図３】データ書き込みのタイミングチャート。

【符号の説明】

１０１・・アドレスポインタ入力バッファ １０２・・アドレス入力バッファ １０３・・アドレス演算器 １０４・・アドレスバッファ １０５・・ベース・アドレス・レジスタ １０６・・定数発生器 １０７・・データ入出力バッファ １０８・・アドレスコントロール入力バッファ １０９・・メモリアレイ １１０・・カラムアドレス・デコーダ １１１・・カラムアドレス・プリデコーダ １１２・・ロウアドレス・プリデコーダ １１３・・ロウアドレス・デコーダ １１４・・データ入出力端子 １１５・・アドレスポインタ入力端子 １１６・・アドレス入力端子 １１７・・アドレスコントロール入力端子 １１８・・アドレス・ストローブ入力端子 １１９・・アドレス・ストローブ入力バッファ １２０・・クロック、及びその他の制御信号入出力端子 １２１・・アドレス演算モードレジスタ ＣＬＫ・・クロック ＡＤＳ・・アドレス・ストローブ信号 ＡＤＶ・・バースト制御信号 ＡＤＣ・・アドレスコントロール信号 ＷＥ・・書き込み制御信号 ＡＤＤＰ・・アドレスポインタ入力信号 ＡＤＤＲ・・アドレス入力信号 ＤＡＴＡ・・データ入出力信号

Claims (7)

【特許請求の範囲】
1. 【請求項１】メモリアレイと、少なくとも１個のベース
   ・アドレス・レジスタと少なくとも１個のアドレス計算
   用演算器を単一チップ上に集積し、前記ベース・アドレ
   ス・レジスタに格納されたベース・アドレスと外部から
   与えられるオフセット・アドレス信号間で、アドレス演
   算を行ない演算結果に対応するアドレスに対してデータ
   を入出力することを特徴とする同期式半導体記憶装置。
2. 【請求項２】前記ベース・アドレス・レジスタを複数個
   持ち、前記ベース・アドレス・レジスタのうちの１個を
   指定する信号と前記オフセット・アドレス信号とを参照
   してデータ入出力を行なうことを特徴とする請求項１記
   載の同期式半導体記憶装置。
3. 【請求項３】前記アドレス計算用演算器において、アド
   レスの演算方法がアドレス演算モードレジスタによって
   指定されることを特徴とする請求項１記載の同期式半導
   体記憶装置。
4. 【請求項４】アドレス入力ポートとして、アドレス入力
   端子とデータ入出力端子を両方使用してアドレスを取り
   込む動作モードを持ち、前記動作モードにおいて取り込
   まれた値を参照してデータ入出力を行なうモードを持つ
   ことを特徴とする同期式半導体記憶装置。
5. 【請求項５】請求項４記載のデータアクセスモードを持
   つことを特徴とする請求項１記載の同期式半導体記憶装
   置。
6. 【請求項６】請求項４記載のデータアクセスモードを持
   つことを特徴とする請求項２記載の同期式半導体記憶装
   置。
7. 【請求項７】請求項４記載のデータアクセスモードを持
   つことを特徴とする請求項３記載の同期式半導体記憶装
   置。