JPH03116256A

JPH03116256A - メモリ装置

Info

Publication number: JPH03116256A
Application number: JP25196189A
Authority: JP
Inventors: Osamu Takiguchi; 修滝口
Original assignee: Hitachi Medical Corp
Current assignee: Hitachi Healthcare Manufacturing Ltd
Priority date: 1989-09-29
Filing date: 1989-09-29
Publication date: 1991-05-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリ装置、特にメモリサイクルの効率化を
はかったメモリ装置に関する。

〔従来の技術〕

第４図はメモリ装置の従来例図である。４つのメモリチ
ップ１０，１１，１２，１３は同一容量を持ち、１ビツ
トパラアクセスされる。即ち、アクセスアドレスを与え
ると、このアドレスは、チップ１０，１１，１２，１３
の同一アドレスをアクセスし、各チップから１ビツトを
読出したり、１ビツトを書込んだりする。従って、読出
しアクセスでは、４つのチップを合せて４ビツトデータ
がパラに読出され、書込みアクセスでは４ビツトデータ
が４つのチップにパラに書込まれる。尚、図で入力とは
書込みアクセス時の４ビット書込みパラデータ、出力と
は読出しアクセス時の４ビット読出しパラデータを示し
、アドレス発生回路１４とは、アクセスアドレス発生用
であり、書込み制御回路１５とは、書込み、読出しのア
クセス指令回路である。

ここで、８ビツトパラデータの場合には、４つのメモリ
チップの代りに８個のメモリチップを使用する。

〔発明が解決しようとする課題〕

上記メモリ装置は、１チツプで１ビツトアクセスであり
効率が悪い。尚、１チツプで２ビツトアークセスの例も
あるが、これは、１つのデータ中の２ビツトをアクセス
する例であり、例えば４チツプでは２Ｘ４＝８ビツトの
データのアクセスに使用する。また、４ビツトパラデー
タであれば、２チツプで済むとの利点もある。しかし、
この１チツプ２ビツトアクセスでは、１回でのアクセス
するアドレスは１つであり、効率的なアドレス指定では
ない。

本発明の目的は、１つの書込み又は読出しサイクル中に
あって２つ以上のアドレスアクセスを可能とするメモリ
装置を提供するものである。

〔課題を解決するための手段〕

本発明は、１つの書込み又は読出しサイクル中に、本来
のアドレス以外に関連する１つ以上のアドレスを与えて
メモリアクセスさせるようにした。

ここで、関連する１つ以上のアドレスとは、本来のメモ
リアドレスの２倍、３倍、４倍等のアドレスを云う。

〔作用〕

本発明によれば、１つの本来のアドレスを与えるだけで
、このアドレス以外に関連するアドレスを生成し、１つ
のチップに対し、複数アドレスによるアクセスをするこ
とができる。

〔実施例〕

第１図は本発明の実施例図である。メモリチップは４個
ではなく、２個のメモリチップ２０゜２１の例を示した
。更に、メモリ制御回路２２゜アドレス発生回路２３．
書込み制御回路２４を設けている。メモリチップ２０．
２１は同一アドレスの割付けがなされており、且つそれ
ぞれアドレス領域を２分割（Ｄ３．Ｄ２）、（Ｄ２．Ｄ
ｏ）する。

アドレス生成回路２３は、アクセスすべき本来のアドレ
スを生成する。制御回路２３は、１つのメモリアクセス
に対して、本来のアドレスＡの他に、２倍のアドレスを
生成するべく制御を行う。

割込み制御回路２４は、書込み指令及び読出し指令を発
生する。

入力とは、書込みデータを示し、出力とは読出しデータ
を示す。

動作を説明する。アドレス生成回路２３がアドレスＡを
発生する。このアドレスＡはメモリチップ２０，２１の
双方に送られ、双方のメモリ上のアドレスＡを書込み制
御回路２４の指示によってアクセスする。アドレスＡは
、Ｄ３領域とＤ１領域とに存在する。一方、このアクセ
スサイクル中に、アドレスＡをアドレス２Ａとし、この
アドレス２Ａでメモリチップ２０．１１をアクセスする
。

このアドレス２ＡはＤ２領域とＤＯ領領域に存在する。

このアドレス２人の生成は制御回路２２の指示による０
例えば、アドレスＡの先頭に“１”を付加せしめれば、
アドレスＡはアドレス２Ａを指示することになる。

以上から本実施例によれば、アドレス生成回路２３から
同一アドレス割付けられているＤ３領域とＤ１領域上の
アドレスＡが生成され、このアドレスＡでメモリ２０，
２１を同時アクセスする。

書込みであれば、入力データをＤ３．Ｄｌ上のアドレス
Ａに書込み、読出しであればＤ３．Ｄｌ上のアドレスＡ
から読出して出力する。入力データを“１０”の２ビツ
トとすれば、上位の“１ｎからＤ３のアドレスＡに書込
まれ（又は読出され）、下位の“０”がＤｌのアドレス
Ａに書込まれる（又は読出される）、尚、１回で２ビツ
トのアクセス可能とすれば１例えば入力データ“１０１
１”であれば、上位の“１０”がＤ３領域、下位の“１
１”がＤ１領域となる。

更に、アドレス２Ａが生成された場合も上位がＤ２領域
、下位がＤｏ領領域なる。このアドレス２Ａのデータと
は、アドレスＡのデータと別個独立のデータでもよく、
アドレスＡのデータとアドレス２Ａデータとで１つのデ
ータを構成せしめるようにしてもよい。

第２図は本実施例のメモリアクセスのタイムチャートを
示す、（イ）図は実行サイクルタイミング、（ロ）図は
アドレス制御のタイミング、（ハ）図は書込み（読出し
）タイミングを示す、（ハ）図において、書込みサイク
ルの前半でアドレスＡへの書込み、後半でアドレス２Ａ
への書込みを行う。

矢印がそのタイミングである。

第３図は、並列演算回路に応用した実施例図である。ア
ドレス制御回路４６、アドレス生成回路４７は先の同一
名称と同じ機能の回路である。メモリ４１が第１図のメ
モリチップに相当する。この他にセレクタ４０、レジス
タ４２，４３、演算回路４４，４５、書込み制御回路４
８を有する。

この並列演算回路によれば、２つのデータ群を並列に配
備した同一回路にて処理し、倍速処理を行う。例えば、
ＦＦＴ演算で使用する。

入力セレクタ４０は、入力データと内部演算パスとの選
択入力を行う。アドレス制御回路４６は実行サイクルの
前半でメモリ４０の前半部をアクセスし、サイクルの後
半でメモリ４ｏの後半部をアクセスするように動作する
。具体的には、前半部に対してはアドレス発生回路４７
の発生アドレスでそのままアクセスさせ、後半部に対し
ては、この発生アドレスの先頭にｌ（ＩＩ＋を付加した
２倍のアドレスでアクセスさせる。

更に、レジスタ書込み制御回路４８は、サイクルの前半
でレジスタ４２を、後半でレジスタ４３を書込み制御す
る。

この実施例によれば、本来、メモリ４１は、データ１，
２にそれぞれ１回路ずつ合計２回路必要であったものが
、１回路のみの構成で動作可能となり、メモリ回路の実
装効率を１／２まで改善できる。また、通常、メモリ１
系路につき、１系路の入力パスセレクタが必要であるた
め、同時にこの入力セレクタ４０も半分の実装ですむメ
リットがある。

尚、２分割以外に３分割、４分割等もありうる。

４分割では、２ビツトを先頭に付加（１１，１０゜０１
．００）すればよい。

〔発明の効果〕

本発明によれば、実装密度の改善が困難なメモリに対し
、簡単なアドレス制御回路を追加することにより、実装
メモリ数を、複数分の１まで削減でき、データビット巾
の大きな回路には、特に有効である。

【図面の簡単な説明】

第１図は本発明の実施例図、第２図はそのタイムチャー
ト、第３図は本発明の適用例図、第４図は従来例図であ
る。２０．２１・・・メモリチップ、２２・・・アドレス制
御回路、２３・・・アドレス発生回路、２４・・・書込
み制御回路。嵩１図（八）宅４０

Claims

【特許請求の範囲】

１、それぞれ同一アドレスが割付けられている複数のメ
モリチップと、該メモリのアクセスアドレスを発生する
アドレス発生回路と、該発生アドレスの他に該アドレス
を倍数化したアドレスを生成し、この発生アドレス及び
倍数化したアドレスで１つのアクセスサイクル中に上記
複数のメモリチップをアクセスする手段と、より成るメ
モリ装置。