KR950008663B1 - 다이나믹 램 메모리(dram)엑세스 제어장치 - Google Patents

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Abstract

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Description

다이나믹 램 메모리(DRAM) 액세스 제어장치
제1도는 종래의 다이나믹 램 메모리(DRAM) 액세스 제어장치의 블록 구성도.
제2도는 종래의 다이나믹 램 메모리(DRAM) 액세스 제어장치에서 메모리 제어 로직부의 로직 구성을 나타낸 도표(BOOLEAN EQUATION)
제3A도는 본 발명의 다이나믹 램 메모리(DRAM) 액세스 제어장치의 블록 구성도.
제4도는 본 발명의 다이나믹 램 메모리(DRAM) 액세스 제어장치의 메모리 제어 로직부의 로직 구성을 나타낸 도면(BOOLEAN EQUATION)
* 도면의 주요부분에 대한 부호의 설명
6, 7 : 메모리 뱅크 8, 9 : 데이타 버퍼
10, 11 : 래치 12 : 메모리 제어 로직부
본 발명은 다이나믹 램 메모리(DRAM)를 사용하여 컴퓨터 시스템에서 다이나믹 램 메모리(DRAM)를 액세스 제어하는 장치에 관한 것으로 특히, 인터리브 메모리모드(INTERLEAVED MEMORY MODE)에서 메모리 제어효율을 높일 수 있도록 한 다이나믹 램 메모리(DRAM)의 액세스 제어장치에 관한 것이다.
종래의 다이나믹 램 메로리(DRAM) 액세스 제어장치는 제1도에서와 같이 데이타의 저장 및 해독이 이루어지는 메모리 뱅크(1, 2)와, 상기 메모리 뱅크의 데이타 출력을 위한 버퍼(3, 4)와, 상기 메모리 뱅크 및 버퍼의 제어를 수행하는 메모리 제어 로직부(5)로 구성된다.
상기 메모리 제어 로직부(5)는 제2도와 같은 로직으로 구성되어 입력된 어드레스(Addr)외, 램선택신호(/RAMSEL)와, 라이트 인에이블신호(/WE)를 기준으로 메모리 뱅크(1)의 어드레스(Addr1), 라이트 인에이블 신호(/WE1), 로우 어드레스 스트로브 신호(/RAS1), 칼람 어드레스 스트로브신호(/CAS1), 버퍼(3)의 출력 인에이블신호(OE1)를 출력하여 메모리 뱅크(1)의 데이타 리드/라이트를 수행하고, 또한 상기 메모리 제어로직부(5)는 입력된 어드레스(Addr)와, 램선택신호(/RAMSEL)와, 라이트 인에이블신호(/WE)를 기준으로 하여 메모리 뱅크(2)의 어드레스(Addr2), 라이트 인에이블신호(/WE2), 로우 어드레스 스트로브신호(/RAS2), 칼람 어드레스 스트로브신호(/CAS2), 버퍼(4)의 출력 인에이블신호(OE2)를 출력하여 메모리 뱅크(2)의 데이타 리드/라이트를 수행한다.
이러한 메모리의 액세스제어는 메모리의 액세스시 효율을 높이기 위하여 메모리 뱅크에 따른 인터리브 모드 제어를 수행하는 것이고, 상기 제어 로직부(5)에서는 어드레스라인(A0)이 0이면 메모리 뱅크(1)를 선택하고 어드레스 라인(A0)이 1이면 메모리 뱅크(2)를 선택하는 로직으로 구성된 예이다.
그러나 상기 바와 같은 종래의 다이나믹 램 메모리(DRAM) 액세스 장치에 의하면 메모리 액세스가 시이퀀셜하게 이루어지기 때문에 뱅크를 분리하여 설계한 효과가 제한적이고, 메모리를 액세스하는 프로그램은 대부분 연속적인 어드레스를 사용하는데 비하여 종래의 회로는 뱅크별로 묶어서 메모리 제어신호를 드라이브 하기 때문에 다이나믹 램 메모리(DRAM)의 리드 시간이 길어지게 되어 시스템 성능이 저하되는 문제점이 있다.
본 발명은 메모리의 액세스(리드)시에 시이퀀셜 액세스의 경우 미리 인접한 메모리를 원하는 데이타 액세스와 함께 동시에 액세스하여 래치하여 두고 이를 연속적인 다음 어드레스 드라이브시에 출력해 주므로서 메모리 액세스 효율을 높이고 이에따른 시스템의 성능 향상을 기할 수 있도록 다이나믹 램 메모리(DRAM) 액세스 제어장치를 제공함을 목적으로 하며 이하 첨부된 도면을 참조하여 본 발명의 구성부터 설명하면 다음과 같다.
제2도를 참조하면 본 발명은 데이타의 저장 및 해독이 이루어지는 메모리 뱅크(6, 7)와, 상기 메모리 뱅크의 데이타 출력을 위한 버퍼(8, 9)와, 상기 메모리 뱅크 시이퀀셜한 다음 어드레스 데이타가 저장되어 출력되는 래치(10, 11)와, 어드레스(Addr), 램 선택신호(/RAMSEL) 라이트 인에이블신호(/WE)를 입력으로 하여 상기 메모리 뱅크(6, 7)를 모두 액세스 시작하고 첫번째 요구된 뱅크의 데이타를 상기 버퍼(8, 9)를 통해 전송하고 그 다음 어드레스의 데이타는 래치(10, 11)에 저장하였다가 다음 메모리 액세스시에 상기 래치 데이타를 출력 제어하는 메모리 제어 로직불(12)로 구성된다.
상기 메모리 제어 로직부(12)는 제4도와 같은 로직으로 구성된다.
즉, 메모리 뱅크(6)의 로우 어드레스 스트로브신호(/RAS1)는 램선택신호(/RAMSEL)가 로우일때 액티브되고(/RAS1=/RAMSEL), 칼람 어드레스 스트로브신호(/CAS1)는 램선택신호(/RAMSEL), 로우 어드레스 스트로브신호(/RAS), 지연라인신호(/T1)가 로우일때 액티브되고(/CAS1=/RAMSEL*/RAS1*/T1), 라이트 인에이블신호(/WE1)는 라이트 인에이블 신호(/WE)가 로우일때 액티브되고(/WE1=/WE), 출력 인에이블 신호(/OE1)는 램선택신호(/RAMSEL)=로우, 로우 어드레스 스트로브신호(/RAS1)=로우=0, 라이트 인에이블신호(WE)=하이, 다음 어드레스(1+Addr1), 지연라인신호(/T2)=로우일때 액티브되고 (OE1=/RAMSEL*/RAS1*A0*WE*(1+ Addr1)*/T2), 출력 엔에이블 신호(/OE11)는 램선택신호(/RAMSEL), 로우 어드레스 스트로브 신호(/RAS1), 어드레스(/A0), 라이트 인에이블신호(/WE)가 로우일때 액티브되고(/OE11=/RAMSEL*/RAS1*/A0*/WE), 어드레스(Addr1)는 어드레스(Addr)공급, 어드레스(/A0)=로우, 데이타 전송신호(/HIT1)=로우, 다음 어드레스(Addr+1)공급, 어드레스(A0)=하이=1, 전송신호(/HIT1)=로우, 그 다음 어드레스(Addr+2)공급, 어드레스(/A0)=로우, 전송신호(HIT1)=하이일때 액티브되고(Addr1=Addr*/A0/HIT1+(Addr+1)*A0*/HIT1+(Addr+2)*/A0*HIT1), 클록(CK1)은 램선택신호(/RAMSEL)=로우, 로우 어드레스 스트로브 신호(/RAS1)=로우, 어드레스(/A0)=로우=0, 라이트 인에이블 신호(WE)=하이 일때 액티브된다(CK1=/RAMSEL*/RAS1*/A0*WE).
이와마찬가지로 상기 제4도와 같이 메모리 뱅크(7)의 액세스 제어를 위한 제반제어신호(/RAS2,/CAS2,/WE2,/OE2,/OE22,Adde2,CK2)들이 액티브된다.
따라서 메모리의 액세스를 위하여 어드레스(Addr), 램선택신호(/RAMSEL), 라이트 인에이블신호(WE)가 공급되면 상기한 바와 같이 메모리 제어 로직부(12)가 각 메모리 뱅크(6, 7)를 제어한다.
즉, 메모리 액세스가 일어나면 어드레스(A0)가 0일때 메모리 뱅크(6)가 선택되고 어드레스(A0)가 1이면 메모리 뱅크(7)가 선택된다.
이와같이 선택된 메모리 뱅크의 해당 어드레스의 데이타는 버퍼(8, 9)를 통해 출력되면서 이와 동시에 다른 메모리 뱅크의 어드레스값을 +1 증가시켜 그 어드레스의 데이타를 읽고 데이타는 래치(10, 11)에 저장한다.
이어서 다음 타이밍에서 요구하는 메모리 액세스 조건을 판단하여 그 메모리 액세스가 다음 어드레스(Addr+1)를 리드하는 경우 상기 래치(10, 11)에 저장되어 있던 데이타를 즉시 전송해준다. 그리고 래치 데이타가 히트(HIT)된 경우에는 메모리엑세스는 그 다음 어드레스(Addr+2)의 데이타를 액세스하여 다시 래치(10, 11)에 저장하여 주는 동작을 수행하므로서 원하는 데이타의 액세스가 이루어지게 되는 것이다.
상기 동작의 예로써, 메모리 뱅크(6)가 선택되어 액세스가 이루어지면 먼저 메모리 뱅크(6)의 어드레스(Addr) 데이타를 읽어와서 버퍼(8)를 통해 출력하고 이와동시에 메모리 뱅크(7)의 다음 어드레스(Addr+1)의 데이타를 읽어 래치(11)에 저장해둔다.
그리고 다음에 요구하는 메모리 액세스 조건이 어드레스(Addr+1)의 데이타를 리드하는 경우라면 상기 래치(11)에 저장되어 있던 데이타를 즉시 출력해주고 아울러 어드레스(Addr+2)의 데이타를 읽어서 래치(10)에 다시 저장해준다.
이와같은 일련의 동작은 연속적으로 메모리 뱅크의 어드레스를 증가시켜 가면서 해당 데이타를 액세스하는 경우에 반복적으로 수행하므로서 고속 액세스가 가능하게 되는 것이다.
즉, 메모리 리드시에 시이퀀셜 액세스의 경우 미리 인접한 메모리 뱅크의 원하는 데이타를 액세스하면서 동시에 액세스하여 래치해두고 이를 즉시 출력해주므로서 데이타 리드 속도를 향상시키는 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면 다이나믹 램 메모리(DRAM)를 사용하는 컴퓨터 시스템에서 메모리 액세스 속도를 향상시켜 시스템의 데이타 처리 성능을 높일 수 있고 이에 따른 기기의 성능 향상을 기할 수 있는 효과가 있다.

Claims (1)

  1. 데이타의 저장 및 해독이 이루어지는 메모리 뱅크(6, 7)와, 상기 메모리 뱅크의 출력을 위한 버퍼(8,9)와, 상기 메모리 뱅크의 시이퀀셜한 다음 어드레스 데이타가 저장되어 출력되는 래치(10, 11)와, 어드레스(Addr), 램선택신호(RAMSEL) 라이트 인에이블신호(/WE)를 입력으로 하여 상기 메모리 뱅크(6, 7)를 모두 액세스 시작하여 첫번째 요구된 뱅크의 데이타를 상기 버퍼(8, 9)를 통해 전송하고 그 다음 어드레스의 데이타는 래치(10, 11)에 저장하였다가 다음 메모리 액세스 시에 상기 래치 데이타를 출력 제어하는 메모리 제어 로직부(12)로 구성된 다이나믹 램 메모리(DRAM) 액세스 제어장치.
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