JPS6198467A - レジスタ構成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプロセッサを使用した制御装置に使用する状態
レジスタの構成方法の改良に関するものである。

プロセッサ、メモリ、及び入出力インターフェース回路
等を含むプロセッサシステムにおいて、プロセッサが例
えば被制御装置の状態を知るには、先ず、何処の詳細情
報レジスタに被制御装置からの情報が収容されているか
を要因情報レジスタで知った後、その詳細情報レジスタ
に収容されている詳細情報を読出していた。　即ち、レ
ジスタが２段構成になっているので、プロセッサはこれ
らのレジスタにアクセスする為にはアドレスを２回発生
しなければならず、プロセッサにとってより多くの処理
が必要となり、多重処理の場合には処理効率が低下する
。

そこで、よりプロセッサの処理効率が向上する様にした
レジスタ構成方法が要望されていた。

〔従来の技術〕

第２図は従来例のブロック図を示す。

図において、バス２を介してプロセッサ１．リード・オ
ンリ・メモリ（ＲＯＭ　）　６．　ランダム・アクセス
・メモリ　（ＲＡＭ　）　７や入出力インターフェース
部３が相互に接続されている。

そして、入出力インターフェース部３には詳細情報レジ
スタ５−１　、５−２・・・及び要因情報レジスタ４が
含まれ、前者には例えばハードウェアの各部の状態を示
す詳細情報が入力される。

ここで、詳細レジスタとは上記の詳細情報が割付けられ
たレジスタを云い、要因レジスタとはそれぞれの詳細情
報レジスタの中の有効ビット（例えば“ｌ”）の論理和
（要因と云う）が、それぞれ定められたビットに現れた
レジスタを云う。

入力された詳細情報が例えば、詳細情報レジスタ５−１
に書込まれると共に、詳細情報レジスタの有効ビットの
論理和を取り、それが詳細情報レジスタ５−１に対応す
る要因情報レジスタ４の定められたビ、ットに現れる。

他の詳細情報レジスタに詳細情報が書込まれた時は、上
記の論理和が要因情報レジスタ４の対応する別のビット
に現れる。

（一方、プロセッサーは）１−ドウエアの状態を知＾１ Ｌ□ る為に要因レジスタ４を読出し、読出された要因より詳
細情報レジスタ５−１にハルドウエアの情報が入力され
た事を知る。

そこで、詳細情報レジスタ５−１を読出してハードウェ
アの状態を知る。

ここで、複数の要因が読出された時は、それらに対応す
る詳細情報レジスタを逐次読出してハードウェアの状態
を知る事ができる。

〔発明が解決しようとする問題点〕

上記説明した様に、ハード・ウェアの状態を知るには、
２段に構成されたレジスタにそれぞれアクセスする為の
アドレスを発生しなければならない。

プロセッサは上記の処理を行った後、必要なレジスタを
アクセスしてハードウェアの状態を知るが、アクセスす
るレジスタの数が多くなるのに対応して処理量が多くな
り、多重処理の場合はプロセッサの処理効率が低下する
と云う問題点かあった。

〔問題点を解決するための手段〕

上記０問題点′ま・入出力９′タ一７−−回路　　　　
！に入力した詳細情報が割付られた詳細情報レジスタの
各有効ビットの論理和で示された要因を、優先順位判定
部に加え、該優先順位判定部で判定された優先度の最も
高い要因と、選択回路で選択された該優先度の最も高い
要因に対応する詳細情報とを要因情報部及び詳細情報部
を有する状態レジスタを介してブロセッ゛すに読込ませ
る様にした本発明のレジスタ構成方法により解決される
。

〔作用〕

本発明は、２段構成の状態レジスタを全部に要因情報部
が、後部に詳細情報部が設けられた１段構成の状態レジ
スタにする事により、１回の状態レジスタの読出しでハ
ードウェアの状態を知る事ができる様にした。

そして、要因情報部には優勢順位判定部で判定された要
因が、詳細情報部には判定された要因に対応する詳細情
報がそれぞれ出力される。

そこで、プロセッサがこのレジスタをアクセスする事に
より、この出力を読込めば、要因に対応するハードウェ
アの状態が判る。

この様なアドレス構成方法を用いる事により、プロセッ
サのレジスタへのアクセスは１回の処理で良いのでプロ
セッサが多重処理を行う場合、処理の効率が向上する。

〔実施例〕

以下図示実施例により、本発明の要旨を具体的に説明、
する。尚、企図を通じて同一符号は同一対象物を示す。

第１図は本発明の１実施例のブロック図を示す。

図において複数の詳細情報が書込まれた複数の詳細情報
レジスタ（図示せず）より得゛られた複数の要因Ａ−Ｄ
は優先順位判定部７で優先順位が付けられハスｌＯを通
ってレジスタ９の要因情幸侵部で出力される。　又、Ａ
−Ｄの詳細情報の内、最も優先度の高い要因に対応する
ものが選択回路８で選択されハス８を通してレジスタ９
の詳細情報部で出力される。

一方、プロセッサ１がハス２を介してレジスタ９にアク
セスすると、最優先の要因及びそれに対応する詳細情報
が読込まれる。

ここで、最優先の要因が読込まれると、最優先の要因及
び詳細情報は消去され、次に優先度の高い要因とそれに
対応する詳細情報が書込まれるので、プロセッサは１回
のアクセスで必要な詳細情報を読込む事ができる。

〔発明の効果〕

上記で詳細に説明した様に、レジスタの構成を１段にし
たので、プロセッサからレジスタへのアクセスは１回で
必要な詳細情報が得られる様にした。

この為、プロセッサが多重処理をしている時の処理効率
が向上すると云う効果が得られた。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図を、第２図は従
来例のブロック図を示す。 図において、 １はプロセッサ、 ７は優先順位判定回路、 ８は選択回路、 ｉ　　　　　　９はレジスタを示す。 第　１　口

Claims (1)

【特許請求の範囲】
1. プロセッサ及び入出力インターフェース回路等より構成
   されたプロセッサシステムにおいて、該入出力インター
   フェース回路に入力した詳細情報が割付けられた詳細情
   報レジスタの各有効ビットの論理和で示された要因を優
   先順位判定部に加え、該優先順位判定部で判定された優
   先度の最も高い要因と、選択回路で選択された該優先度
   の最も高い要因に対応する詳細情報とを、要因情報部及
   び詳細情報部を有する状態レジスタを介して該プロセッ
   サに読込ませる様にした事を特徴とするレジスタ構成方
   法。