JPH0368045A - 主記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 １、実施例と第１図との対応関係 ■、実施例の構成及び動作 ■、実施例のまとめ ■０発明の変形態様 発明の効果 〔概　要〕 ベクトル処理システム等の計算機システムにおいて、同
一の主記憶装置に対して複数個のりクエ。

ストを並行して送るようにした主記憶制御方式に関し、 装置規模を拡大せずにブロックアクセスのニレメン・ト
数を増やすことを目的とし、 複数のバンクにインタリーブされ、これら複数のバンク
に並行してアクセス可能な主記憶装置と、この主記憶装
置のアクセスに関する優先制御を行う記憶制御装置と、
リクエストを出力する複数の処理装置とを有する主記憶
制御方式において、記憶制御装置は、主記憶装置の各バ
ンクに対応し、この各バンクをアクセスするためのリク
エストを送出する複数のポートと、複数の処理装置から
出力されるリクエストに応じた優先制御を行って、ポー
トの複数個に対して共通の発進許可を供給する優先制御
手段とを備え、優先制御手段から出力される１つの発進
許可信号に応じて複数のバンクをアクセスするように構
成する。

〔産業上の利用分野〕

本発明は、ベクトル処理システム等の計算機システムに
おいて、同一の主記憶装置に対して複数個のリクエスト
を並行して送るようにした主記憶制御方式に関するもの
である。

（従来の技術） 一般にパイプライン型の計算機では、パイプラインの数
を多くすることにより、つまり同時に演算実行できる要
素（エレメント）の数を多くすることによって高速化が
図られている。また、主記憶装置では、インタリーブの
数を多くすればするほど並列にメモリアクセスすること
が可能になるため、高速化を図ることができる。

ところでメモリアクセス制御では、メモリの競合あるい
は他の処理装置とのアクセスの競合があることから優先
制御が必要である。第５図に、このような優先制御を行
う計算機システムの構成を示す。

第５図において、５１１，５１３，５１５．５１７は主
記憶装置を、５２１，５２３，５２５゜５２７はリクエ
スト送出部を、５４１，５４３゜５４５．５４７は優先
制御部をそれぞれ示している。また、５３１，５３３，
５３５，５３７はポートを、５５１．　５５３．　５５
５，５５７．　５６１．５６３，５６５．５６７はレジ
スタをそれぞれ示している。

４つのレジスタ５６１〜５６７は、４つのプロセッサ（
例えばベクトルユニット）のそれぞれから出力される主
記憶アクセスのためのリクエストを受は取るためのもの
である。受信したリクエストは、レジスタ５５１〜５５
７を介して４つの優先制御部５４１〜５４７に送られる
。

優先制御部５４１の前段にはレジスタ５６１〜５６７の
それぞれすなわち各プロセッサに対応した４つのレジス
タ５５１が備わっており、何れかのプロセッサから出力
されたリクエストは、対応するレジスタ５５１を介して
優先制御部５４１に入力される。優先制御部５４１では
、レジスタ５５１から入力されるリクエストに含まれる
アドレスに基づいて優先制御を行う。

また、主記憶装置５１１は４つのバンク（バンク０〜バ
ンク３）にインタリーブされており、各バンクに対応し
たバス線が接続されている。従って、各バンクを並行し
てアクセスすることができるようになっている。リクエ
スト送出部５２１は、主記憶装置５１１内の各バンクに
対応したバス線にリクエストを送出するものであり、各
バス線対応の４つのポート５３１を有している。

優先制御部５４１の優先制御によって主記憶装置５１１
の１つないし複数個のバンクに対するアクセスが許可さ
れると、優先制御部５４１は、これらのバンクに対応し
たリクエスト送出部５２１内のポー）５３１に発進許可
信号を送る。発進許可信号が入力されたポート５３１で
は、図示しない別経路で入力されたプロセッサからのリ
クエストを対応するバンクに送る。

同様に、優先制御部５４３の前段には４つのレジスタ５
５３が、優先制御部５４５の前段には４つのレジスタ５
５５が、優先制御部５４７の前段には４つのレジスタ５
５７が備わっている。優先制御部５４３〜５４７は、対
応した主記憶装置５１３〜５１７のそれぞれがアクセス
可能な場合には、対応するリクエスト送出部５２３〜５
３７の該当するポートに発進許可信号を送る。発進許可
信号を受は取ったポートは、別経路で人力されたリクエ
ストを対応する主記憶装置５１３〜５１７のバンクに供
給する。

このような計算機システムにおいて、各主記憶装置のア
ドレスの割り付けを工夫することにより、１つのリクエ
ストで複数のバンクを同時にアクセスする所謂ブロック
アクセスが可能になる。例えば、連続したアドレスを隣
合った主記憶装置の同一バンクに割り付ける。従って、
先頭のアドレスが主記憶装置５１１のバンク０に対応し
ているものとすると、次のアドレスは主記憶装置５１３
のバンクＯに、その次のアドレスは主記憶装置５１５の
バンクＯに、その次のアドレスは主記憶装置５１７のバ
ンクＯに対応する。更に、次のアドレスは主記憶装置５
１１に戻ってバンク１に対応し、以後同様に各主記憶装
置の各バンクに順次対応する。

このようなアドレス割り付けにおいては、アドレスの下
位の２ビツトを用いて該当する主記憶装置が指定され、
この主記憶装置を指定するための下位２ビツトを除いた
アドレスを用いることにより１つのリクエストに含まれ
るアドレスに基づいて４つの主記憶装置５１１〜５１７
に対するブロックアクセスが可能になる。

バイブライン型の計算機システムでは、同時にアクセス
可能なエレメント数が処理能力すなわら処理速度に対応
しており、第５図のような同時に４つの主記憶装置５１
１〜５１７に対してアクセスを行うことによって４エレ
メント／τ（τは１マシンサイクル）の処理能力を達成
することが可能になる。

（発明が解決しようとする課題〕 ところで、上述した従来方式におけるブロックアクセス
にあっては、何れかのプロセッサから出力されたリクエ
ストに基づいて４つの優先制御部５４１〜５４７のそれ
ぞれで並行して優先制御を行って発進許可信号を出力し
て、４つの主記憶装置５１１〜５１７に並行してリクエ
ストを送っていた。各優先制御部に着目すると、１つの
リクエストに対して１つの発進許可信号を出力していた
ため、ブロックアクセスによって同時に処理可能なエレ
メント数を増やす場合には、対応する優先制御部の数も
増やす必要があり、装置規模が拡大するという問題点が
あった。

本発明は、このような点にかんがみて創作されたもので
あり、装置規模を拡大せずにブロックアクセスのエレメ
ント数を増やすことができる主記憶制御方式を提供する
ことを目的としている。

〔課題を解決するための手段〕

第１図は、本発明の主記憶制御方式の原理ブロック図で
ある。

図において、本発明の主記憶制御方式は、複数のバンク
にインクリーブされ、これら複数のバンクに並行してア
クセス可能な主記憶装置１１１と、この主記憶装置１１
１のアクセスに関する優先制御を行う記憶制御装置１２
１と、リクエストを出力する複数の処理装置１３１とを
有している。

また、記憶制御装置１２１は、主記憶装置１１１の各バ
ンクに対応し、この各バンクをアクセスするためのリク
エストを送出する複数のポート１４１と、複数の処理装
置１３１から出力されるリクエストに応じた優先制御を
行って、ポート１４１の複数個に対して共通の発進許可
信号を供給する優先制御手段１５１とを備えている。

全体として、優先制御手段１５１から出力される１つの
発進許可信号に応じて複数のバンクをアクセスするよう
に構成されている。

〔作　用〕

何れかの処理装置１３１から複数バンクを並行してアク
セスするためのリクエストが出力されると、このリクエ
ストを受は取った優先制御手段１５１は、該当する複数
バンクに対するアクセスの優先制御を行って、これら複
数バンクが共にアクセス可能であるときに、複数のポー
ト１４１に対して共通の発進許可信号を供給する。各ポ
ート１４１は主記憶装置１１１内の各バンクに対応して
おり、発進許可信号が人力されると、アクセスのための
リクエストを対応するバンクに送出する。

本発明にあっては、優先制御手段１５１の優先制御によ
って出力される１つの発進許可信号に応じて複数のリク
エストを出力し、複数のバンクに対するアクセスが並行
して行われる。

従って、例えばブロックアクセスを行うような場合には
、限られた数の優先制御手段１５１を使用し、多くのバ
ンクを並行してアクセスすることが可能になり、並行し
て処理するエレメント数を大きくすることができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の主記憶制御方式を適用した一実施例
の計算機システムの構成を示す。また、第３図は一実施
例の詳細構成図である。

１、　　　　と　１　との ここで、本発明の実施例と第１図との対応関係を示して
おく。

主記憶装置１１１は、主記憶装置２１１，２１３．２１
５，２１７に相当する。

記憶制御装置１２１は、記憶制御装置２２１に相当する
。

処理装置１３１は、プロセッサ２８１，２８３゜２８５
．２８７に相当する。

ポート１４１は、ポート２４１，２４３，２４５．２４
７に相当する。

優先制御手段１５１は、優先制御部２５１，２５３．２
５５，２５７に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

■、　　　　　　の　　　　　び慰目箕第２図において
、実施例の計算機システムは、４つの主記憶装置（ＭＳ
Ｕ）２１１，２１３，２１５．２１７と、これらの主記
憶装置のアクセスに関する優先制御等を行う記憶制御装
置（ＭＣＵ）２２１と、主記憶装置２１１〜２１７をア
クセスする４つのプロセッサ２８１，２８３，２８５゜
２８７とを備えている。４つのプロセッサ２８１〜２８
７は、記憶制御装置２２１を介して４つの主記憶装置２
１１〜２１７に接続されている。プロセッサ２８１〜２
８７としては、例えばベクトルユニットやスカラユニッ
トを考えるものとし、必要に応してブロックアクセスや
デイスタンス大アクセス（隔たったアドレスを有するベ
クトルデータに対するアクセス）等が行われる。

第３図に第２図に示した計算機システムの詳細構成を示
す。

第３図に示すように、４つの主記憶装置２１１〜２１７
のそれぞれは、インタリーブされた４つのバンクを有し
ており、データの読み書きを行うためのバス線が各バン
ク対応で用意されている。

例えば、これらの各バス線のバス幅を８バイトとし、１
つのアクセスで８バイトデータが読み書きされるものと
する。

また、４つの主記憶装置２１１〜２１７は、ブロックア
クセスを考慮したアドレスの割り付けが行われている。

第４図に、プロセッサ２８１〜２８７で扱うアドレスと
主記憶装置２１１〜２１７との対応関係を示す。各プロ
セッサが扱うアドレスのビット長を３２とする。

データの入出力単位が８バイトであるので（１つのアド
レスが１バイトデータに対応しているものとする）、下
位の４ビツト目（第３ビツト）及び５ビツト目（第４ビ
ツト）を用いて、対応する主記憶装置の割り付けが行わ
れる。具体的には、第４ビツト、第３ビツトが°００”
である場合は主記憶装置２１１に、０１”である場合は
主記憶装置２１３に、１０”である場合は主記憶装置２
１５に、°“１１パである場合は主記憶装置２１７にそ
れぞれ対応している。

また、各主記憶装置内は４つのバンクにインタリーブさ
れているため、この４つのバンクは各プロセッサが扱う
アドレスの第５ビツト及び第６ビツトによって対応付け
られている。

記憶制御装置２２１は、各主記憶装置に対応した優先制
御を行う４つの優先制御部２５１，２５３．２５５，２
５７と、各主記憶装置にリクエストを送出する４つのリ
クエスト送出部２３１，２３３．２３５，２３７と、プ
ロセッサ２８１等の各プロセッサから人力されるリクエ
ストを一時格納する４つのレジスタ２７１，２７３，２
７５゜２７７とを備えている。

記憶制御部２２１内の詳細構成、接続等は、各主記憶装
置に対応した対称構成を威しており、主記憶装置２１１
に対応したリクエスト送出部２３１及び優先制御部２５
１に着目して以下に説明する。

優先制御部２５１の前段には４つのレジスタ２６１〜２
６７が備わっており、優先制御部２５１は、レジスタ２
６１を介してレジスタ２７１に、レジスタ２６３を介し
てレジスタ２７３に、レジスタ２６５を介してレジスタ
２７５に、レジスタ２６７を介してレジスタ２７７にそ
れぞれ接続されている。

従って、プロセッサ２８１から出力されレジスタ２７１
に人力されたリクエストは、レジスタ２６１を介して優
先制御部２５１に入力される。同様に、プロセッサ２８
３から入力されたリクエストはレジスタ２７３及びレジ
スタ２６３を介して優先制御部２５１に入力される。プ
ロセッサ２８５から入力されたリクエストはレジスタ２
７５及びレジスタ２６５を介して優先制御部２５１に入
力される。プロセッサ２８７から入力されたリクエスト
はレジスタ２７７及びレジスタ２６７を介して優先制御
部２５１に入力される。

優先制御部２５１は、これらの４つのレジスタ２６１〜
２６７を介して入力されたリクエストに基づいて（リク
エストに含まれるアドレスに基づいて）優先制御を行う
。この優先制御の結果、主記憶装置２１１の４つのバン
クの何れかに対するアクセスが可能であると判断される
と、このアクセスが許可されたバンクに対応した発進許
可信号が出力される。

リクエスト送出部２３１は、主記憶装置２１１の４つの
バンクＯ〜バンク３のそれぞれに対応した４つのボー）
２４１．２’４３，２４５，２４７を備えている。これ
ら４つのポート２４１〜２４７のそれぞれは、優先制御
部２５１から各プロセッサ対応で出力される任意の発進
許可信号が受信可能な状態に接続されている。すなわち
、優先制御部２５１は、各プロセッサに対応した４つの
発進許可信号（第３図において、優先制御部２５１の出
力Ａ、　Ｂ、　Ｃ，Ｄがプロセッサ２８１〜２８７のそ
れぞれに対応している）を出力することができ、しかも
これらの発進許可信号は４つのポート２４１〜２４７の
中で発進許可信号を送りたい任意のポートに入力される
。

各ポートは、優先制御部２５１から出力される発進許可
信号を受は取ると、主記憶装置２１１の対応するバンク
にリクエストを送出する。なお、プロセッサ２８１〜２
８７の何れかから出力され主記憶装置２１１に送出され
るリクエストそのもの（オペレーションコード等を含ん
でいる）は、記憶制御装置２２１内の図示しない別経路
を介してこれら４つのポート２４１〜２４７に供給され
ており、各ポートでは発進許可信号を受は取ったときに
、この別経路で供給されたリクエストを対応するバンク
に送出する。

このような構成を有する記憶制御装置２２１において、
８エレメントを並列に処理するためのブロックアクセス
（例えば６４バイトデータのフェッチ）を行うものとす
る。

このブロックアクセスを指示するリクエストが例えばプ
ロセッサ２８１から出力されると、このリクエストはレ
ジスタ２７１及び各優先制御部の前段のレジスタを介し
て、４つの優先制御部２５１〜２５７のそれぞれに入力
される。ブロックアクセスにおいては４つの主記憶装置
２１１〜２１７の全てに対してリクエストを送出するの
で、各優先制御部ではリクエスト内のアドレスの第６ビ
ットを用いて使用するバンクを判定し、この使用するバ
ンクが他のリクエストと競合していないかどうかを調べ
る。

ところで、６４バイトデータのフェッチのような８エレ
メントの並列処理を行う場合、各主記憶装置のそれぞれ
において２つのバンクを同時にアクセスする必要がある
。そのため、アドレスの第５ビツトが°“０”である場
合及び°“工”である場合の両方について同時に判定を
行うために、第６ビツトのみを用いてバンクの競合を判
定する。すなわち、上述したブロックアクセスにおいて
は、バンク０とバンク１のＭｉ（あるいはバンク２とバ
ンク３の組）が１つのバンクと同様にして競合判定され
、２つのバンクが共にアクセス可能である場合に限って
発進許可信号が出力される。

プロセッサ２８１から入力されたブロックアクセスのリ
クエストに対する１つの発進許可信号（出力Ａ）は、主
記憶装置２１１のバンクＯに対応したポート２４１及び
バンク１に対応したポート２４３に共に入力される。こ
れら２つのポート２４１．２４３は、別経路で入力され
るブロックアクセスのリクエストを主記憶装置２１１の
バンク０及びバンク１の各バス線に送出し、２つのバン
クに対するアクセスを同時に行う。

同様にして、他の優先制御部２５３〜２５７のそれぞれ
においても、２つのバンクに対する競合判定が行われ、
他の主記憶装置２１３〜２１７の２つのバンクに対する
アクセスを同時に行う（各主記憶装置間でアクセスのタ
イ累ングを合わせる必要はない）。

■　　　　のまとめ このように、ブロックアクセスのリクエストが入力され
ると、優先制御部２５１〜２５７のそれぞれは、対応す
る各主記憶装置内の２つのバンクに対する競合判定を同
時に行い、これら２つのバンクが共にアクセス可能であ
る場合に１つの発進許可信号を出力する。この各優先制
御部から出力された発進許可信号は、対応するリクエス
ト送出部２３１〜２３７内の２つのポートに共に供給さ
れ、主記憶装置２１１〜２１７のそれぞれの２つのバン
クに対するアクセスが行われる。

従って、優先制御部２５１〜２５７のそれぞれにおいて
競合判定を行って１つの発進許可信号を出力するだけで
同時に２つのバンクに対するアクセスが可能になるので
、優先制御部の数を増やすことなく同時に処理するエレ
メント数を増やすことができる。

Ｖ、Ｈの・２目 なお、上述した本発明の実施例にあっては、４つの優先
制御部２５１〜２５７のそれぞれから各主記憶装置の２
つのバンクに対してアクセスを行うようにしたが、同時
にアクセスを行う各主記憶装置内のバンクの数は２つ以
外（例えば４つ）であってもよい。

また、実施例では、各プロセッサが扱うアドレスの第６
ビツトを用いてバンクの競合を判定するようにしたが、
第５ビツトを用いてもよい。この場合、バンクＯとバン
ク２の組あるいはバンク１とバンク３の組に対して競合
判定を行うことになる。

更に、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、優先制御手段の優先
制御によって出力される１つの発進許可信号に応じて複
数のリクエストを出力し、複数のバンクに対するアクセ
スを並行して行うことにより、装置規模を拡大せずにブ
ロックアクセスのエレメント数を増やすことができるの
で、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の主記憶制御方式の原理ブロック図、 第２図は本発明の主記憶制御方式を適用した一実施例に
よる計算機システムの構成国、 第３図は一実施例の詳細構成図、 第４図は一実施例のアドレスの説明図、第５図は従来例
の説明図である。 ３．２７５，２７７はレジスタ、 ２８１．２８３，２８５，２８７はプロセッサである。 図において、 １１１は主記憶装置、 １２１は記憶制御装置、 １３１は処理装置、 １４１はポート、 １５１は優先制御手段、 ２１１．２１３，２１５，２１７は主記憶装置（ＭＳＵ
）、 ２２１は記憶制御装置（ＭＣＵ）、 ２３１．２３３，２３５，２３７はリクエスト送出部、 ２４１．２４３，２４５，２４７はポート、２５１．２
５３，２５５，２５７は優先制御部、２６１．２６３，
２６５，２６７．２７１．２７寅杏乞４列−針算君尭・
システムの構成間第２図 ＄−発明の原理プロ１．フ閏 第１図 アドレスの濃哨図 第４図

Claims (1)

【特許請求の範囲】
1. （１）複数のバンクにインタリーブされ、これら複数の
   バンクに並行してアクセス可能な主記憶装置（１１１）
   と、この主記憶装置（１１１）のアクセスに関する優先
   制御を行う記憶制御装置（１２１）と、リクエストを出
   力する複数の処理装置（１３１）とを有する主記憶制御
   方式において、前記記憶制御装置（１２１）は、前記主
   記憶装置（１１１）の各バンクに対応し、この各バンク
   をアクセスするためのリクエストを送出する複数のポー
   ト（１４１）と、前記複数の処理装置（１３１）から出
   力されるリクエストに応じた優先制御を行って、前記ポ
   ート（１４１）の複数個に対して共通の発進許可を供給
   する優先制御手段（１５１）とを備え、 前記優先制御手段（１５１）から出力される１つの発進
   許可信号に応じて複数の前記バンクをアクセスするよう
   に構成したことを特徴とする主記憶制御方式。