JPH0479026B2 - - Google Patents
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- JPH0479026B2 JPH0479026B2 JP60256422A JP25642285A JPH0479026B2 JP H0479026 B2 JPH0479026 B2 JP H0479026B2 JP 60256422 A JP60256422 A JP 60256422A JP 25642285 A JP25642285 A JP 25642285A JP H0479026 B2 JPH0479026 B2 JP H0479026B2
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- 238000000034 method Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 101100332284 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DSS1 gene Proteins 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8061—Details on data memory access
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
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Description
【発明の詳細な説明】
〔概要〕
ベクトル処理装置において、間接アドレスを複
数個ずつ生成して主記憶装置にアクセス要求を出
す場合、複数個の間接アドレスデータ中に同じも
のがあると、バンクビジーとなり、アクセス性能
が低下する。そこで、生成された複数個の間接ア
ドレスデータ中に同じものがあつたとき、後の方
のアクセス要求を出さずに、先行するアクセス要
求に対するデータを使用するようにして、バンク
ビジーを回避する。
数個ずつ生成して主記憶装置にアクセス要求を出
す場合、複数個の間接アドレスデータ中に同じも
のがあると、バンクビジーとなり、アクセス性能
が低下する。そこで、生成された複数個の間接ア
ドレスデータ中に同じものがあつたとき、後の方
のアクセス要求を出さずに、先行するアクセス要
求に対するデータを使用するようにして、バンク
ビジーを回避する。
本発明は、ベクトル処理装置における主記憶装
置に対するベクトルデータのアクセス制御方式に
関する。
置に対するベクトルデータのアクセス制御方式に
関する。
ベクトル処理装置では、先頭アドレス（あるい
は基底アドレス）に対する付加アドレス値を指定
する間接アドレスアクセス方式で主記憶アクセス
を行なう場合が少なくない。
は基底アドレス）に対する付加アドレス値を指定
する間接アドレスアクセス方式で主記憶アクセス
を行なう場合が少なくない。
ところで一般に、主記憶装置は、アクセス速度
を上げるために複数のバンク構成となつており、
データバスも複数本設けらていることが少なくな
い。この場合、間接アドレスデータは複数組ずつ
ベクトルレジスタから読み出し、それぞれ先頭ア
ドレスと加算して目標アドレスを生成し、同時に
主記憶装置へ供給して、アクセス処理が行なわれ
る。
を上げるために複数のバンク構成となつており、
データバスも複数本設けらていることが少なくな
い。この場合、間接アドレスデータは複数組ずつ
ベクトルレジスタから読み出し、それぞれ先頭ア
ドレスと加算して目標アドレスを生成し、同時に
主記憶装置へ供給して、アクセス処理が行なわれ
る。
主記憶装置では、これらの複数の目標アドレス
を用いて、ロードアクセスの場合は各バンクから
ベクトルデータ、すなわち対応するエレメントの
データを読み出し、ストアアクセスの場合は対応
するエレメントのデータを書き込む動作が行なわ
れる。
を用いて、ロードアクセスの場合は各バンクから
ベクトルデータ、すなわち対応するエレメントの
データを読み出し、ストアアクセスの場合は対応
するエレメントのデータを書き込む動作が行なわ
れる。
第４図は、このような従来システムの構成例を
示したものである。以下簡単に説明する。
示したものである。以下簡単に説明する。
図において、１は主記憶装置（MSUで表わ
す）、２は記憶制御装置（MCUで表わす）、２０
１はPAないしPJからなるポート、２０２は優先
制御回路、２０３はECC回路、２０４はAAない
しADからなるRQアドレスバス、２０５はDAな
いしDDからなるデータバス、３はベクトル処理
装置（VUで表わす）、３０１は命令制御部、３
０２はメモリアクセスパイプライン、３０３はア
ドレス発生部、３０４はアクセスデータ処理部、
３０５は加算パイプライン、３０６は乗算パイプ
ライン、３０７はVRAないしVRDからなるベク
トルレジスタを表わす。なお、図示省略されてい
るが、他にスカラ処理装置（CPUで表わす）と
チヤネル処理装置（CHPで表わす）などがある。
す）、２は記憶制御装置（MCUで表わす）、２０
１はPAないしPJからなるポート、２０２は優先
制御回路、２０３はECC回路、２０４はAAない
しADからなるRQアドレスバス、２０５はDAな
いしDDからなるデータバス、３はベクトル処理
装置（VUで表わす）、３０１は命令制御部、３
０２はメモリアクセスパイプライン、３０３はア
ドレス発生部、３０４はアクセスデータ処理部、
３０５は加算パイプライン、３０６は乗算パイプ
ライン、３０７はVRAないしVRDからなるベク
トルレジスタを表わす。なお、図示省略されてい
るが、他にスカラ処理装置（CPUで表わす）と
チヤネル処理装置（CHPで表わす）などがある。
MCU２内には、VU３及びCPUあるいはCHP
からのアクセス要求（RQで表わす）を受けつけ
るポートPA〜PEとデータ入出力用のポートPF
〜PJとが設けられており、そのうちポートPA〜
PDは、VU３からのアクセス要求RQを受付け、
PEはCHP、CPUからのアクセス要求RQを受付
ける。
からのアクセス要求（RQで表わす）を受けつけ
るポートPA〜PEとデータ入出力用のポートPF
〜PJとが設けられており、そのうちポートPA〜
PDは、VU３からのアクセス要求RQを受付け、
PEはCHP、CPUからのアクセス要求RQを受付
ける。
VU３は、CHP／CPUに比べて、多量のデー
タをVU３とMSU１との間で転送する必要があ
るため、複数個のポート（図では４ポート）を用
いて、同時転送を可能にしている。
タをVU３とMSU１との間で転送する必要があ
るため、複数個のポート（図では４ポート）を用
いて、同時転送を可能にしている。
MSU１が複数バンクをインタリーブさせた構
造をもつていることと、ポートが複数個あること
により、バンクビジーのチエツクやバスのコンフ
リクト（競合）チエツク等を行なう必要がある。
優先制御回路２０２は、これらをチエツクし、回
避する優先決定制御を行なう。
造をもつていることと、ポートが複数個あること
により、バンクビジーのチエツクやバスのコンフ
リクト（競合）チエツク等を行なう必要がある。
優先制御回路２０２は、これらをチエツクし、回
避する優先決定制御を行なう。
優先決定が行なわれた後、複数本のRQアドレ
スバス２０４（AA〜AD）で、各アクセス要求
に対するアドレスを、MSU１に対して与える。
スバス２０４（AA〜AD）で、各アクセス要求
に対するアドレスを、MSU１に対して与える。
MSU１は、RQアドレスバス２０４（AA〜
AD）によつて起動され、これに対応したデータ
を、データバス２０５（DA〜DD）によりMCU
２に供給する。
AD）によつて起動され、これに対応したデータ
を、データバス２０５（DA〜DD）によりMCU
２に供給する。
MCU２は、MSU１から受け取つたデータにつ
いて、ECC回路２０３により誤り訂正を行なつ
た後、VU３あるいはCPU、CHPへデータ転送
する。
いて、ECC回路２０３により誤り訂正を行なつ
た後、VU３あるいはCPU、CHPへデータ転送
する。
VU３は、CPUからベクトル命令を受けとり
（スカラ命令はCPUで処理される）、命令制御部
３０１において、命令デコードした後、加算や乗
算などの演算パイプライン３０５，３０６、ある
いはメモリアクセスパイプライン３０２を起動し
て、対応する各処理を行なう。図中、アドレス発
生部３０３およびアクセスデータ処理部３０４を
総称してメモリアクセスパイプライン３０２とし
ている。
（スカラ命令はCPUで処理される）、命令制御部
３０１において、命令デコードした後、加算や乗
算などの演算パイプライン３０５，３０６、ある
いはメモリアクセスパイプライン３０２を起動し
て、対応する各処理を行なう。図中、アドレス発
生部３０３およびアクセスデータ処理部３０４を
総称してメモリアクセスパイプライン３０２とし
ている。
メモリアクセスパイプライン３０２は、MSU
１とベクトルレジスタ（VRA〜VRD）との間の
転送処理を行なう。
１とベクトルレジスタ（VRA〜VRD）との間の
転送処理を行なう。
演算パイプラインとして、図中には加算パイプ
ライン３０５と、乗算パイプライン３０６が示さ
れているが、この他にも除算パイプライン（図示
せず）等がある。
ライン３０５と、乗算パイプライン３０６が示さ
れているが、この他にも除算パイプライン（図示
せず）等がある。
主記憶上に置かれるベクトルデータのパターン
は、次の３つのケースに分かれる。
は、次の３つのケースに分かれる。
(1) 連続した領域にデータが並べられている。
(2) 等間隔をもつてデータが置かれている。
(3) ランダムにデータが置かれている。
(1)、(2)については、領域の先頭を示すアドレス
と、各データ間（ベクトルデータの場合はエレメ
ントを称する）の距離（distance）のアドレスを
与えることにより、データ転送が行なわれる。い
くつのエレメントを処理するかは、命令制御部３
０１内にあるベクトル長を示すレジスタの情報
が、各パイプラインへ起動の時点で与えられる。
と、各データ間（ベクトルデータの場合はエレメ
ントを称する）の距離（distance）のアドレスを
与えることにより、データ転送が行なわれる。い
くつのエレメントを処理するかは、命令制御部３
０１内にあるベクトル長を示すレジスタの情報
が、各パイプラインへ起動の時点で与えられる。
本発明は、主記憶装置上にランダムにデータが
与えられる場合を対象とするものであるため、以
下これを前提に説明する。
与えられる場合を対象とするものであるため、以
下これを前提に説明する。
ランダムにデータが与えられる場合、まず先頭
のアドレスが定義され、与えられた先頭アドレス
とMSU１内にランダムに置かれているデータの
アドレスとの差を、間接アドレスデータとしてベ
クトルの各エレメントごとにベクトルレジスタ３
０７（VRA〜VRD）上に与えられる。
のアドレスが定義され、与えられた先頭アドレス
とMSU１内にランダムに置かれているデータの
アドレスとの差を、間接アドレスデータとしてベ
クトルの各エレメントごとにベクトルレジスタ３
０７（VRA〜VRD）上に与えられる。
実行する階段において、命令制御部より与えら
れる先頭アドレスとベクトルレジスタより読み出
される各エレメントに対する上記間接アドレスデ
ータから、順次間接アドレスを先頭アドレスに加
算しつつ、MSU１へのアクセス処理が行なわれ
る。
れる先頭アドレスとベクトルレジスタより読み出
される各エレメントに対する上記間接アドレスデ
ータから、順次間接アドレスを先頭アドレスに加
算しつつ、MSU１へのアクセス処理が行なわれ
る。
図中のベクトルレジスタ３０７（VRA〜
VRD）には、各エレメントに対応したデータが
入つており、例えばVRAには4n（ｎ＝０、１、
２、…）の要素番号をもつエレメント、VRBに
は4n＋１（ｎ＝０、１、…）の要素番号をもつエ
レメント、以下同様、のデータが入つている。
VRD）には、各エレメントに対応したデータが
入つており、例えばVRAには4n（ｎ＝０、１、
２、…）の要素番号をもつエレメント、VRBに
は4n＋１（ｎ＝０、１、…）の要素番号をもつエ
レメント、以下同様、のデータが入つている。
バンク構成の主記憶装置に対して間接アドレス
方式によるベクトルデータのアクセス要求を複数
個の間接アドレスで同時に行なう際、データがラ
ンダムに与えられている場合には得られる複数の
目標アドレス中に同一のものが含まれる可能性が
ある。この場合、バンクアクセスが競合し、バン
クビジーとなつて後の方のアクセスが遅れ、アク
セス効率が低下するという問題があつた。
方式によるベクトルデータのアクセス要求を複数
個の間接アドレスで同時に行なう際、データがラ
ンダムに与えられている場合には得られる複数の
目標アドレス中に同一のものが含まれる可能性が
ある。この場合、バンクアクセスが競合し、バン
クビジーとなつて後の方のアクセスが遅れ、アク
セス効率が低下するという問題があつた。
本発明は、主記憶装置に対してアクセス要求を
複数同時に出す場合、アドレスが同じものについ
ては後の方のアクセス要求を抑止し、あるいはダ
ミーアクセス要求にして、ロードアクセスでは先
行するアクセス要求に対するデータを使用させる
ようにし、ストアアクセスではダミーアクセス要
求となつた後のデータを書込みするものである。
複数同時に出す場合、アドレスが同じものについ
ては後の方のアクセス要求を抑止し、あるいはダ
ミーアクセス要求にして、ロードアクセスでは先
行するアクセス要求に対するデータを使用させる
ようにし、ストアアクセスではダミーアクセス要
求となつた後のデータを書込みするものである。
たとえば、ロードアクセスの場合には、同一ア
ドレスをもつ複数のアクセス要求のうち、先行す
る１つのものについてのみ実際のアクセスを実行
し、読み出されたデータを、残りのアクセス要求
に対しても共通に使用する。またストアアクセス
の場合には、同一アドレスをもつ複数のアクセス
要求のうち、同一のアドレスをもつ後のデータの
みを実際に書き込み、残りのアクセス要求につい
ても実行されたものとして扱うように制御する。
ドレスをもつ複数のアクセス要求のうち、先行す
る１つのものについてのみ実際のアクセスを実行
し、読み出されたデータを、残りのアクセス要求
に対しても共通に使用する。またストアアクセス
の場合には、同一アドレスをもつ複数のアクセス
要求のうち、同一のアドレスをもつ後のデータの
みを実際に書き込み、残りのアクセス要求につい
ても実行されたものとして扱うように制御する。
第１図は、本発明の原理的構成を説明するため
のベクトル処理装置のアドレス発生機構を中心と
するシステム構成図である。
のベクトル処理装置のアドレス発生機構を中心と
するシステム構成図である。
図において、２は記憶制御装置（MCU）、２０
１はポート（PA〜PD）、２０２は優先制御回路、
２０４はRQアドレスバス（AA〜AD）、３はベ
クトル処理装置（VU）、３０１は命令制御部、
３０２はメモリアクセスパイプライン、３０３は
アドレス発生部、３０７はベクトルレジスタ
（VRA〜VRD）、３０８は間接アドレスデータの
読み出しレジスタ（VRRA〜VRRD）、３０８−
１は命令制御部より与えられる先頭アドレスLA
を保持する保持レジスタ（LAA〜LAD）、３０
９はアドレス発生制御部、３１０は間接アドレス
マツチチエツク回路、３１１は加算器、３１２は
RQアドレスおよびマツチ信号の出力レジスタ
（RQAA〜RQAD、MB〜MD）を表わす。
１はポート（PA〜PD）、２０２は優先制御回路、
２０４はRQアドレスバス（AA〜AD）、３はベ
クトル処理装置（VU）、３０１は命令制御部、
３０２はメモリアクセスパイプライン、３０３は
アドレス発生部、３０７はベクトルレジスタ
（VRA〜VRD）、３０８は間接アドレスデータの
読み出しレジスタ（VRRA〜VRRD）、３０８−
１は命令制御部より与えられる先頭アドレスLA
を保持する保持レジスタ（LAA〜LAD）、３０
９はアドレス発生制御部、３１０は間接アドレス
マツチチエツク回路、３１１は加算器、３１２は
RQアドレスおよびマツチ信号の出力レジスタ
（RQAA〜RQAD、MB〜MD）を表わす。
読出レジスタ３０８中のVRRA〜VRRDは、
間接アドレスデータの読出し用であり、３０８−
１のLAA〜LADは先頭アドレスデータ（LA）
の保持用レジスタである。LAA〜LADには、全
く同じデータが与えられる。
間接アドレスデータの読出し用であり、３０８−
１のLAA〜LADは先頭アドレスデータ（LA）
の保持用レジスタである。LAA〜LADには、全
く同じデータが与えられる。
加算器３１１は、先頭アドレスデータ（LA）
と間接アドレスデータとを加算するためのもので
ある。
と間接アドレスデータとを加算するためのもので
ある。
また命令制御部３０１からは、メモリアクセス
パイプライン３０２で必要な起動信号（start）、
VL（ベクトル長）、EOP（命令のオペレーシヨン
コード）等が、アドレス発生制御部３０９に与え
られ、VLが示す長さだけの各オペレーシヨン
（EOPで示される）が、エレメント順に実行され
る。
パイプライン３０２で必要な起動信号（start）、
VL（ベクトル長）、EOP（命令のオペレーシヨン
コード）等が、アドレス発生制御部３０９に与え
られ、VLが示す長さだけの各オペレーシヨン
（EOPで示される）が、エレメント順に実行され
る。
間接アドレスマツチチエツク回路３１０、本発
明に基づいて設けられているものである。間接ア
ドレスマツチチエツク回路３１０は、読出しレジ
スタ３０８のVRRA〜VRRDから出力される４
つの間接アドレスについて一致するものの有無を
検出し、マツチ情報として、アクセスデータ処理
部３０４およびMCU２の優先制御回路２０２へ
通知する。
明に基づいて設けられているものである。間接ア
ドレスマツチチエツク回路３１０は、読出しレジ
スタ３０８のVRRA〜VRRDから出力される４
つの間接アドレスについて一致するものの有無を
検出し、マツチ情報として、アクセスデータ処理
部３０４およびMCU２の優先制御回路２０２へ
通知する。
出力レジスタ３１２のMB〜MDは、マツチ情
報をMCU２へ送出するために使用される。
報をMCU２へ送出するために使用される。
優先制御回路２０２は、マツチ情報を用いて、
同一アドレスの複数のアクセス要求について、最
先のもの以外を抑止する。
同一アドレスの複数のアクセス要求について、最
先のもの以外を抑止する。
アクセスデータ処理部３０４は、マツチ情報を
用いて、ストアアクセスであれば、抑止されたア
クセス要求のデータのうち一番最後のデータのみ
をMCUへ送出する。またロードアクセスであれ
ば、MCUから送られたデータを抑止されたアク
セス要求にも分配する。
用いて、ストアアクセスであれば、抑止されたア
クセス要求のデータのうち一番最後のデータのみ
をMCUへ送出する。またロードアクセスであれ
ば、MCUから送られたデータを抑止されたアク
セス要求にも分配する。
これにより、主記憶における同一アドレスへの
アクセス要求は１つに限られるため、バンクビジ
ーの発生を防ぐことができる。
アクセス要求は１つに限られるため、バンクビジ
ーの発生を防ぐことができる。
第２図により、間接アドレスマツチチエツク回
路３１０の実施例構成を説明する。
路３１０の実施例構成を説明する。
図において、３１３ないし３１５は一致回路、
３１６ないし３１８はインバータ、３１９ないし
３２３はAND回路である。
３１６ないし３１８はインバータ、３１９ないし
３２３はAND回路である。
一致回路３１３は、読出しレジスタVRRAと
VRRBの内容を比較し、同様に一致回路３１４
はVRRBとVRRC、一致回路３１５はVRRCと
VRRDの各内容を比較して、一致を検出したと
き、それぞれＡ＝Ｂ、Ｂ＝Ｃ、Ｃ＝Ｄの一致信号
を出力する。
VRRBの内容を比較し、同様に一致回路３１４
はVRRBとVRRC、一致回路３１５はVRRCと
VRRDの各内容を比較して、一致を検出したと
き、それぞれＡ＝Ｂ、Ｂ＝Ｃ、Ｃ＝Ｄの一致信号
を出力する。
インバータ３１６ないし３１８、AND回路３
１９ないし３２３は、これらの一致信号を論理的
に組合せて、Ａ，Ｂ，Ｃ，Ｄ間の所定の一致、不
一致関係を検出する。
１９ないし３２３は、これらの一致信号を論理的
に組合せて、Ａ，Ｂ，Ｃ，Ｄ間の所定の一致、不
一致関係を検出する。
一致回路３１３から出力される“Ａ＝Ｂ”一致
信号は、出力レジスタMB及びアクセスデータ処
理部３０４へ直接送られる。
信号は、出力レジスタMB及びアクセスデータ処
理部３０４へ直接送られる。
AND回路３１９から出力される“Ａ＝Ｂ＝Ｃ”
検出信号と、AND回路３２０から出力される
“Ａ≠Ｂ＝Ｃ”検出信号とは、出力レジスタMC
及びアクセスデータ処理部３０４へ送られる。
検出信号と、AND回路３２０から出力される
“Ａ≠Ｂ＝Ｃ”検出信号とは、出力レジスタMC
及びアクセスデータ処理部３０４へ送られる。
AND回路３２１，３２２，３２３からそれぞ
れ出力される“Ａ＝Ｂ＝Ｃ＝Ｄ”、“Ａ≠Ｂ＝Ｃ＝
Ｄ”、Ｂ≠Ｃ＝Ｄ”の各検出信号は、ともに出力
レジスタMD及びアクセスデータ処理部３０４へ
送られる。
れ出力される“Ａ＝Ｂ＝Ｃ＝Ｄ”、“Ａ≠Ｂ＝Ｃ＝
Ｄ”、Ｂ≠Ｃ＝Ｄ”の各検出信号は、ともに出力
レジスタMD及びアクセスデータ処理部３０４へ
送られる。
読出しレジスタVRRA〜VRRDには、第３図
ａに例示されるように、タイミング１、タイミン
グ２、…のそれぞれのタイミングにおいて、順次
のエレメントに対して間接アドレスa0，a1，a2，
…が与えられる。一致回路３１３ないし３１５
は、それぞれのエレメント間での内容すなわち間
接アドレスが一致しているかどうかを示す。図の
例では、１サイクルでこの状態が作成可能にされ
ている。
ａに例示されるように、タイミング１、タイミン
グ２、…のそれぞれのタイミングにおいて、順次
のエレメントに対して間接アドレスa0，a1，a2，
…が与えられる。一致回路３１３ないし３１５
は、それぞれのエレメント間での内容すなわち間
接アドレスが一致しているかどうかを示す。図の
例では、１サイクルでこの状態が作成可能にされ
ている。
第３図ｂに、第３図ａに対応する間接アドレス
マツチチエツク回路３１０及びアクセスデータ処
理部の動作を例示する。
マツチチエツク回路３１０及びアクセスデータ処
理部の動作を例示する。
例えば、タイミング２においては、
VRRA＝a1、 VRRB＝a2、（エレメントNo.
４） （エレメントNo.５） VRRC＝a2、 VRRD＝a2、（エレメントNo.６）
（エレメントNo.７） と表わされているので、 第２図の回路において、 Ａ＝Ｂは“０” Ａ＝Ｂ＝Ｃは“０”、 Ａ≠Ｂ＝Ｃは“１”、 Ａ＝Ｂ＝Ｃ＝Ｄは“０”、 Ａ≠Ｂ＝Ｃ＝Ｄは“１”、 Ｂ≠Ｃ＝Ｄは“０” のマツチ条件が生成される。
４） （エレメントNo.５） VRRC＝a2、 VRRD＝a2、（エレメントNo.６）
（エレメントNo.７） と表わされているので、 第２図の回路において、 Ａ＝Ｂは“０” Ａ＝Ｂ＝Ｃは“０”、 Ａ≠Ｂ＝Ｃは“１”、 Ａ＝Ｂ＝Ｃ＝Ｄは“０”、 Ａ≠Ｂ＝Ｃ＝Ｄは“１”、 Ｂ≠Ｃ＝Ｄは“０” のマツチ条件が生成される。
このことは、エレメントNo.６が要求するメモリ
上のデータは、エレメントNo.５が要求するメモリ
上のデータとマツチしていることを意味している
ので、ロードアクセスであれば、エレメントNo.５
のデータを使用してベクトルレジスタVRに転送
すればよい。
上のデータは、エレメントNo.５が要求するメモリ
上のデータとマツチしていることを意味している
ので、ロードアクセスであれば、エレメントNo.５
のデータを使用してベクトルレジスタVRに転送
すればよい。
また同様に、エレメントNo.７についてもエレメ
ントNo.５のデータを使用すればよい。
ントNo.５のデータを使用すればよい。
これらを制御するには、まずマツチ情報MB〜
MDが作成された後、その情報をMCU２にアク
セス要求RQと同時に送出し、優先決定を行なう
段階で、マツチがある場合には優先制御の条件に
は入れないので、マツチする相手のエレメントの
優先権が認められた段階（この例ではエレメント
No.５）で、エレメントNo.６、７についてもあたか
も自エレメントの優先権が認められたかのように
して処理を行なわせる。
MDが作成された後、その情報をMCU２にアク
セス要求RQと同時に送出し、優先決定を行なう
段階で、マツチがある場合には優先制御の条件に
は入れないので、マツチする相手のエレメントの
優先権が認められた段階（この例ではエレメント
No.５）で、エレメントNo.６、７についてもあたか
も自エレメントの優先権が認められたかのように
して処理を行なわせる。
マツチ情報は、第１図のアクセスデータ処理部
３０４にも送られているため、アクセスデータ処
理部３０４からベクトルレジスタVRへデータが
転送される段階で、それらのマツチ情報からどの
エレメントとどのエレメントが同じデータかが判
断でき、先行するエレメントと同じデータをベク
トルレジスタVRにセツトしてやればよい。
３０４にも送られているため、アクセスデータ処
理部３０４からベクトルレジスタVRへデータが
転送される段階で、それらのマツチ情報からどの
エレメントとどのエレメントが同じデータかが判
断でき、先行するエレメントと同じデータをベク
トルレジスタVRにセツトしてやればよい。
以上述べたように、間接アドレスデータが一部
連続して発生するようなメモリアクセスについ
て、間接アドレスのマツチチエツクを行なうこと
により、優先権をとる段階で、先行するアクセス
に対して、後続エレメントのアクセスを抑えるこ
とができる。これによりMSUにおけるバンクビ
ジーとなる頻度が少なくなり、間接アドレスアク
セス方式によるメモリアクセスの高速化を図るこ
とが可能となる。
連続して発生するようなメモリアクセスについ
て、間接アドレスのマツチチエツクを行なうこと
により、優先権をとる段階で、先行するアクセス
に対して、後続エレメントのアクセスを抑えるこ
とができる。これによりMSUにおけるバンクビ
ジーとなる頻度が少なくなり、間接アドレスアク
セス方式によるメモリアクセスの高速化を図るこ
とが可能となる。
第１図は本発明の原理的構成を示すシステム構
成図、第２図は間接アドレスマツチチエツク回路
の１実施例構成図、第３図は間接アドレスマツチ
チエツク回路の動作例を示す説明図、第４図は本
発明が対象とするベクトル処理装置を含む従来シ
ステムの構成図である。 第１図中、２：記憶制御装置MCU、３：ベク
トル処理装置VU、２０２：優先制御回路、３０
２：メモリアクセスパイプライン、３０３アドレ
ス発生部、３０４：アクセスデータ処理部、３０
７：ベクトルレジスタ、３１０：間接アドレスマ
ツチチエツク回路。
成図、第２図は間接アドレスマツチチエツク回路
の１実施例構成図、第３図は間接アドレスマツチ
チエツク回路の動作例を示す説明図、第４図は本
発明が対象とするベクトル処理装置を含む従来シ
ステムの構成図である。 第１図中、２：記憶制御装置MCU、３：ベク
トル処理装置VU、２０２：優先制御回路、３０
２：メモリアクセスパイプライン、３０３アドレ
ス発生部、３０４：アクセスデータ処理部、３０
７：ベクトルレジスタ、３１０：間接アドレスマ
ツチチエツク回路。
Claims (1)
- 【特許請求の範囲】 １ １個ないし複数個のエレメントから成るベク
トルレジスタ３０７と、主記憶装置１と、前記ベ
クトルレジスタ３０７と前記主記憶装置１との間
のデータ転送を１本ないし複数本のデータバス２
０５をもつて行なうメモリアクセスパイプライン
３０２とを備え、前記メモリアクセスパイプライ
ン３０２は間接アドレスアクセスを行なうために
必要な複数個のデータをベクトルレジスタ３０７
より読み出し、先頭アドレスに加算しつつ、主記
憶装置１をアクセスするようにしたベクトル処理
装置３において、 ベクトルレジスタ３０７から複数個の間接アド
レスデータを読み出して、アドレス発生し、アク
セス要求を発信する場合、それらを複数個の間接
アドレスデータによりアクセスされる各エレメン
ト間のデータが一致しているかどうかを検出する
間接アドレスマツチチエツク回路３１０を設け、 前記間接アドレスマツチチエツク回路３１０に
よりデータ一致を検出された場合、前記アクセス
要求がロードアクセス要求である場合には、検出
されたエレメントの後のアクセス要求について
は、主記憶装置１へアクセス要求を送らずにアク
セス処理するようにし、 前記アクセス要求がストアアクセス要求である
場合には、検出されたエレメントの前のアクセス
要求について、主記憶装置１へアクセス要求を送
らずにアクセス処理するようにしたことを特徴と
するベクトルアクセス制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60256422A JPS62115571A (ja) | 1985-11-15 | 1985-11-15 | ベクトルアクセス制御方式 |
| CA522612A CA1273123C (en) | 1985-11-15 | 1986-11-10 | VECTOR ACCESS CONTROL SYSTEM |
| US06/929,818 US4870569A (en) | 1985-11-15 | 1986-11-13 | Vector access control system |
| EP86308876A EP0223570B1 (en) | 1985-11-15 | 1986-11-13 | Vector access control system |
| DE8686308876T DE3683458D1 (de) | 1985-11-15 | 1986-11-13 | Vektorenzugriffsteuerungsanordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60256422A JPS62115571A (ja) | 1985-11-15 | 1985-11-15 | ベクトルアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115571A JPS62115571A (ja) | 1987-05-27 |
| JPH0479026B2 true JPH0479026B2 (ja) | 1992-12-14 |
Family
ID=17292442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60256422A Granted JPS62115571A (ja) | 1985-11-15 | 1985-11-15 | ベクトルアクセス制御方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4870569A (ja) |
| EP (1) | EP0223570B1 (ja) |
| JP (1) | JPS62115571A (ja) |
| CA (1) | CA1273123C (ja) |
| DE (1) | DE3683458D1 (ja) |
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| JPS63251835A (ja) * | 1987-04-08 | 1988-10-19 | Hitachi Ltd | ベクトル処理装置 |
| DE68928113T2 (de) * | 1988-04-01 | 1997-10-09 | Nec Corp | Reihenfolgesteuersystem zur Behandlung von Befehlen |
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| JPH0769896B2 (ja) * | 1988-11-07 | 1995-07-31 | 富士通株式会社 | ベクトル処理システム |
| JPH0740241B2 (ja) * | 1989-01-17 | 1995-05-01 | 富士通株式会社 | リクエストキャンセル方式 |
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1985
- 1985-11-15 JP JP60256422A patent/JPS62115571A/ja active Granted
-
1986
- 1986-11-10 CA CA522612A patent/CA1273123C/en not_active Expired
- 1986-11-13 DE DE8686308876T patent/DE3683458D1/de not_active Expired - Fee Related
- 1986-11-13 EP EP86308876A patent/EP0223570B1/en not_active Expired - Lifetime
- 1986-11-13 US US06/929,818 patent/US4870569A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757369A (en) * | 1980-09-22 | 1982-04-06 | Fujitsu Ltd | Access control system |
| JPS5854478A (ja) * | 1981-09-29 | 1983-03-31 | Fujitsu Ltd | 主記憶制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1273123A (en) | 1990-08-21 |
| EP0223570A2 (en) | 1987-05-27 |
| CA1273123C (en) | 1990-08-21 |
| JPS62115571A (ja) | 1987-05-27 |
| EP0223570A3 (en) | 1988-01-07 |
| EP0223570B1 (en) | 1992-01-15 |
| DE3683458D1 (de) | 1992-02-27 |
| US4870569A (en) | 1989-09-26 |
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