JPH0883179A - 複合演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 従来まで複数の演算処理部が必要であった複
雑な処理を必要とする演算処理を、効率よく、安価なシ
ステムで実現する。 【構成】 演算処理の特徴が異なる第１および第２の独
立した演算処理部１１０，１１１に、共有データメモリ
１０２、共有汎用レジスタ１０９および共有外部入出力
部１１３〜１１５を接続し、第１および第２のアクセス
手段を設けて共有データメモリ１０２、共有汎用レジス
タ１０９および共有外部入出力部１１３〜１１５を第１
および第２の演算処理部１１０，１１１からアクセスす
る。また、第１の演算処理部１１０に第２の演算処理部
１１１に対して割り込みを発生する割り込み手段を設
け、第２の演算処理部１１１に割り込みによる演算処理
の終了を第１の演算処理部１１０に知らせるための演算
処理終了設定手段を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば演算処理の特
徴が異なる（同じ場合もある）複数の独立した演算装置
を備えた複合演算処理装置に関するもので、複合演算処
理装置に対する命令が可変のプログラムによって導き出
され、順番に実行される複合演算処理装置に応用され
る。

【０００２】

【従来の技術】従来の複合演算処理装置では、複数の独
立した演算処理装置に対し、各演算処理装置に対応した
複数のメモリおよび複数の汎用レジスタを有し、第１の
演算処理装置から第２の演算処理装置に対して演算処理
の依頼をする場合、 （１）複数の独立した演算処理装置の外部にある共有メ
モリを介する方法 （２）シリアル／パラレル等のデータの入出力部を使用
する方法 により、処理依頼の内容および処理依頼するデータを転
送していた。これらの従来技術では、全体の処理速度、
演算処理のリアルタイム性が失われてしまう。

【０００３】また、ある全体の処理を複数の演算処理装
置に分割する場合、この分割の優劣が、全体性能を大き
く左右してしまう。しかも、この処理全体の分割を行う
作業は、極めて特殊な知識、技術を必要とする。

【０００４】

【発明が解決しようとする課題】従来の技術での、演算
処理性能を高めるために複数の独立した演算処理装置を
利用する方法では、 （１）主演算処理装置および従演算処理装置があり、従
演算処理装置は主演算処理装置からの命令依頼を受けて
動作する方法 （２）演算処理を複数のブロックに分割し、各々の演算
処理装置に各々のブロックを分担し、同時に別々の処理
ブロックを実行する方法 の２種類がある。

【０００５】（１）の場合では、従演算処理装置が実動
作しない時間が長く、効率が悪かった（課題１）。 （２）の場合では、命令の同時実行が行われ、効率は良
いが、処理の内容によっては、上記したような分割が極
めて困難な場合もあり、分割された各ブロックが相互に
密に依存している場合もある。このような処理を（２）
で実行すると、各々の演算処理装置の間で、データの送
受信が頻度高く発生する。このような各演算処理装置の
間でのデータの送受信は、頻度が高くなればなるほど、
またデータ量が多くなればなるほど、全体の処理速度は
低下する（課題２）。

【０００６】従来の複数の独立した演算処理装置の内部
は、各々単体でも演算処理可能となるよう設計されてお
り、複数の独立した演算処理装置全体のシステムでみた
場合、不用な部分、冗長な部分が存在し、システム全体
のコストを上げていた（課題３）。この発明の目的は、
上記の問題を解決し、演算処理を効率よく安価に実行す
ることができる複合演算処理装置を提供することであ
る。

【０００７】

【課題を解決するための手段】請求項１記載の複合演算
処理装置は、複数の独立した演算処理部と、複数ポート
を有し複数の演算処理部に接続された共有メモリと、共
有メモリを複数の演算処理部からアクセスするための複
数のアクセス手段と、各演算処理部からのアクセスの許
可／禁止情報を共有メモリの一定範囲毎に設定するアク
セス許可／禁止情報設定手段とを備えている。複数のア
クセス手段は、アクセス許可／禁止情報設定手段の設定
内容を参照しながらアクセスが許可されている範囲につ
いてのみ共有メモリのアクセスを行うようにしている。

【０００８】請求項２記載の複合演算処理装置は、複数
の独立した演算処理部と、複数ポートを有し複数の演算
処理部に接続された共有汎用レジスタと、共有汎用レジ
スタを複数の演算処理部からアクセスするための複数の
アクセス手段と、各演算処理部からのアクセスの許可／
禁止情報を共有汎用レジスタの一定範囲毎に設定するア
クセス許可／禁止情報設定手段とを備えている。複数の
アクセス手段は、アクセス許可／禁止情報設定手段の設
定内容を参照しながらアクセスが許可されている範囲に
ついてのみ共有汎用レジスタのアクセスを行うようにし
ている。

【０００９】請求項３記載の複合演算処理装置は、複数
の独立した演算処理部と、複数ポートを有し複数の演算
処理部に接続された書き換え可能な共有メモリと、共有
メモリを複数の演算処理部からアクセスするための複数
のアクセス手段と、各演算処理部からのアクセス状況を
共有メモリの一定範囲毎に他の演算処理部へ伝達するた
めのアクセス状況設定手段とを備えている。複数のアク
セス手段は、アクセス状況設定手段の設定内容を参照し
ながら共有メモリのアクセスを行うようにしている。

【００１０】請求項４記載の複合演算処理装置は、複数
の独立した演算処理部と、複数の演算処理部に接続され
た複数の共有外部入出力部と、複数の共有外部入出力部
を複数の演算処理部からアクセスするための複数のアク
セス手段と、各演算処理部からのアクセスを各共有外部
入出力部毎に複数の演算処理部の中の一つだけが可能と
なるように設定するアクセス許可／禁止情報設定手段と
を備えている。複数のアクセス手段は、アクセス許可／
禁止情報設定手段の設定内容を参照しながら許可されて
いる共有外部入出力部のアクセスを行うようにしてい
る。

【００１１】請求項５記載の複合演算処理装置は、請求
項４の複合演算処理装置において、複数の共有外部入出
力部から複数の演算処理部への割り込み信号を、各共有
外部入出力部についてそれぞれアクセス可能に設定され
た一つの演算処理部についてのみ供給する割り込み信号
発生手段を設けている。請求項６記載の複合演算処理装
置は、演算処理の特徴が異なる複数の独立した演算処理
部と、複数ポートを有し複数の演算処理部に接続された
共有メモリと、複数ポートを有し複数の演算処理部に接
続された共有汎用レジスタと、共有メモリおよび共有汎
用レジスタを複数の演算処理部からアクセスするための
複数のアクセス手段とを備えている。

【００１２】請求項７記載の複合演算処理装置は、請求
項６記載の複合演算処理装置において、各演算処理部か
らのアクセスの許可／禁止情報を共有メモリおよび共有
汎用レジスタの一定範囲毎にそれぞれ設定するアクセス
許可／禁止情報設定手段を設け、複数のアクセス手段は
アクセス許可／禁止情報設定手段の設定内容を参照しな
がらアクセスが許可されている範囲についてのみ共有メ
モリおよび共有汎用レジスタのアクセスを行うようにし
ている。

【００１３】請求項８記載の複合演算処理装置は、請求
項６または請求項７記載の複合演算処理装置において、
共有メモリが書き換え可能な領域を有し、各演算処理部
からのアクセス状況を共有メモリの一定範囲毎に他の演
算処理部へ伝達するためのアクセス状況設定手段を設
け、複数のアクセス手段はアクセス状況設定手段の設定
内容を参照しながら共有メモリの書き換え可能な領域の
アクセスを行うようにしている。

【００１４】請求項９記載の複合演算処理装置は、演算
処理の特徴が異なる第１および第２の独立した演算処理
部と、二つのポートを有し第１および第２の演算処理部
に接続された共有メモリと、二つのポートを有し第１お
よび第２の演算処理部に接続された共有汎用レジスタ
と、共有メモリおよび共有汎用レジスタを第１および第
２の演算処理部からアクセスするための第１および第２
のアクセス手段と、第１の演算処理部に設けられて第２
の演算処理部に対して割り込みを発生する割り込み手段
と、第２の演算処理部に設けられて割り込みによる演算
処理の終了を第１の演算処理部に知らせるための演算処
理終了設定手段とを備えている。

【００１５】第１の演算処理部は、演算処理の過程で第
２の演算処理部での処理の方が適している演算が発生し
た時、割り込み手段により第２の演算処理部に対して演
算処理の依頼を割り込みとして発生し、演算処理に必要
なデータを引き数として共有汎用レジスタおよび共有メ
モリに格納するようにしている。第２の演算処理部は、
依頼された演算処理を引き数を用いて実行し、演算結果
のデータを帰り数として共有汎用レジスタおよび共有メ
モリに格納し、演算処理終了設定手段により第１の演算
処理部に演算処理終了情報を設定するようにしている。

【００１６】請求項１０記載の複合演算処理装置は、請
求項９記載の複合演算処理装置において、共有メモリが
書き換え可能な領域を有し、第１および第２の演算処理
部からのアクセスの許可／禁止情報を共有メモリおよび
共有汎用レジスタの一定範囲毎にそれぞれ設定するアク
セス許可／禁止情報設定手段を設け、第１および第２の
演算処理部からのアクセス状況を共有メモリの一定範囲
毎に第２および第１の演算処理部へ伝達するためのアク
セス状況設定手段を設けている。

【００１７】複数のアクセス手段は、アクセス許可／禁
止情報設定手段の設定内容を参照しながらアクセスが許
可されている範囲についてのみ共有メモリおよび共有汎
用レジスタのアクセスを行うとともに、アクセス状況設
定手段の設定内容を参照しながら共有メモリの書き換え
可能な領域のアクセスを行うようにしている。第１の演
算処理部は、第２の演算処理部に対し演算の依頼をした
場合に、引き数を共有汎用レジスタおよび共有メモリに
設定した時に引き数の設定を完了したことをアクセス状
況設定手段により設定するとともに、共有汎用レジスタ
および共有メモリのうち引き数を保持した領域の許可／
禁止情報をアクセス許可／禁止情報設定手段により逆転
させるようにしている。

【００１８】第２の演算処理部は、依頼された演算処理
を完了した場合に帰り数を共有汎用レジスタおよび共有
メモリに設定した時に帰り数の設定を完了したことをア
クセス状況設定手段により設定するとともに、共有汎用
レジスタおよび共有メモリのうち帰り数を保持した領域
の許可／禁止情報をアクセス許可／禁止情報設定手段に
より逆転させるようにしている。

【００１９】

【作用】請求項１ないし請求項８記載の構成によれば、
複数の独立した演算処理部で分割された各処理ブロック
を同時に処理し、かつ、きわめて依存度の高い複数の各
処理ブロックを処理する複数の独立した演算処理部の間
の送受信を、共有したメモリおよび共有汎用レジスタを
使用することにより、実際のデータの転送を実行するこ
となく行うことができる。

【００２０】請求項９および請求項１０記載の構成によ
れば、第１の演算処理部におけるある処理ブロック内の
過程で、第２の演算処理部に適した処理が発生した時、
他の演算処理部に対する割り込みという形で演算の依頼
を行い、依頼した演算が第２の演算処理部で終了するま
で、他の処理を実行することができる。依頼した演算処
理の演算結果は、共有メモリおよび共有汎用レジスタ内
に保持され、演算処理終了情報が設定されるので、第１
の演算処理部は、必要な時に、演算処理終了情報を確認
し、演算結果を読みとれば良い。第２の演算処理部も、
依頼された処理は割り込み内で処理され、依頼された演
算処理の終了時、演算結果と演算処理終了情報を設定し
て主演算処理に戻れば良い。この時、この依頼された演
算処理は、割り込み内で処理されるので、割り込み演算
処理の初期部に、主演算処理部で使用する共用メモリお
よび共用汎用レジスタを待避させる処理を組み込めば、
主演算処理に影響を与えることなく、独立して依頼され
た演算処理を実行できる。

【００２１】

【実施例】この発明の複合演算処理装置の一実施例とし
て、独立した１６ビットの演算処理装置（以下、マイク
ロコントローラとする）と積和演算に特徴をもつ１６ビ
ットのデータ幅／３２ビットの命令コード幅を持つ演算
処理装置（以下、デジタルシグナルプロセッサとする）
とからなる複合演算処理装置について説明する。

【００２２】図１は、この発明の実施例である共有メモ
リ（共有命令メモリおよび共有データメモリ）および共
有汎用レジスタをもつ１６ビットマイクロコントローラ
と１６ビットのデータ幅／３２ビットの命令コード幅を
持つデジタルシグナルプロセッサとからなる複合演算処
理装置のブロック図である。図１において、１０１はデ
ジタルシグナルプロセッサおよびマイクロコントローラ
の共有命令メモリであり、複数のポートを有している。

【００２３】１０２はデジタルシグナルプロセッサおよ
びマイクロコントローラの共有データメモリであり、複
数のポートを有している。１０３はデジタルシグナルプ
ロセッサだけにアクセスが許されるローカルデータメモ
リである。１０４はマイクロコントローラ用の共有命令
メモリポインタである。

【００２４】１０５はデジタルシグナルプロセッサ用の
共有命令メモリポインタである。１０６はマイクロコン
トローラ用の共有データメモリポインタである。１０７
はデジタルシグナルプロセッサ用の共有データメモリポ
インタである。１０８はデジタルシグナルプロセッサ用
のローカルデータメモリポインタである。

【００２５】１０９はデジタルシグナルプロセッサおよ
びマイクロコントローラの共有汎用レジスタであり、複
数のポートを有している。１１０はマイクロコントロー
ラ用の演算処理部である。１１１はデジタルシグナルプ
ロセッサ用の演算処理部である。１１２はデジタルシグ
ナルプロセッサ用の乗算部である。

【００２６】１１３，１１４および１１５はマイクロコ
ントローラおよびデジタルシグナルプロセッサの共有外
部入出力部（共有周辺入出力部）である。１１６はマイ
クロコントローラ用の命令コードアドレスバス（共有命
令メモリアドレスバス）である。１１７はデジタルシグ
ナルプロセッサ用の命令コードアドレスバス（共有命令
メモリアドレスバス）である。

【００２７】１１８はマイクロコントローラ用の命令コ
ードデータバス（共有命令メモリデータバス）である。
１１９はデジタルシグナルプロセッサ用の命令コードデ
ータバス（共有命令メモリデータバス）である。１２０
はマイクロコントローラ用の共有データメモリデータバ
スである。

【００２８】１２１はデジタルシグナルプロセッサ用の
共有データメモリデータバスである。１２２はデジタル
シグナルプロセッサ用のローカルデータメモリデータバ
スである。１２３はマイクロコントローラ用の命令解読
部である。

【００２９】１２４はデジタルシグナルプロセッサ用の
命令解読部である。図２に共有命令メモリ１０１の構造
を示す。図２において、２０１および２０２は命令メモ
リ領域で、１６ビット×Ｎの２面構造であり、複数のポ
ートを有している。２０３はマイクロコントローラ用の
命令メモリ管理部（特許請求の範囲におけるアクセス手
段を構成する）である。

【００３０】２０４はデジタルシグナルプロセッサ用の
命令メモリ管理部（特許請求の範囲におけるアクセス手
段を構成する）である。２０５はマイクロコントローラ
用の命令メモリ最大アドレス値設定レジスタである。２
０６はデジタルシグナルプロセッサ用の命令メモリ最小
アドレス値設定レジスタである。

【００３１】２０７はマイクロコントローラ用の現在の
アドレス値と命令メモリ最大アドレス値設定レジスタ２
０５の設定値とを比較する比較部である。２０８はデジ
タルシグナルプロセッサ用の現在のアドレス値と命令メ
モリ最小アドレス値設定レジスタ２０６の設定値とを比
較する比較部である。２０９はマイクロコントローラ用
の命令コードアドレスバスである。

【００３２】２１０はデジタルシグナルプロセッサ用の
命令コードアドレスバスである。２１１はマイクロコン
トローラ用の命令コードデータバスである。２１２はデ
ジタルシグナルプロセッサ用の命令コードデータバスで
ある。図３に書き換え可能な共有データメモリ１０２の
構造を示す。図３において、３０１，３０２，３０３，
３０４は書き換え可能なデータメモリ領域で、各々１６
ビット×Ｎ（Ｎは２のべき数が望ましい）ワードのセグ
メント単位の領域で、多面構造であり、複数のポートを
有している。

【００３３】３０５はマイクロコントローラ用のデータ
メモリ管理部（特許請求の範囲におけるアクセス手段を
構成する）である。３０６はデジタルシグナルプロセッ
サ用のデータメモリ管理部（特許請求の範囲におけるア
クセス手段を構成する）である。３０７は共有データメ
モリセグメント単位選択値設定レジスタである。

【００３４】３０８はマイクロコントローラ用の現在の
アドレス値と共有データメモリセグメント単位選択値設
定レジスタ３０７のセグメント選択値とを比較する比較
部である。３０９はデジタルシグナルプロセッサ用の現
在のアドレス値と共有データメモリセグメント単位選択
値設定レジスタ３０７のセグメント選択値とを比較する
比較部である。

【００３５】３１０は共有データメモリアクセス状況フ
ラグレジスタ（特許請求の範囲におけるアクセス状況通
知手段を構成する）である。３１１はマイクロコントロ
ーラ用の共有データメモリデータバスである。３１２は
デジタルシグナルプロセッサ用の共有データメモリデー
タバスである。

【００３６】３１３はマイクロコントローラ用の共有デ
ータメモリアドレスバスである。３１４はデジタルシグ
ナルプロセッサ用の共有データメモリアドレスバスであ
る。３１５はマイクロコントローラ用の共有データメモ
リ書き込み信号である。３１６はマイクロコントローラ
用の共有データメモリ読み出し信号である。

【００３７】３１７はデジタルシグナルプロセッサ用の
共有データメモリ書き込み信号である。３１８はデジタ
ルシグナルプロセッサ用の共有データメモリ読み出し信
号である。図４に共有汎用レジスタ１０９の構造を示
す。図４において、４０１，４０２，４０３〜４０Ｎは
汎用レジスタで、１６ビット×Ｎ（Ｎは２のべき数が望
ましい）ワードの構成であり、複数のポートを有してい
る。

【００３８】４１０はマイクロコントローラ用のレジス
タ選択部である。４１１はデジタルシグナルプロセッサ
用のレジスタ選択部である。４１２は共有汎用レジスタ
１０９のアクセス許可／禁止情報設定レジスタ（特許請
求の範囲におけるアクセス許可／禁止設定手段を構成す
る）で、各々の汎用レジスタ４０１，４０２，４０３〜
４０Ｎがマイクロコントローラもしくはデジタルシグナ
ルプロセッサからアクセス可能かどうかを設定するレジ
スタである。

【００３９】４１３はマイクロコントローラ用の共有デ
ータメモリデータバスである。４１４はデジタルシグナ
ルプロセッサ用の共有データメモリデータバスである。
４１５はマイクロコントローラ用の共有データメモリア
ドレスバスである。４１８はデジタルシグナルプロセッ
サ用の共有データメモリアドレスバスである。

【００４０】４１６はマイクロコントローラ用の共有デ
ータメモリ書き込み信号である。４１７はマイクロコン
トローラ用の共有データメモリ読み出し信号である。４
１９はデジタルシグナルプロセッサ用の共有データメモ
リ書き込み信号である。４２０はデジタルシグナルプロ
セッサ用の共有データメモリ読み出し信号である。

【００４１】４２１は対応する汎用レジスタ４０１，４
０２，４０３〜４０Ｎがアクセスされたかどうかを示す
フラグレジスタである。図５に共有外部入出力部１１３
〜１１５の構成を示す。図５において、５０１は出力デ
ータバッファである。５０２は入力データバッファであ
る。

【００４２】５０３は外部入出力制御部（特許請求の範
囲におけるアクセス手段を構成する）である。５０４は
共有外部入出力部１１３〜１１５の状態を示す状態保持
部である。５０５は共有外部入出力部１１３〜１１５の
マイクロコントローラおよびデジタルシグナルプロセッ
サからのアクセス許可／禁止情報を設定するアクセス許
可／禁止情報設定レジスタ（特許請求の範囲におけるア
クセス許可／禁止設定手段を構成する）である。

【００４３】５０６は共有外部入出力部１１３〜１１５
の状態により演算処理装置に対し割り込みを発生させる
割り込み信号発生部（特許請求の範囲における割り込み
信号発生部を構成する）である。５０７は外部入出力端
子である。５１０はマイクロコントローラの共有データ
メモリデータバスである。

【００４４】５１１はデジタルシグナルプロセッサの共
有データメモリデータバスである。５１２はマイクロコ
ントローラに対する共有外部入出力部割り込み信号であ
る。５１３はデジタルシグナルプロセッサに対する共有
外部入出力部割り込み信号である。

【００４５】５１４は出力データバッファ５０１から外
部入出力端子５０７への出力データバスである。５１５
は外部入出力端子５０７から入力データバッファ５０２
への入力データバスである。５１６はマイクロコントロ
ーラからの共有外部入出力部選択信号である。

【００４６】５１７はデジタルシグナルプロセッサから
の共有外部入出力選択信号である。５１８は外部入出力
信号である。以下に、マイクロコントローラおよびデジ
タルシグナルプロセッサの動作について詳しく説明す
る。 マイクロコントローラ：まず、マイクロコントローラの
命令は、そのアドレスが、図１の共有命令メモリポイン
タ１０４から、命令コードアドレスバス１１６、図２の
命令コードアドレスバス２０９を通り、図２の命令メモ
リ管理部２０３に入る。命令メモリ管理部２０３では、
命令コードアドレスバス２０９から入力されたアドレス
が、命令メモリ最大アドレス値設定レジスタ２０５に保
持されている命令メモリ最大アドレス設定値と比較し、
設定値以内であれば、そのままのアドレスを共有命令メ
モタ１０１の命令メモリ領域２０１，２０２のアドレス
として出力する。設定値を超えるアドレスと判断した場
合、それは、デジタルシグナルプロセッサに割り当てら
れた命令メモリ領域であり、プログラムの異常と判断
し、異常終了処理を実行するアドレスに変換される。命
令メモリ領域２０１，２０２では、アドレスに対応する
命令コードを命令コードデータバス２１１に命令コード
データとして出力し、図１の命令コードデータバス１１
８を通り、命令解読部１２３に入る。命令解読部１２３
では、命令を解読し、命令に対応した処理を実行するよ
うに、対応する部位に命令を出力する。

【００４７】マイクロコントローラ側からみた場合、命
令メモリ領域２０１，２０２は、命令メモリ領域２０１
に偶数ワード、命令メモリ領域２０２に奇数ワードの構
造になっており、命令コードアドレスバス２０９の最下
位ビットが、命令メモリ領域２０１／２０２の選択ビッ
トとなる。命令コードアドレスバス２０９に出力される
アドレスが、偶数の場合、命令メモリ領域２０１から対
応する命令コードデータが、命令コードデータバス２１
１に出力され、命令メモリ領域２０２の命令コードデー
タバス２１１側の出力は、高インピーダンス状態とな
る。一方、命令コードアドレスバス２０９に出力される
アドレスが、奇数の場合、命令メモリ領域２０１の命令
コードデータバス２１１側の出力は、高インピーダンス
状態となり、命令メモリ領域２０２から対応する命令コ
ードデータが、命令コードデータバス２１１に出力され
る。

【００４８】つぎに、マイクロコントローラの共有デー
タメモリ１０２へのアクセスは、そのアドレスが、図１
の共有データメモリポインタ１０６、図３の共有データ
メモリアドレスバス３１３を通り、図３のデータメモリ
管理部３０５に入る。データメモリ管理部３０５では、
共有データメモリアドレスバス３１３から入力されたア
ドレスと、共有データメモリセグメント単位選択値設定
レジスタ３０７に保持されている設定値とを比較部３０
８で比較し、マイクロコントローラのアクセスが許可さ
れたアドレスであれば、そのまま共有データメモリ１０
２のデータメモリ領域３０１〜３０４のアドレスとして
出力し、許可されていないアドレスであれば、共有デー
タメモリ１０２のデータメモリ領域３０１〜３０４への
アドレスの出力を停止する。また、この時に禁止セグメ
ントのアドレスをアクセスしようとしたことをフラグ等
で知らせることも可能とする。共有データメモリ１０２
のデータメモリ領域３０１〜３０４中の許可セグメント
のアドレスを書き込みアクセスした際、当該セグメント
の内容が変更されたことを通知するために、共有データ
メモリアクセス状況フラグレジスタ３１０のそのセグメ
ントに対応するフラグをセットする。このフラグをデジ
タルシグナルプロセッサからも読み出すことを可能にす
ることにより、共有データメモリ１０２上の共有のデー
タ、およびデータの処理を制御できる。

【００４９】つまり、アクセス状況フラグをデジタルシ
グナルプロセッサからも読み出すことを可能にすること
により、共有データメモリ上の書き換えが実行されたセ
グメントを知ることができる。また、マイクロコントロ
ーラは、アクセスが許可された共有データメモリのセグ
メントをデジタルシグナルプロセッサに許可するようセ
グメント単位選択値設定レジスタの値を変更できる。こ
れらの動作により共有データメモリ上の共有のデータお
よびデータの処理を制御できる（データの受け渡しアク
セスの許可禁止のシーケンスは図６参照）。

【００５０】アクセスが許可されたアドレスのデータ
は、データメモリ書き込み信号３１５およびデータメモ
リ読み出し信号３１６に従って書き込み処理、読み出し
処理の各々の処理が適宜実行される。マイクロコントロ
ーラの共有汎用レジスタ１０９へのアクセスは、共有デ
ータメモリ１０２と同様であり、図４の共有データメモ
リアドレスバス４１５を通してレジスタ指定信号がレジ
スタ選択部４１０に入力される。レジスタ選択部４１０
では、共有データメモリアドレスバス４１５を通ったレ
ジスタ指定信号で指定される汎用レジスタ４０１〜４０
Ｎが、マイクロコントローラからのアクセスを許可して
いるかどうかを、アクセス許可／禁止情報設定レジスタ
４１２の内容とで比較し、アクセス可能であれば指定す
る汎用レジスタ４０１〜４０Ｎへのアクセス信号を出力
する。許可されていない汎用レジスタ４０１〜４０Ｎで
あれば、指定する汎用レジスタ４０１〜４０Ｎへのアク
セス信号の出力を停止する。また、この時に禁止汎用レ
ジスタへアクセスしようとしたことをフラグ等で知らせ
ることも可能とする。アクセス許可された汎用レジスタ
４０１〜４０Ｎは、データメモリ書き込み信号４１６お
よびデータメモリ読み出し信号４１７に従って書き込み
処理、読み出し処理の各々の処理が適宜実行される。

【００５１】デジタルシグナルプロセッサ：まず、デジ
タルシグナルプロセッサの命令は、そのアドレスが、図
１の共有命令メモリポインタ１０５から、命令コードア
ドレスバス１１７、図２の命令コードアドレスバス２１
０を通り、図２の命令メモリ管理部２０４に入る。命令
メモリ管理部２０４では、命令コードアドレスバス２１
０から入力されたアドレスが、命令メモリ最小アドレス
値設定レジスタ２０６に保持されている命令メモリ最小
アドレス設定値と比較し、設定値以上であれば、そのま
まのアドレスを共有命令メモリ１０１の命令メモリ領域
２０１，２０２のアドレスとして出力する。設定値以下
のアドレスと判断した場合、それは、マイクロコントロ
ーラに割り当てられた命令領域であり、プログラムの異
常と判断し、異常終了処理を実行するアドレスに変換さ
れる。命令メモリ２０１，２０２では、アドレスに対応
する命令コードを命令コードデータバス２１２に命令コ
ードデータとして出力し、図１の命令コードデータバス
１１９を通り、命令解読部１２４に入る。命令解読部１
２４では、命令を解読し、命令に対応した処理を実行す
るように、対応する部位に命令を出力する。

【００５２】デジタルシグナルプロセッサ側からみた場
合、命令メモリ領域２０１，２０２は、命令メモリ領域
２０１に下位ワード、命令メモリ領域２０２に上位ワー
ドの構造になっており、命令コードアドレスバス２０９
のアドレスデータの値に対応した命令コードデータが、
命令メモリ領域２０１から１６ビット、命令メモリ領域
２０２から１６ビットの合わせて３２ビットの命令コー
ドデータが命令コードデータバス２１２に出力される。

【００５３】つぎに、デジタルシグナルプロセッサの共
有データメモリ１０２へのアクセスも、マイクロコント
ローラと同様に、そのアドレスが、図１の共有データメ
モリポインタ１０７、図３の共有データメモリアドレス
バス３１４を通り、図３のデータメモリ管理部３０６に
入る。データメモリ管理部３０６では、共有データメモ
リアドレスバス３１４から入力されたアドレスと、共有
データメモリセグメント単位選択値設定レジスタ３０７
に保持されている設定値とを比較部３０９で比較し、デ
ジタルシグナルプロセッサのアクセスが許可されたアド
レスであれば、そのままデータメモリ１０２のデータメ
モリ領域３０１〜３０４のアドレスとして出力し、許可
されていないアドレスであれば、共有データメモリ１０
２へのアドレスの出力を停止する。また、この時に禁止
セグメントのアドレスをアクセスしようとしたことをフ
ラグ等で知らせることも可能とする。共有データメモリ
１０２のデータメモリ領域３０１〜３０４中の許可セグ
メントのアドレスを書き込みアクセスした際、当該セグ
メントの内容が変更されたことを通知するために、共有
データメモリアクセス状況フラグレジスタ３１０のその
セグメントに対応するフラグをセットする。このフラグ
をマイクロコントローラ４からも読み出すことを可能に
することにより、共有データメモリ１０２上の共有のデ
ータ、およびデータの処理を制御できる。

【００５４】つまり、アクセス状況フラグをデジタルシ
グナルプロセッサからも読み出すことを可能にすること
により、共有データメモリ上の書き換えが実行されたセ
グメントを知ることができる。また、マイクロコントロ
ーラは、アクセスが許可された共有データメモリのセグ
メントをデジタルシグナルプロセッサに許可するようセ
グメント単位選択値設定レジスタの値を変更できる。こ
れらの動作により共有データメモリ上の共有のデータお
よびデータの処理を制御できる（データの受け渡しアク
セスの許可禁止のシーケンスは図６参照）。

【００５５】アクセス許可されたアドレスのデータは、
データメモリ書き込み信号３１７およびデータメモリ読
み出し信号３１８に従って書き込み処理、読み出し処理
の各々の処理が実行される。デジタルシグナルプロセッ
サの共有汎用レジスタ１０９へのアクセスは、共有デー
タメモリ１０２と同様に、図４の共有データメモリアド
レスバス４１８を通してレジスタ指定信号がレジスタ選
択部４１１に入力される。レジスタ選択部４１１では、
共有データメモリアドレスバス４１８を通ったレジスタ
指定信号４１８で指定されるレジスタが、デジタルシグ
ナルプロセッサからのアクセスを許可しているかどうか
を、アクセス許可／禁止情報設定レジスタ４１２の内容
とで比較し、アクセス可能であれば指定する汎用レジス
タ４０１〜４０Ｎへのアクセス信号を出力する。許可さ
れていない汎用レジスタ４０１〜４０Ｎであれば、指定
する汎用レジスタ４０１〜４０Ｎへのアクセス信号の出
力を停止する。また、この時に禁止汎用レジスタへアク
セスしようとしたことをフラグ等で知らせることも可能
とする。アクセスが許可された汎用レジスタ４０１〜４
０Ｎは、データメモリ書き込み信号４１８およびデータ
メモリ読み出し信号４１９に従って、書き込み処理、読
み出し処理の各々の処理が適宜実行される。

【００５６】共有外部入出力部１１３〜１１５へのアク
セス：共有外部入出力部１１３〜１１５へのアクセスも
共有データメモリ１０２、共有汎用レジスタ１０９と同
様なアクセスとなる。マイクロコントローラが共有外部
入出力部１１３〜１１５をアクセスする場合、マイクロ
コントローラから図５の共有外部入出力部選択信号５１
６が共有外部入出力部制御部５０３に入力される。共有
外部入出力部制御部５０３では共有外部入出力部１１３
〜１１５内のアクセス許可／禁止情報設定レジスタ５０
５の内容を確認し、マイクロコントローラのアクセスが
許可されている場合には、マイクロコントローラの共有
データメモリデータバス５１０と出力データバッファ５
０１、入力データバッファ５０２間のアクセスを実行さ
せる。また、同時にその結果により共有外部入出力部１
１３〜１１５の状態を保持する状態保持部５０４を変更
する。共有外部入出力部１１３〜１１５の状態変化が割
り込み要因となる場合、割り込み信号発生部５０６でマ
イクロコントローラに対する共有外部入出力部割り込み
信号５１２を発生させる。マイクロコントローラのアク
セスが禁止されている場合には、実際の共有外部入出力
部１１３〜１１５へのアクセスは実行されない。しか
し、禁止されたアクセスが実行されたことを通知するフ
ラグの設定を行う。

【００５７】デジタルシグナルプロセッサが共有外部入
出力部１１３〜１１５をアクセスする場合、デジタルシ
グナルプロセッサから図５の共有外部入出力部選択信号
５１７が共有外部入出力部制御部５０３に入力される。
共有外部入出力部制御部５０３では共有外部入出力部１
１３〜１１５内のアクセス許可／禁止情報設定レジスタ
５０５の内容を確認し、デジタルシグナルプロセッサの
アクセスが許可されている場合には、デジタルシグナル
プロセッサの共有データメモリデータバス５１１と出力
データバッファ５０１、入力データバッファ５０２へ間
のアクセスを実行させる。また、同時にその結果により
共有外部入出力部１１３〜１１５の状態を保持する状態
保持部５０４を変更する。共有外部入出力部１１３〜１
１５の状態変化が割り込み要因となる場合、割り込み信
号発生部５０６でデジタルシグナルプロセッサに対する
共有外部入出力部割り込み信号５１３を発生させる。デ
ジタルシグナルプロセッサのアクセスが禁止されている
場合には、実際の共有外部入出力部１１３〜１１５への
アクセスは実行されない。しかし、禁止されたアクセス
が実行されたことを通知するフラグの設定を行う。

【００５８】演算処理依頼割り込み：マイクロコントロ
ーラからデジタルシグナルプロセッサに対し演算処理の
依頼割り込みを実行する場合のシーケンスを図６に示
す。 ６０１；演算処理依頼側、本例の場合マイクロコントロ
ーラは依頼する処理内容および処理データを共有汎用レ
ジスタ１０９および共有データメモリ１０２に設定す
る。

【００５９】本例では、図１の共有汎用レジスタ１０９
において、処理依頼する演算処理番号“ｋ”を図４の汎
用レジスタ４０１に、演算処理を実行してほしいデータ
メモリ領域先頭番地“Ｍ”を図４の汎用レジスタ４０２
に、データ数“Ｎ”を図４の汎用レジスタ４０３に設定
し、図１の共有データメモリ１０２において“Ｍ”番地
以降、例えば図３の書き換え可能なデータメモリ領域３
０２に“Ｎ”個のデータを設定する。

【００６０】６０２；これらのデータの設定終了後、設
定した共有汎用レジスタ１０９（図４の汎用レジスタ４
０１〜４０３）、共有データメモリ１０２（図３の書き
換え可能なデータメモリ領域３０２）を演算処理被依頼
側がアクセス可能となるように、図３の共有データメモ
リセグメント単位選択値設定レジスタ３０７および図４
のアクセス許可／禁止情報設定レジスタ４１２の内容を
変更する。

【００６１】６０３；演算処理依頼側（マイクロコント
ローラ）は演算処理被依頼側（デジタルシグナルプロセ
ッサ）に対し割り込みを発生させる（特許請求の範囲に
おける割り込み手段に相当する）。 ６０４；その後、演算処理依頼側（マイクロコントロー
ラ）は、別処理を実行させる。

【００６２】６０５；演算処理被依頼側（デジタルシグ
ナルプロセッサ）は、主処理を実行中、演算処理依頼の
割り込みを受理する。 ６０６；割り込みを実行する。割り込み処理の先頭で、
共有汎用レジスタ１０９の汎用レジスタ４０１，４０
２，４０３の内容を確認し、共有データメモリ１０２の
書き換え可能なデータメモリ領域３０２のデータを使用
し、依頼された演算処理を実行する。

【００６３】本例では、図４の汎用レジスタ４０１の演
算処理番号“ｋ”の処理を図３の書き換え可能なデータ
メモリ領域３０２のアドレス“Ｍ”から“Ｎ”個のデー
タを用いて実行し、結果を図３の書き換え可能なデータ
メモリ領域３０２のアドレス“Ｍ”以降に書き込む。 ６０７；演算終了を知らせるコードを図４の汎用レジス
タ４０１に設定する。

【００６４】６０８；使用した共有汎用レジスタ１０９
（図４の汎用レジスタ４０１〜４０３）、共有データメ
モリ１０２（図３のデータメモリ領域３０２）を演算依
頼側がアクセス可能となるように、図３の共有データメ
モリセグメント単位選択値設定レジスタ３０７および図
４のアクセス許可／禁止情報設定レジスタ４１２の内容
を変更する。

【００６５】６０９；割り込みを終了する。 ６１０；演算処理被依頼側はもとの主処理を実行する。 ６１１；演算処理依頼側は、図４の汎用レジスタ４０１
の処理終了コードをポーリングする（特許請求の範囲に
おける演算処理終了情報設定手段に相当する）。

【００６６】６１２；依頼した演算処理が終了したこと
を確認後、次の処理へ移る。なお、デジタルシグナルプ
ロセッサからマイクロコントローラに対して演算処理の
依頼、割り込みをするのも同様に可能である。なお、上
記では、最も好ましい実施例の一つについて説明した
が、これに限らず、メモリ、汎用レジスタ、外部入出力
部の何れかが共有ではなく、個別に設けられているもの
も、実施例としてあげることができる。

【００６７】

【発明の効果】請求項１ないし請求項８記載の複合演算
処理装置によれば、複数の独立した演算処理部で分割さ
れた各処理ブロックを同時に処理し、かつ、きわめて依
存度の高い複数の各処理ブロックを処理する複数の独立
した演算処理部の間の送受信を、共有したメモリおよび
共有汎用レジスタを使用することにより、実際のデータ
の転送を実行することなく行うことができるので、従来
まで複数の演算処理部が必要であった複雑な処理を必要
とする演算処理を、効率よく、安価なシステムで実現で
きる。つまり、効率の良いハードウエアで効率の良いソ
フトウエアを作成することができる。

【００６８】請求項９および請求項１０記載の複合演算
処理装置によれば、第１の演算処理部におけるある処理
ブロック内の過程で、第２の演算処理部に適した処理が
発生した時、他の演算処理部に対する割り込みという形
で演算の依頼を行い、依頼した演算が第２の演算処理部
で終了するまで、他の処理を実行することができ、依頼
した演算処理の演算結果は、共有メモリおよび共有汎用
レジスタ内に保持され、演算処理終了情報が設定される
ので、第１の演算処理部は、必要な時に、演算処理終了
情報を確認し、演算結果を読みとれば良く、第２の演算
処理部も、依頼された処理は割り込み内で処理され、依
頼された演算処理の終了時、演算結果と演算処理終了情
報を設定して主演算処理に戻れば良いので、従来まで複
数の演算処理部が必要であった複雑な処理を必要とする
演算処理を、効率よく、安価なシステムで実現できる。
つまり、効率の良いハードウエアで効率の良いソフトウ
エアを作成することができる。

【図面の簡単な説明】

【図１】この発明の一実施例の複合演算処理装置の構成
を示すブロック図である。

【図２】図１における共有命令メモリの具体構成を示す
ブロック図である。

【図３】図１における共有データメモリの具体構成を示
すブロック図である。

【図４】図１における共有汎用レジスタの具体構成を示
すブロック図である。

【図５】図１における共有外部入出力部の具体構成を示
すブロック図である。

【図６】図１の複合演算処理装置における演算処理依頼
割り込みシーケンスを示す概略図である。

【符号の説明】

１０１ 共有命令メモリ １０２ 共有データメモリ １０３ ローカルデータメモリ １０４ 共有命令メモリポインタ １０５ 共有命令メモリポインタ １０６ 共有データメモリポインタ １０７ 共有データメモリポインタ １０８ ローカルデータメモリポインタ １０９ 共有汎用レジスタ １１０ 演算処理部 １１１ 演算処理部 １１２ 乗算部 １１３ 共有外部入出力部 １１４ 共有外部入出力部 １１５ 共有外部入出力部 １１６ 命令コードアドレスバス １１７ 命令コードアドレスバス １１８ 命令コードデータバス １１９ 命令コードデータバス １２０ 共有データメモリデータバス １２１ 共有データメモリデータバス １２２ ローカルデータメモリデータバス １２３ 命令解読部 １２４ 命令解読部 ２０１ 命令メモリ領域 ２０２ 命令メモリ領域 ２０３ 命令メモリ管理部 ２０４ 命令メモリ管理部 ２０５ 命令メモリ最大アドレス値設定レジスタ ２０６ 命令メモリ最小アドレス値設定レジスタ ２０７ 比較部 ２０８ 比較部 ２０９ 命令コードアドレスバス ２１０ 命令コードアドレスバス ２１１ 命令コードデータバス ２１２ 命令コードデータバス ３０１ データメモリ領域 ３０２ データメモリ領域 ３０３ データメモリ領域 ３０４ データメモリ領域 ３０５ データメモリ管理部 ３０６ データメモリ管理部 ３０７ 共有データメモリセグメント単位選択値設定
レジスタ ３０８ 比較部 ３０９ 比較部 ３１０ 共有データメモリアクセス状況フラグレジス
タ ３１１ 共有データメモリデータバス ３１２ 共有データメモリデータバス ３１３ 共有データメモリアドレスバス ３１４ 共有データメモリアドレスバス ３１５ 共有データメモリ書き込み信号 ３１６ 共有データメモリ読み出し信号 ３１７ 共有データメモリ書き込み信号 ３１８ 共有データメモリ読み出し信号 ４０１ 汎用レジスタ ４０２ 汎用レジスタ ４０３ 汎用レジスタ ４０Ｎ 汎用レジスタ ４１０ レジスタ選択部 ４１１ レジスタ選択部 ４１２ アクセス許可／禁止情報設定レジスタ ４１３ 共有データメモリデータバス ４１４ 共有データメモリデータバス ４１５ 共有データメモリアドレスバス ４１６ 共有データメモリ書き込み信号 ４１７ 共有データメモリ読み出し信号 ４１８ 共有データメモリアドレスバス ４１９ 共有データメモリ書き込み信号 ４２０ 共有データメモリ読み出し信号 ４２１ フラグレジスタ ５０１ 出力データバッファ ５０２ 入力データバッファ ５０３ 外部入出力制御部 ５０４ 状態保持部 ５０５ アクセス許可／禁止情報設定レジスタ ５０６ 割り込み信号発生部 ５０７ 外部入出力端子 ５１０ 共有データメモリデータバス ５１１ 共有データメモリデータバス ５１２ 共有外部入出力部割り込み信号 ５１３ 共有外部入出力部割り込み信号 ５１４ 出力データバス ５１５ 入力データバス ５１６ 共有外部入出力部選択信号 ５１７ 共有外部入出力部選択信号 ５１８ 外部入出力信号

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数の独立した演算処理部と、複数ポー
   トを有し前記複数の演算処理部に接続された共有メモリ
   と、前記共有メモリを前記複数の演算処理部からアクセ
   スするための複数のアクセス手段と、前記各演算処理部
   からのアクセスの許可／禁止情報を前記共有メモリの一
   定範囲毎に設定するアクセス許可／禁止情報設定手段と
   を備え、前記複数のアクセス手段は前記アクセス許可／
   禁止情報設定手段の設定内容を参照しながらアクセスが
   許可されている範囲についてのみ前記共有メモリのアク
   セスを行うようにしたことを特徴とする複合演算処理装
   置。
2. 【請求項２】 複数の独立した演算処理部と、複数ポー
   トを有し前記複数の演算処理部に接続された共有汎用レ
   ジスタと、前記共有汎用レジスタを前記複数の演算処理
   部からアクセスするための複数のアクセス手段と、前記
   各演算処理部からのアクセスの許可／禁止情報を前記共
   有汎用レジスタの一定範囲毎に設定するアクセス許可／
   禁止情報設定手段とを備え、前記複数のアクセス手段は
   前記アクセス許可／禁止情報設定手段の設定内容を参照
   しながらアクセスが許可されている範囲についてのみ前
   記共有汎用レジスタのアクセスを行うようにしたことを
   特徴とする複合演算処理装置。
3. 【請求項３】 複数の独立した演算処理部と、複数ポー
   トを有し前記複数の演算処理部に接続された書き換え可
   能な共有メモリと、前記共有メモリを前記複数の演算処
   理部からアクセスするための複数のアクセス手段と、前
   記各演算処理部からのアクセス状況を前記共有メモリの
   一定範囲毎に他の演算処理部へ伝達するためのアクセス
   状況設定手段とを備え、前記複数のアクセス手段は前記
   アクセス状況設定手段の設定内容を参照しながら前記共
   有メモリのアクセスを行うようにしたことを特徴とする
   複合演算処理装置。
4. 【請求項４】 複数の独立した演算処理部と、前記複数
   の演算処理部に接続された複数の共有外部入出力部と、
   前記複数の共有外部入出力部を前記複数の演算処理部か
   らアクセスするための複数のアクセス手段と、前記各演
   算処理部からのアクセスを前記各共有外部入出力部毎に
   前記複数の演算処理部の中の一つだけが可能となるよう
   に設定するアクセス許可／禁止情報設定手段とを備え、
   前記複数のアクセス手段は前記アクセス許可／禁止情報
   設定手段の設定内容を参照しながら許可されている共有
   外部入出力部のアクセスを行うようにしたことを特徴と
   する複合演算処理装置。
5. 【請求項５】 複数の共有外部入出力部から複数の演算
   処理部への割り込み信号を、前記各共有外部入出力部に
   ついてそれぞれアクセス可能に設定された一つの演算処
   理部についてのみ供給する割り込み信号発生手段を設け
   たことを特徴とする請求項４記載の複合演算処理装置。
6. 【請求項６】 演算処理の特徴が異なる複数の独立した
   演算処理部と、複数ポートを有し前記複数の演算処理部
   に接続された共有メモリと、複数ポートを有し前記複数
   の演算処理部に接続された共有汎用レジスタと、前記共
   有メモリおよび前記共有汎用レジスタを前記複数の演算
   処理部からアクセスするための複数のアクセス手段とを
   備えた複合演算処理装置。
7. 【請求項７】 各演算処理部からのアクセスの許可／禁
   止情報を共有メモリおよび共有汎用レジスタの一定範囲
   毎にそれぞれ設定するアクセス許可／禁止情報設定手段
   を設け、複数のアクセス手段は前記アクセス許可／禁止
   情報設定手段の設定内容を参照しながらアクセスが許可
   されている範囲についてのみ前記共有メモリおよび前記
   共有汎用レジスタのアクセスを行うようにしたことを特
   徴とする請求項６記載の複合演算処理装置。
8. 【請求項８】 共有メモリが書き換え可能な領域を有
   し、各演算処理部からのアクセス状況を前記共有メモリ
   の一定範囲毎に他の演算処理部へ伝達するためのアクセ
   ス状況設定手段を設け、複数のアクセス手段は前記アク
   セス状況設定手段の設定内容を参照しながら前記共有メ
   モリの書き換え可能な領域のアクセスを行うようにした
   ことを特徴とする請求項６または請求項７記載の複合演
   算処理装置。
9. 【請求項９】 演算処理の特徴が異なる第１および第２
   の独立した演算処理部と、二つのポートを有し前記第１
   および第２の演算処理部に接続された共有メモリと、二
   つのポートを有し前記第１および第２の演算処理部に接
   続された共有汎用レジスタと、前記共有メモリおよび前
   記共有汎用レジスタを前記第１および第２の演算処理部
   からアクセスするための第１および第２のアクセス手段
   と、前記第１の演算処理部に設けられて前記第２の演算
   処理部に対して割り込みを発生する割り込み手段と、前
   記第２の演算処理部に設けられて前記割り込みによる演
   算処理の終了を前記第１の演算処理部に知らせるための
   演算処理終了設定手段とを備え、 前記第１の演算処理部は、演算処理の過程で前記第２の
   演算処理部での処理の方が適している演算が発生した
   時、前記割り込み手段により前記第２の演算処理部に対
   して演算処理の依頼を割り込みとして発生し、前記演算
   処理に必要なデータを引き数として共有汎用レジスタお
   よび共有メモリに格納し、 前記第２の演算処理部は、依頼された演算処理を前記引
   き数を用いて実行し、演算結果のデータを帰り数として
   前記共有汎用レジスタおよび前記共有メモリに格納し、
   前記演算処理終了設定手段により演算処理終了情報を設
   定するようにしたことを特徴とする複合演算処理装置。
10. 【請求項１０】 共有メモリが書き換え可能な領域を有
    し、第１および第２の演算処理部からのアクセスの許可
    ／禁止情報を共有メモリおよび共有汎用レジスタの一定
    範囲毎にそれぞれ設定するアクセス許可／禁止情報設定
    手段を設け、前記第１および第２の演算処理部からのア
    クセス状況を前記共有メモリの一定範囲毎に前記第２お
    よび第１の演算処理部へ伝達するためのアクセス状況設
    定手段を設け、 複数のアクセス手段は、前記アクセス許可／禁止情報設
    定手段の設定内容を参照しながらアクセスが許可されて
    いる範囲についてのみ前記共有メモリおよび前記共有汎
    用レジスタのアクセスを行うとともに、前記アクセス状
    況設定手段の設定内容を参照しながら前記共有メモリの
    書き換え可能な領域のアクセスを行うようにし、 前記第１の演算処理部は、前記第２の演算処理部に対し
    演算の依頼をした場合に、引き数を前記共有汎用レジス
    タおよび前記共有メモリに設定した時に前記引き数の設
    定を完了したことを前記アクセス状況設定手段により設
    定するとともに、前記共有汎用レジスタおよび前記共有
    メモリのうち前記引き数を保持した領域の許可／禁止情
    報を前記アクセス許可／禁止情報設定手段により逆転さ
    せ、 前記第２の演算処理部は、依頼された演算処理を完了し
    た場合に前記帰り数を前記共有汎用レジスタおよび前記
    共有メモリに設定した時に前記帰り数の設定を完了した
    ことを前記アクセス状況設定手段により設定するととも
    に、前記共有汎用レジスタおよび前記共有メモリのうち
    前記帰り数を保持した領域の許可／禁止情報を前記アク
    セス許可／禁止情報設定手段により逆転させるようにし
    たことを特徴とする請求項９記載の複合演算処理装置。