JPH10171770A

JPH10171770A - マルチプロセッサシステム

Info

Publication number: JPH10171770A
Application number: JP8326450A
Authority: JP
Inventors: Junichi Takai; 純一高井
Original assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Priority date: 1996-12-06
Filing date: 1996-12-06
Publication date: 1998-06-26

Abstract

(57)【要約】【課題】システム全体のハードウェア量を増大するこ
となく、非常にシンプルな構成でプロセッサ相互間のデ
ータ伝送と割り込みの発生とを自由に行うことが可能
で、かつシステム全体の総合的な信頼性の向上が図れる
こと。【解決手段】共有メモリ２０１などと共にマイクロコ
ンピュータを構築するマルチプロセッサシステムにおい
て、システム内に唯一存在する共有メモリ２０１上に、
割り込みを受け付けるプロセッサ１０１〜１０３に対応
する数のインタラプタ２０１１〜２０１３を設ける。こ
の共有メモリ２０１上には、割り込み要求発生回路２０
２を具備させる。この割り込み要求発生回路２０２に、
システム内で発生すべき全てのプロセッサ間通信割り込
みを一括して発生させ得る機能を持たせ、プロセッサ相
互間のデータ伝送と割り込みの発生が自由なプロセッサ
間通信方式とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータを構築するマルチプロセッサシステム、特にそのマ
イクロプロセッサ相互間の通信方式に関する。

【０００２】

【従来の技術】複数のマイクロプロセッサ（マイクロコ
ンピュータ用ＣＰＵ）を使用して制御システムを構成す
る、いわゆるマルチプロセッサシステムでは、複数のマ
イクロプロセッサ間での相互の情報交換（データ通信）
が頻繁に行われる。マルチプロセッサシステムにおける
プロセッサ間のデータ通信の手法としては、システム内
の共有メモリと割り込みを使用する方法が一般的であ
る。このプロセッサ間データ通信の一例を図６に示す。

【０００３】図６には、説明を簡単にするために、２台
のプロセッサ間で相互にデータを通信する場合を示す。
図中、１０１及び１０２はプロセッサ、２０１はプロセ
ッサ１０１とプロセッサ１０２からアクセス可能な共有
メモリ、３０１はプロセッサ１０１、プロセッサ１０２
及び共有メモリ２０１間のデータ転送時に使用されるデ
ータ転送用バスである。また、４０１はプロセッサ１０
１→プロセッサ１０２の割り込み信号（ＩＮＴ₀）、４
０２はプロセッサ１０２→プロセッサ１０１の割り込み
信号（ＩＮＴ₁）、１０１１はＩＮＴ₀４０１を発生す
る、プロセッサ１０１に内蔵のインタラプタ（割り込み
発生器）、１０１２はＩＮＴ₁４０２を受け付けるため
のインタラプトハンドラ（割り込み受付器）、１０２１
はＩＮＴ₁４０２を発生する、プロセッサ１０２に内蔵
のインタラプタ、１０２２はＩＮＴ₀４０１を受け付け
るためのインタラプトハンドラである。

【０００４】このシステムにおいて、プロセッサ１０１
がプロセッサ１０２に対して情報を伝達する場合、次の
ような手順を踏む。

【０００５】まず、プロセッサ１０１は、送るべきデー
タを共有メモリ２０１の指定されたエリアに書き込む。
次に、インタラプタ１０１１を駆動して、プロセッサ１
０２に対するＩＮＴ₀４０１を発生する。プロセッサ１
０２は、インタラプトハンドラ１０２２を経由してＩＮ
Ｔ₀４０１を受け付けると、割り込みをクリアして共有
メモリ２０１に格納された伝送データを読み出す。

【０００６】同様に、プロセッサ１０２がプロセッサ１
０１に対して情報を送る場合には、ＩＮＴ₁４０２が利
用される。

【０００７】このように、マルチプロセッサシステム内
のプロセッサ間のデータ授受には、共有メモリ２０１と
プロセッサ１０１，１０２相互間の割り込み機能が使わ
れるのが一般的である。

【０００８】

【発明が解決しようとする課題】上述したように、マル
チプロセッサシステム内のプロセッサ間のデータ授受に
は、共有メモリ２０１とプロセッサ１０１，１０２相互
間の割り込み機能が使われるのが一般的であるが、プロ
セッサの台数が少ない場合はこれで済むものの、マルチ
化されるプロセッサの台数が増えた場合には、割り込み
の構成が急に複雑になり、実現が難しくなるという問題
がある。

【０００９】その例として、図７にプロセッサ数が３台
に増えた場合の割り込み信号の接続状況を示す。図中、
１０１〜１０３はプロセッサである。また、４０１はプ
ロセッサ１０１→プロセッサ１０２の割り込み信号（Ｉ
ＮＴ₀）、４０２はプロセッサ１０２→プロセッサ１０
１の割り込み信号（ＩＮＴ₁）、４０３はプロセッサ１
０２→プロセッサ１０３の割り込み信号（ＩＮＴ₂）、
４０４はプロセッサ１０３→プロセッサ１０２の割り込
み信号（ＩＮＴ₃）、４０５はプロセッサ１０３→プロ
セッサ１０１の割り込み信号（ＩＮＴ₄）、４０６はプ
ロセッサ１０１→プロセッサ１０３の割り込み信号（Ｉ
ＮＴ₅）である。１０１１はＩＮＴ₀４０１のインタラプ
タ、１０１３はＩＮＴ₅４０６のインタラプタ、１０２
１はＩＮＴ₁４０２のインタラプタ、１０２３はＩＮＴ₂
４０３のインタラプタ、１０３１はＩＮＴ₃４０４のイ
ンタラプタ、１０３３はＩＮＴ₄４０５のインタラプタ
である。１０１２はＩＮＴ₁４０２のインタラプトハン
ドラ、１０１４はＩＮＴ₄４０５のインタラプトハンド
ラ、１０２２はＩＮＴ₀４０１のインタラプトハンド
ラ、１０２４はＩＮＴ₃４０４のインタラプトハンド
ラ、１０３２はＩＮＴ₂４０３のインタラプトハンド
ラ、１０３４はＩＮＴ₅４０６のインタラプトハンドラ
である。

【００１０】この例では、３台のプロセッサ間の相互の
データ通信に関して、６本の割り込みが必要であること
を示している。更に、プロセッサ数が４台に増えた場合
には、１２本の割り込みが必要となる。

【００１１】一般に、１：１の割り込みを用いて複数の
ピアツーピアの割り込み通信をする場合に、ｎ台のプロ
セッサ間では、ｎ（ｎ−１）本の割り込みラインが必要
となる。

【００１２】実際の汎用のマイクロコンピュータ用のシ
ステムバス（マルチバスやＶＭＥバスなど）では、バス
上の汎用の割り込みラインは７〜８本が普通であり、プ
ロセッサ間通信の他にも多くの割り込み要素を持つシス
テムを想定すると、この汎用割り込みを用いて多数のプ
ロセッサ間通信割り込みまで実現することは困難であ
る。おそらく、プロセッサ数３が限界である。

【００１３】また、このように多数のプロセッサを用い
たマルチプロセッサシステムにおいては、通常、各プロ
セッサはそれぞれ出力すべき割り込みに応じたインタラ
プタを持つ必要があるため、全体としてのハードウェア
量が多くなる。その理由は、以下の通りである。

【００１４】インタラプタは、それぞれ目的のプロセッ
サ毎に割り込みを時分割して発生させる場合には、それ
ぞれのプロセッサ当たり１回路でも済ませることも可能
であるが、同時に複数のプロセッサに対して割り込みを
発生させることはできない。同じ要因で複数の割り込み
を発生させる場合には、時系列的な分割をせざるを得な
い。一方、同時に複数の割り込みを発生させようとする
と、同時発生するそれぞれの割り込みライン毎に１回路
のインタラプタが必要となる。

【００１５】従って、前述の３台のプロセッサによるマ
ルチプロセッサシステムの場合、システム内に最低でも
１２回路のインタラプタが必要となる。

【００１６】このように、システム全体のハードウェア
量が増大化するということは、単に価格的な面からデメ
リットであるというだけでなく、物理的な信頼性の面か
らも良い方向ではなくなる。また、ソフトウェア面から
見ると、制御対象が数多く存在する点と、各プロセッサ
毎に異なる制御が必要となる可能性が高いことから、こ
れも総合的なシステムの信頼性を低下させる要因とな
る。

【００１７】そこで本発明は、上記課題を解決し、シス
テム全体のハードウェア量を増大することなく、非常に
シンプルな構成でプロセッサ相互間のデータ伝送と割り
込みの発生とを自由に行うことが可能で、かつシステム
全体の総合的な信頼性の向上が図れるマルチプロセッサ
システムを提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明は、共有メモリな
どと共にマイクロコンピュータを構築するマルチプロセ
ッサシステムにおいて、システム内に唯一存在する共有
メモリ上に、割り込みを受け付けるプロセッサに対応す
る数のインタラプタを設けるとともに、これらの各イン
タラプタに対する割り込み要求発生回路を具備すること
によって、システム内で発生すべき全てのプロセッサ間
通信割り込みを一括して発生させることができるプロセ
ッサ間通信方式としたことを特徴とする。

【００１９】上記割り込み要求発生回路は、割り込みを
発生させるプロセッサが共有メモリ上に予め設定したブ
ロックにアクセスをすることによって、目的のプロセッ
サに対する割り込みを発生させたり、クリアしたりする
ことができる機能を具備する。その機能の実現には、共
有メモリに対するアクセスのアドレスを判別するための
デコーダ回路と、このデコーダ回路の出力及び共有メモ
リに対するリード／ライト条件の論理積（ＡＮＤ）を取
るための論理回路とを具備させる。

【００２０】前記割り込み要求発生回路は、割り込みを
発生させるプロセッサが共有メモリ上に予め設定したブ
ロックにアクセスをすることによって、システム上の全
てのプロセッサに対して同報通信割り込みを掛けられる
機能を具備する。その機能の実現には、共有メモリに対
するアクセスのアドレスを判別するためのデコーダ回路
と、各デコーダ回路の出力同士の論理和（ＯＲ）を取る
ＯＲ回路と、このＯＲ回路の出力及び共有メモリに対す
るリード／ライト条件の論理積（ＡＮＤ）を取って割り
込みのセット／クリアをするための論理回路とを具備さ
せる。

【００２１】また、前記割り込み要求発生回路は、割り
込みを発生させるプロセッサが共有メモリ上に予め設定
したブロックにアクセスをし、かつそのアクセス時に共
有メモリに対して書き込むデータ上に割り込み先のプロ
セッサを指定するための機能を持たせることによって、
システム上の任意のプロセッサに対して同報通信割り込
みを掛けられる機能を具備する。その機能の実現には、
共有メモリに対するアクセスのアドレスを判別するため
のデコーダ回路と、各デコーダ回路の出力同士の論理和
（ＯＲ）を取るＯＲ回路と、このＯＲ回路の出力、共有
メモリに対するライト条件及びそのアクセス時のデータ
ビットの論理積（ＡＮＤ）を取って割り込みを発生させ
るための論理回路とを具備させる。

【００２２】

【発明の実施の形態】図１に本発明の一実施形態として
マルチプロセッサ間通信方式の構成の概念を示す。ここ
では、プロセッサ数が３台の場合のシステム構成を示し
ている。図中、１０１〜１０３はプロセッサ、２０１は
プロセッサ１０１〜１０３から共にアクセス可能な共有
メモリ、３０１〜３０３は各プロセッサ１０１〜１０３
の共有メモリ２０１に対するアクセスの経路を示してお
り、共通のデータ転送用バスであると考えてよい。ま
た、図では３０１〜３０３に区分されているが、１本の
バスでよい。

【００２３】４０１は共有メモリ２０１→プロセッサ１
０１の割り込み信号（ＩＮＴ₀）、４０２は共有メモリ
２０１→プロセッサ１０２の割り込み信号（ＩＮ
Ｔ₁）、４０３は共有メモリ２０１→プロセッサ１０３
の割り込み信号（ＩＮＴ₂）である。２０１１はＩＮＴ₀
４０１を発生させるための共有メモリ２０１内蔵のイン
タラプタ、２０１２はＩＮＴ₁４０２のインタラプタ、
２０１３はＩＮＴ₂４０３のインタラプタである。ま
た、２０２は共有メモリ２０１内に設けられた割り込み
要求発生回路であり、それぞれのプロセッサ１０１〜１
０３からのデータ転送に応じて、予め定められたプロセ
ッサに対する割り込み要求（ＩＮＴ₀要求〜ＩＮＴ₂要
求）を発生させる。

【００２４】次に、このマルチプロセッサ間通信方式の
概念を説明する。まず、プロセッサ１０１がプロセッサ
１０２に対してデータの通信を行う場合、プロセッサ１
０１は、必要なデータを共有メモリ２０１に書き込んだ
後、予め定められたルールに従って、割り込み要求発生
回路２０２に対しプロセッサ１０２に対する割り込み発
生を要求する。すると、割り込み要求発生回路２０２は
インタラプタ２０１２を駆動してプロセッサ１０２に対
するＩＮＴ₁４０２を発生させる。プロセッサ１０２
は、割り込みを受け付けると共有メモリ２０１上のデー
タを読み出す。

【００２５】同様に、プロセッサ１０３がプロセッサ１
０１に対してデータの通信を行う場合、プロセッサ１０
３は、必要なデータを共有メモリ２０１に書き込んだ
後、予め定められたルールに従って、割り込み要求発生
回路２０２に対しプロセッサ１０１に対する割り込み発
生を要求する。すると、割り込み要求発生回路２０２は
インタラプタ２０１１を駆動してプロセッサ１０１に対
するＩＮＴ₀４０１を発生させる。

【００２６】プロセッサ１０２→プロセッサ１０１の通
信、プロセッサ１０１→プロセッサ１０３の通信、プロ
セッサ１０２とプロセッサ１０３の間の通信も同様であ
る。

【００２７】この構成では、各プロセッサ１０１〜１０
３に対するインタラプタは、システム内にそのプロセッ
サの数しか存在せず、全て共有メモリ２０１上に置かれ
ていることが特徴である。また、共有メモリ２０１上の
割り込み要求発生回路２０２は、システム内に唯一の共
有資源である。これだけのハードウェア資源だけで、各
プロセッサから任意のプロセッサに対する相互の割り込
みが全て可能になる。

【００２８】ここで、実際に上記の動作を実現すめため
の、割り込み要求発生回路２０２の方式について例を挙
げる。この回路については、様々な条件を個々に加える
ことができるが、これはその一例である。

【００２９】図２と図３に回路構成と動作説明のための
概念図を示す。図２は回路構成を示すものであり、２０
２は割り込み要求発生回路（全体）、２０２１はアドレ
スデコーダ回路、２０２２〜２０２４はＯＲ回路、２０
２５〜２０３０はＡＮＤ回路である。２０３〜２０５は
ＩＮＴ₀〜ＩＮＴ₂のインタラプタ回路を示す。また、Ａ
は共有メモリへのアドレス入力バス、Ｂは共有メモリに
対するデータの書き込み信号、Ｃは共有メモリに対する
データの読み出し信号、２０２１ａ〜２０２１ｄはアド
レスデコーダ出力信号、２０２２ａ〜２０２４ａはＯＲ
回路２０２２〜２０２４の出力である。２０２５ａ〜２
０３０ａはＡＮＤ回路２０２５〜２０３０の出力であ
る。この内、信号２０２５ａ〜２０２７ａはＩＮＴ₀〜
ＩＮＴ₂割り込みの発生要求信号で、それぞれのレベル
のインタラプタを駆動する信号である。また、信号２０
２８ａ〜２０３０ａは、ＩＮＴ₀〜ＩＮＴ₂割り込みのク
リア信号として、各レベルのインタラプタに与えられ
る。同図において、各信号は全て正論理（Ｈレベルで
真）とする。

【００３０】図３は共有メモリのメモリアドレスマップ
の概念を示している。ブロック０は実際に伝送すべきデ
ータの格納エリア、ブロック１はＩＮＴ₀の割り込み発
生要求／クリアエリア、ブロック２はＩＮＴ₁の割り込
み発生要求／クリアエリア、ブロック３はＩＮＴ₂の割
り込み発生要求／クリアエリア、ブロック４はＩＮＴ₀
〜ＩＮＴ₂の全割り込み発生要求エリアである。

【００３１】今、ブロック１に対する共有メモリへのア
クセスに対しては、信号２０２１ａがアサートされるも
のとする。同様に、ブロック２に対する共有メモリへの
アクセスに対しては信号２０２１ｂ、ブロック３に対す
る共有メモリへのアクセスに対しては信号２０２１ｃ、
ブロック４に対する共有メモリへのアクセスに対しては
信号２０２１ｄがそれぞれアサートされるものとする。

【００３２】そうすると、個別にブロック１〜ブロック
３に対する書き込みアクセスが起こった場合には、信号
２０２５ａ〜２０２７ａが個々にアサートされる。ま
た、個別にブロック１〜ブロック３に対する読み出しア
クセスが起こった場合には、信号２０２８ａ〜２０３０
ａが個々にアサートされる。一方、ブロック４に対する
書き込みアクセスが起こった場合には、信号２０２５ａ
〜２０２７ａが同時にアサートされる。

【００３３】以下に、動作例を実施態様１〜実施態様３
として記述する。

【００３４】実施態様１上述の回路構成において、いずれかのプロセッサからブ
ロック１に対する書き込みアクセスが起こった場合を考
えてみる。まず、アドレス条件から信号２０２１ａがア
サートされる。また、書き込み条件からＢ信号がアサー
トされ、これに伴い信号２０２５ａがアサートされる。
これは、ＩＮＴ₀割り込みの発生要求信号としてのもの
であり、ＩＮＴ₀割り込みのインタラプタを駆動する。
ＩＮＴ₀のインタラプタによりプロセッサ１０１に対す
る割り込みが発生すると、プロセッサ１０１は割り込み
をクリアにするために共有メモリ上の同ブロック（ブロ
ック１）を読み出す。なお、このブロックのメモリに
は、ヘッダ情報などを書き込んで置くことが可能で、通
信上の情報の交換に役立てることが可能である。

【００３５】すると、アドレス条件から信号２０２１ａ
がアサートされ、また読み出し条件から信号Ｃがアサー
トされるため、信号２０２８ａがアサートされる。この
信号はＩＮＴ₀割り込みのクリア信号であり、ＩＮＴ₀レ
ベルのインタラプタに与えられると同割り込みのクリア
が可能となる。これにより、プロセッサ１０１に対する
割り込みを発生させることができたことになる。プロセ
ッサ１０１は、予め定められた自分へのデータの領域か
ら伝送されたデータを読み出せばよい。

【００３６】その他のプロセッサから他のプロセッサへ
のデータ伝送も同様の方法で行うことができる。

【００３７】このようなマルチプロセッサ間通信方式で
は、プロセッサ間の割り込みのために各プロセッサは専
用のインタラプタを持つ必要がなくなり、共有メモリ上
にシステム内に唯一存在する割り込み要求発生回路と、
各プロセッサに対応した数のインタラプタを搭載してお
くことによって、プロセッサ相互間のデータ伝送と割り
込みの発生とを自由に行うことが可能となる。

【００３８】実施態様２図２及び図３に示す割り込み要求発生回路２０２を使用
すれば、もう一つの課題であった、割り込みの同時発生
も可能となる。同回路構成において、いずれかのプロセ
ッサからブロック４に対する書き込みアクセスが起こっ
た場合を考えてみる。まず、アドレス条件から信号２０
２１ｄがアサートされる。すると、ＯＲ条件から信号２
０２２ａ〜２０２４ａが同時にアサートされる。また、
書き込み条件から信号Ｂがアサートされるため、信号２
０２５ａ〜２０２７ａが同時にアサートされる。これ
は、ＩＮＴ₀〜ＩＮＴ₂割り込みの発生要求信号としてＩ
ＮＴ₀〜ＩＮＴ₂割り込みのインタラプタの全てを駆動す
る。ＩＮＴ₀〜ＩＮＴ₂のインタラプタにより全プロセッ
サ１０１〜１０３に対する割り込みが発生すると、プロ
セッサ１０１〜１０３が割り込みをクリアするために、
対応した共有メモリ上のブロック１〜３を読み出す。こ
れは、別々のバスサイクルとなる。

【００３９】すると、アドレス条件から信号２０２１ａ
〜２０２１ｃがアサートされ、また読み出し条件から信
号Ｃがアサートされるため、信号２０２８ａ〜２０３０
ａがアサートされる。この信号はＩＮＴ₀〜ＩＮＴ₂割り
込みのクリア信号であり、ＩＮＴ₀〜ＩＮＴ₂レベルのイ
ンタラプタに与えられると対応した割り込みのクリアが
可能となる。これにより、同時に全プロセッサ１０１〜
１０３に対する割り込みを発生させることができた訳で
ある。但し、クリア動作は、各プロセッサが確実に割り
込みを受け付けたことを保証するために、それぞれのプ
ロセッサ毎に独立した処理としている。

【００４０】このようなマルチプロセッサ間通信方式で
は、プロセッサ間の割り込みのために、各プロセッサが
専用のインタラプタを持つ必要がなくなり、共有メモリ
上にシステム内に唯一存在する割り込み要求発生回路
と、各プロセッサに対応した数のインタラプタを搭載し
ておくことによって、単一のプロセッサから複数のプロ
セッサに対して同時に割り込みを発生させる、いわゆる
同報通信割り込みの発生も可能となる。これにより、よ
りシンプルな処理によって、より正確なマルチプロセッ
サ間通信を実現することが可能となる。

【００４１】実施態様３図２と図３によって示された上記の実施態様１、２を更
に発展させると、割り込み要求発生回路２０２におい
て、あるプロセッサが複数のプロセッサに対して同時に
通信する処理をより一層具体化することができる。例え
ば、図３におけるブロック４によって全てのプロセッサ
に対する割り込みを発生させていたが、共有メモリ上の
このブロックへの書き込みのデータに意味を持たせるこ
とによって、そのアクセスによって発生させる通信割り
込みの通信先のプロセッサを指定できるようになる。

【００４２】図４と図５にこの機能の概要を示す。図４
の図２との相違点は、ＡＮＤ回路２０２５〜２０２７が
３入力ＡＮＤ回路２０２５´〜２０２７´となった点で
あり、それぞれのＡＮＤ回路２０２５´〜２０２７´に
は共有メモリデータバス上のデータラインＤ₀〜Ｄ₂が接
続されている。

【００４３】また、図５には図３に示した共有メモリの
メモリアドレスマップ上のブロック４部分のデータ構造
を示している。同図において、ＩＮＴ_0E（Ｄ₀）〜ＩＮ
Ｔ_2E(D₂）は、それぞれＩＮＴ₀〜ＩＮＴ₂割り込みイネ
ーブルを指定するビットである。

【００４４】この場合、プロセッサが他の特定された複
数のプロセッサに対して同報通信を行う場合には、共有
メモリに書き込むデータ上に通信先のプロセッサに対応
するイネーブルビットをセットして、ブロック４に書き
込みを行えばよい。例えば、プロセッサ１０２と１０３
に対する同報通信時には、ブロック４にＤ₂＝１、Ｄ₁＝
１、Ｄ₀＝０のデータを書き込めばよい。

【００４５】

【発明の効果】本発明の効果を以下に列挙する。

【００４６】(1).プロセッサ間の割り込みのために、そ
れぞれのプロセッサが専用のインタラプタを持つ必要が
なく、共有メモリ上に、システム内に唯一存在する割り
込み要求の発生回路と、各プロセッサに対応した数のイ
ンタラプタを搭載しておくことによって、プロセッサ相
互間のデータ伝送と割り込みの発生とを自由に行うこと
が可能である。

【００４７】(2).共有メモリ上に、システム内に唯一存
在する割り込み要求の発生回路と、各プロセッサに対応
した数のインタラプタを搭載しておくことによって、単
一のプロセッサから複数のプロセッサに対して同時に割
り込みを発生させる、いわゆる同報通信割り込みの発生
も可能となる。これにより、よりシンプルな処理によっ
て、より正確なマルチプロセッサ間通信を実現すること
が可能となる。

【００４８】(3).共有メモリ上の同報通信割り込みブロ
ックへの書き込みのデータに意味を持たせることによっ
て、そのアクセスによって発生させる通信割り込みの通
信先のプロセッサを指定できるようになる。

【００４９】(4).上記(1)〜(3)項により、システム全体
のハードウェア量を増大化することなく、非常にシンプ
ルな構成で高度なマルチプロセッサシステムを構築する
ことが可能となり、単に価格的な面からのメリットだけ
でなく、物理的な信頼性を高めることができる。また、
ソフトウェア面から見ると、制御対象が少ない上に、各
プロセッサから見た制御方式が共通化できるといったメ
リットが生じる。これらは、システム全体の総合的な信
頼性を向上させることになる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるマルチプロセッサ
間通信方式の構成概念図。

【図２】一実施形態のマルチプロセッサ間通信用割り込
み要求発生回路の構成図。

【図３】一実施形態の共有メモリアドレスマップ。

【図４】マルチプロセッサ間通信用割り込み要求発生回
路の機能追加例を示す構成図。

【図５】マルチプロセッサ間通信に使用する共有メモリ
データ構造の説明図。

【図６】一般的なマルチプロセッサシステムの概略構成
図。

【図７】従来のシステムにおける３プロセッサ時のプロ
セッサ間通信割り込みを説明する概念図。

【符号の説明】

０〜４…共有メモリのブロック１０１〜１０３…プロセッサ２０１…共有メモリ２０２…割り込み要求発生回路３０１〜３０３…各プロセッサの共有メモリに対するア
クセス経路（共通のデータ転送用バス）４０１…ＩＮＴ₀（共有メモリ→プロセッサ１０１の割
り込み信号）４０２…ＩＮＴ₁（共有メモリ→プロセッサ１０２の割
り込み信号）４０３…ＩＮＴ₂（共有メモリ→プロセッサ１０３の割
り込み信号）１０１２、１０２２、１０３２…インタラプトハンドラ２０１１〜２０１３…インタラプタ２０２１…アドレスデコーダ回路Ａ…共有メモリへのアドレス入力バスＢ…共有メモリに対する書き込み信号Ｃ…共有メモリに対する読み出し信号Ｄ₀〜Ｄ₂…共有メモリデータバス上のデータラインＩＮＴ_0E…ＩＮＴ₀割り込みイネーブルを指定するビッ
トＩＮＴ_1E…ＩＮＴ₁割り込みイネーブルを指定するビッ
トＩＮＴ_2E…ＩＮＴ₂割り込みイネーブルを指定するビッ
ト

Claims

【特許請求の範囲】

【請求項１】共有メモリなどと共にマイクロコンピュ
ータを構築するマルチプロセッサシステムにおいて、シ
ステム内に唯一存在する共有メモリ上に、割り込みを受
け付けるプロセッサに対応する数のインタラプタを設け
るとともに、これらの各インタラプタに対する割り込み
要求発生回路を具備することによって、システム内で発
生すべき全てのプロセッサ間通信割り込みを一括して発
生させることができるプロセッサ間通信方式としたこと
を特徴とするマルチプロセッサシステム。
【請求項２】割り込みを発生させるプロセッサが共有
メモリ上に予め設定したブロックにアクセスをすること
によって、目的のプロセッサに対する割り込みを発生さ
せたり、クリアしたりすることができる機能を割り込み
要求発生回路に具備させたことを特徴とする請求項１に
記載のマルチプロセッサシステム。
【請求項３】割り込みを発生させるプロセッサが共有
メモリ上に予め設定したブロックにアクセスをすること
によって、システム上の全てのプロセッサに対して同報
通信割り込みを掛けられる機能を割り込み要求発生回路
に具備させたことを特徴とする請求項１に記載のマルチ
プロセッサシステム。
【請求項４】割り込みを発生させるプロセッサが共有
メモリ上に予め設定したブロックにアクセスをし、かつ
そのアクセス時に共有メモリに対して書き込むデータ上
に割り込み先のプロセッサを指定するための機能を持た
せることによって、システム上の任意のプロセッサに対
して同報通信割り込みを掛けられる機能を割り込み要求
発生回路に具備させたことを特徴とする請求項１に記載
のマルチプロセッサシステム。