JP2776390B2 - 送信系及び受信系バスインタフェース - Google Patents
送信系及び受信系バスインタフェースInfo
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- JP2776390B2 JP2776390B2 JP1309023A JP30902389A JP2776390B2 JP 2776390 B2 JP2776390 B2 JP 2776390B2 JP 1309023 A JP1309023 A JP 1309023A JP 30902389 A JP30902389 A JP 30902389A JP 2776390 B2 JP2776390 B2 JP 2776390B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Description
【発明の詳細な説明】 〔概 要〕 Ｎビット幅のアドレス線およびＮビット幅のデータ線
からなる第１バスより受信したアドレスおよび一連のデ
ータを、第２バスへ受信するために一時保持する送信系
バッファと、該送信系バッファの入力側および出力側に
それぞれ設けられる送信系入力分配部および送信系出力
分配部とから送信系を構成し、前記第２バスから受信し
たアドレスおよび一連のデータを、前記第１バスへ送信
するために一時保持する受信系バッファと、該受信系バ
ッファの入力側および出力側にそれぞれ設けられる受信
系入力分配部および受信系出力分配部とから受信系を構
成するバスインタフェースに関し、 第２バスのバス幅がＮビットから2Nビットに切り換わ
っても、高速なバッファを用いることなく、また転送サ
イクルを高速化させることなく、第１バスと第２バスと
のインタフェース機能を発揮させることを目的とし、 前記送信系および受信系バッファをそれぞれ、上位Ｎ
ビットおよび下位Ｎビットのバッファ対を複数対縦属接
続して構成すると共に、前記第２バスがＮビット幅で構
成される場合、前記送信系において、前記送信系入力分
配部は前記第１バスからのアドレスおよび一連のデータ
を前記上位Ｎビットおよび下位Ｎビットのバッファ対に
交互に入力し、前記送信系出力分配部は該バッファ対の
内容を交互に取り出して前記第２バスに送出し、また前
記受信系において、前記受信系入力分配部は前記第２バ
スからのアドレスおよび一連のデータを前記上位Ｎビッ
トおよび下位Ｎビットのバッファ対に交互に入力し、前
記受信系出力分配部は該バッファ対の内容を交互に取り
出して前記第１バスに送出し、前記第２バスが2Nビット
幅で構成される場合、前記送信系において、前記送信系
入力分配部は前記第１バスからのアドレスおよび一連の
データを前記上位Ｎビットおよび下位Ｎビットのバッフ
ァ対に交互に入力し、前記送信系出力分配部は該バッフ
ァ対の内容を同時に取り出して前記第２バスに送出し、
また前記受信系において、前記受信系入力分配部は前記
第２バスからのアドレスおよび一連のデータを前記上位
Ｎビットおよび下位Ｎビットのバッファ対に同時に入力
し、前記受信系出力分配部は該バッファ対の内容を交互
に取り出して前記第１バスに送出するように構成する。
からなる第１バスより受信したアドレスおよび一連のデ
ータを、第２バスへ受信するために一時保持する送信系
バッファと、該送信系バッファの入力側および出力側に
それぞれ設けられる送信系入力分配部および送信系出力
分配部とから送信系を構成し、前記第２バスから受信し
たアドレスおよび一連のデータを、前記第１バスへ送信
するために一時保持する受信系バッファと、該受信系バ
ッファの入力側および出力側にそれぞれ設けられる受信
系入力分配部および受信系出力分配部とから受信系を構
成するバスインタフェースに関し、 第２バスのバス幅がＮビットから2Nビットに切り換わ
っても、高速なバッファを用いることなく、また転送サ
イクルを高速化させることなく、第１バスと第２バスと
のインタフェース機能を発揮させることを目的とし、 前記送信系および受信系バッファをそれぞれ、上位Ｎ
ビットおよび下位Ｎビットのバッファ対を複数対縦属接
続して構成すると共に、前記第２バスがＮビット幅で構
成される場合、前記送信系において、前記送信系入力分
配部は前記第１バスからのアドレスおよび一連のデータ
を前記上位Ｎビットおよび下位Ｎビットのバッファ対に
交互に入力し、前記送信系出力分配部は該バッファ対の
内容を交互に取り出して前記第２バスに送出し、また前
記受信系において、前記受信系入力分配部は前記第２バ
スからのアドレスおよび一連のデータを前記上位Ｎビッ
トおよび下位Ｎビットのバッファ対に交互に入力し、前
記受信系出力分配部は該バッファ対の内容を交互に取り
出して前記第１バスに送出し、前記第２バスが2Nビット
幅で構成される場合、前記送信系において、前記送信系
入力分配部は前記第１バスからのアドレスおよび一連の
データを前記上位Ｎビットおよび下位Ｎビットのバッフ
ァ対に交互に入力し、前記送信系出力分配部は該バッフ
ァ対の内容を同時に取り出して前記第２バスに送出し、
また前記受信系において、前記受信系入力分配部は前記
第２バスからのアドレスおよび一連のデータを前記上位
Ｎビットおよび下位Ｎビットのバッファ対に同時に入力
し、前記受信系出力分配部は該バッファ対の内容を交互
に取り出して前記第１バスに送出するように構成する。
本発明は、Ｎ（Ｎは自然数）ビット幅のアドレス線お
よびＮビット幅のデータ線からなる第１バスより受信し
たアドレスおよび一連のデータを、第２バスへ送信する
ために一時保持する送信系バッファと、該送信系バッフ
ァの入力側および出力側にそれぞれ設けられる送信系入
力分配部および送信系出力分配部とから送信系を構成
し、前記第２バスから受信したアドレス、およびメモリ
のブロック転送の如き一連のデータを、前記第１バスへ
送信するために一時保持する受信系バッファと、該受信
系バッファの入力側および出力側にそれぞれ設けられる
受信系入力分配部および受信系出力分配部とから受信系
を構成するバスインタフェースに関する。
よびＮビット幅のデータ線からなる第１バスより受信し
たアドレスおよび一連のデータを、第２バスへ送信する
ために一時保持する送信系バッファと、該送信系バッフ
ァの入力側および出力側にそれぞれ設けられる送信系入
力分配部および送信系出力分配部とから送信系を構成
し、前記第２バスから受信したアドレス、およびメモリ
のブロック転送の如き一連のデータを、前記第１バスへ
送信するために一時保持する受信系バッファと、該受信
系バッファの入力側および出力側にそれぞれ設けられる
受信系入力分配部および受信系出力分配部とから受信系
を構成するバスインタフェースに関する。
一般に異なる２つのバスを有するコンピュータシステ
ムでは、これら２つのバスの間に介在させるバスインタ
フェースが必要である。例えばマルチプロセッサシステ
ムは、複数の中央処理装置（CPU）やこれらの共通資源
となるメモリやI/O（Input/Output）ユニットがそれぞ
れ第１バスを具備しており、各該第１バスを、共通の第
２バスを介して相互に接続し合う。ここに第１バスは通
常ローカルバスと称され、第２バスは通常システムバス
と称される。バスインタフェースは各ローカルバス対応
に設けられ、システムバスに接続する。
ムでは、これら２つのバスの間に介在させるバスインタ
フェースが必要である。例えばマルチプロセッサシステ
ムは、複数の中央処理装置（CPU）やこれらの共通資源
となるメモリやI/O（Input/Output）ユニットがそれぞ
れ第１バスを具備しており、各該第１バスを、共通の第
２バスを介して相互に接続し合う。ここに第１バスは通
常ローカルバスと称され、第２バスは通常システムバス
と称される。バスインタフェースは各ローカルバス対応
に設けられ、システムバスに接続する。
近年のコンピュータシステムでは、システム性能の向
上を図るため、バス幅を広げ１回の転送シーケンスにお
ける情報（アドレスおよび一連のデータ）の転送量を増
大させる傾向にある。
上を図るため、バス幅を広げ１回の転送シーケンスにお
ける情報（アドレスおよび一連のデータ）の転送量を増
大させる傾向にある。
ところがバス幅を広げると当然信号線の本数は増え、
またハードウェア規模は増大する。したがってシステム
に要求される性能を勘案した上で第２バス（システムバ
ス）のバス幅をＮビット（例えば32ビット）にしたり、
2Nビット（例えば64ビット）のいずれかに決定する必要
がある。
またハードウェア規模は増大する。したがってシステム
に要求される性能を勘案した上で第２バス（システムバ
ス）のバス幅をＮビット（例えば32ビット）にしたり、
2Nビット（例えば64ビット）のいずれかに決定する必要
がある。
そうすると、バスインタフェースとしては上記のＮビ
ットのモードおよび2Nビットのモードのいずれにも対応
できる構成としておくのが得策である。本発明はこのよ
うなＮビット/2Nビット共用のバスインタフェースにつ
いて述べる。
ットのモードおよび2Nビットのモードのいずれにも対応
できる構成としておくのが得策である。本発明はこのよ
うなＮビット/2Nビット共用のバスインタフェースにつ
いて述べる。
第９図は本発明が適用される一システム例の概要を示
す図である。本図において、コンピュータシステム10
は、複数の第１バス（例えばローカルバス）11と第２バ
ス（例えばシステムバス）12を情報転送用のバスとして
具備し、各第１バス11は中央処理装置（CPU）14、メモ
リ（MEM）15、I/Oユニット16等に接続している。
す図である。本図において、コンピュータシステム10
は、複数の第１バス（例えばローカルバス）11と第２バ
ス（例えばシステムバス）12を情報転送用のバスとして
具備し、各第１バス11は中央処理装置（CPU）14、メモ
リ（MEM）15、I/Oユニット16等に接続している。
これら第１バス11と第２バス12との接続は各バスイン
タフェース（BS・I/F）13を介して行われる。この場
合、第２バス12は例えば32（Ｎ＝32）ビット幅である
が、システム性能の向上が求められれば、これを2N（＝
64）ビット幅に変更しなければならない。したがって各
バスインタフェース13としてはＮビット/2Nビット共用
のバスインタフェースである必要がある。
タフェース（BS・I/F）13を介して行われる。この場
合、第２バス12は例えば32（Ｎ＝32）ビット幅である
が、システム性能の向上が求められれば、これを2N（＝
64）ビット幅に変更しなければならない。したがって各
バスインタフェース13としてはＮビット/2Nビット共用
のバスインタフェースである必要がある。
第10図は従来のバスインタフェースの一例を示す回路
図である。本図において、上段側が送信系、下段側が受
信系である。21は送信系バッファであり、Ｎ（Ｎは自然
数で例えば32）ビット幅のアドレス線およびＮビット幅
のデータ線からなる第１バス11より受信したアドレス
（Ａ）および一連のデータ（D1,D2,D3…）を、第２バス
12へ送信するために一時保持する。該送信系バッファ21
の入力側および出力側にはそれぞれ送信系入力分配部22
および送信系出力分配部23が設けられる。
図である。本図において、上段側が送信系、下段側が受
信系である。21は送信系バッファであり、Ｎ（Ｎは自然
数で例えば32）ビット幅のアドレス線およびＮビット幅
のデータ線からなる第１バス11より受信したアドレス
（Ａ）および一連のデータ（D1,D2,D3…）を、第２バス
12へ送信するために一時保持する。該送信系バッファ21
の入力側および出力側にはそれぞれ送信系入力分配部22
および送信系出力分配部23が設けられる。
他方、受信系において、31は受信系バッファであり、
前記第２バス12から受信したアドレスおよび一連のデー
タを、前記第１バス11へ送信するために一時保持する。
該受信系バッファ31の入力側および出力側にはそれぞれ
受信系入力分配部32および受信系出力分配部33が設けら
れる。
前記第２バス12から受信したアドレスおよび一連のデー
タを、前記第１バス11へ送信するために一時保持する。
該受信系バッファ31の入力側および出力側にはそれぞれ
受信系入力分配部32および受信系出力分配部33が設けら
れる。
送信系入力分配部22はレジスタ（REG）100,101、セレ
クタ（SEL）110からなる。同様に、送信系出力分配部23
はREG102,103,104およびSEL120からなり、受信系入力分
配部32および受信系出力分配部33はそれぞれREG105,10
6,SEL130およびREG107,108,109からなる。この従来のバ
スインタフェース13の動作は、以下のタイミングチャー
トより明らかである。
クタ（SEL）110からなる。同様に、送信系出力分配部23
はREG102,103,104およびSEL120からなり、受信系入力分
配部32および受信系出力分配部33はそれぞれREG105,10
6,SEL130およびREG107,108,109からなる。この従来のバ
スインタフェース13の動作は、以下のタイミングチャー
トより明らかである。
第11図は従来例における送信系、特に第１バス側での
動作を示すタイミングチャートである。なお、本図中の
S111,S112は第10図のセレクタ110への切換制御信号（RE
G100またはREG101を選択）である。
動作を示すタイミングチャートである。なお、本図中の
S111,S112は第10図のセレクタ110への切換制御信号（RE
G100またはREG101を選択）である。
第12図は従来例における送信系、特に第２バス（Ｎビ
ット）側での動作を示すタイミングチャートである。な
お、本図中のS121,S122は第10図のセレクタ120への切換
制御信号（REG102またはバッファ21を選択）である。
ット）側での動作を示すタイミングチャートである。な
お、本図中のS121,S122は第10図のセレクタ120への切換
制御信号（REG102またはバッファ21を選択）である。
第13図は従来例における送信系、特に第２バス（2Nビ
ット）側での動作を示すタイミングチャートである。以
上は送信系の動作であり、以下受信系の動作を図で示
す。
ット）側での動作を示すタイミングチャートである。以
上は送信系の動作であり、以下受信系の動作を図で示
す。
第14図は従来例における受信系、特に第２バス（Ｎビ
ット）側での動作を示すタイミングチャートである。な
お本図中のS131,S132は第10図のセレクタ130への切換制
御信号（REG105またはREG106を選択）である。
ット）側での動作を示すタイミングチャートである。な
お本図中のS131,S132は第10図のセレクタ130への切換制
御信号（REG105またはREG106を選択）である。
第15図は従来例における受信系、特に第２バス（2Nビ
ット）側での動作を示すタイミングチャートである。
ット）側での動作を示すタイミングチャートである。
第16図は従来例における受信系、特に第１バス側での
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
従来例のバスインタフェースによると、第２バス（シ
ステムバス）12がＮビットモード（第12図）から2Nビッ
トモード（第13図）に切り換わった場合、後者の図から
明らかなようにバッファの読出しサイクルを半分にしな
ければならないという問題がある。
ステムバス）12がＮビットモード（第12図）から2Nビッ
トモード（第13図）に切り換わった場合、後者の図から
明らかなようにバッファの読出しサイクルを半分にしな
ければならないという問題がある。
またこのことは受信系についても同様であり、第２バ
ス（システムバス）12がＮビットモード（第14図）から
2Nビットモード（第15図）に切り換わった場合、後者の
図から明らかなようにバッファの書込みサイクルを半分
にしなければならないという問題がある。
ス（システムバス）12がＮビットモード（第14図）から
2Nビットモード（第15図）に切り換わった場合、後者の
図から明らかなようにバッファの書込みサイクルを半分
にしなければならないという問題がある。
このことは高速のバッファ（例えば高速RAM）を用い
なければならないというハードウェア上の不利をもたら
す。もし、このような不利を回避しようとすれば、バッ
ファの転送サイクルを倍に増加させなければならず、デ
ータ処理能率が半減する、という不利が生ずる。
なければならないというハードウェア上の不利をもたら
す。もし、このような不利を回避しようとすれば、バッ
ファの転送サイクルを倍に増加させなければならず、デ
ータ処理能率が半減する、という不利が生ずる。
したがって本発明は上記問題点に鑑み、第２バス（シ
ステムバス）のバス幅がＮビットから2Nビットに切り換
わっても、高速なバッファを用いることなく、また転送
サイクルを増加させることなく、第１バスと第２バスと
のインタフェース機能を発揮させることのできるバスイ
ンタフェースを提供することを目的とするものである。
ステムバス）のバス幅がＮビットから2Nビットに切り換
わっても、高速なバッファを用いることなく、また転送
サイクルを増加させることなく、第１バスと第２バスと
のインタフェース機能を発揮させることのできるバスイ
ンタフェースを提供することを目的とするものである。
第１図は本発明に係る送信系及び受信系バスインタフ
ェースの原理ブロック図である。本図に示すとおり、従
来例も本発明も基本的な構成は全く同じであり、送信系
において送信系バッファ21、送信系入力分配部22および
送信系出力分配部23があり、受信系において受信系バッ
ファ31、受信系入力分配部32および受信系出力分配部33
がある。
ェースの原理ブロック図である。本図に示すとおり、従
来例も本発明も基本的な構成は全く同じであり、送信系
において送信系バッファ21、送信系入力分配部22および
送信系出力分配部23があり、受信系において受信系バッ
ファ31、受信系入力分配部32および受信系出力分配部33
がある。
本発明のバスインタフェース40が従来例のバスインタ
フェース13（第10図）と異なるのは、まず、送信系に関
し、送信系バッファ21を、上位Ｎビットおよび下位Ｎビ
ットのバッファ対41,41′を複数対縦属接続して構成す
ると共に、第２バス12がＮビット（例えば32ビット）幅
で構成される場合、送信系入力分配部22は第１バス11か
らのアドレスおよび一連のデータを前記上位Ｎビットお
よび下位Ｎビットのバッファ対41,41′に交互に入力
し、送信系出力分配部23は該バッファ対41,41′の内容
を交互に取り出して第２バス12に送出し、また第２バス
12が2Nビット（例えば64ビット）幅で構成される場合、
送信系入力分配部22は第１バス11からのアドレスおよび
一連のデータを前記上位Ｎビットおよび下位Ｎビットの
バッファ対41,41′に交互に入力し、送信系出力分配部2
3は該バッファ対41,41′の内容を同時に取り出して第２
バス12に送出することである。
フェース13（第10図）と異なるのは、まず、送信系に関
し、送信系バッファ21を、上位Ｎビットおよび下位Ｎビ
ットのバッファ対41,41′を複数対縦属接続して構成す
ると共に、第２バス12がＮビット（例えば32ビット）幅
で構成される場合、送信系入力分配部22は第１バス11か
らのアドレスおよび一連のデータを前記上位Ｎビットお
よび下位Ｎビットのバッファ対41,41′に交互に入力
し、送信系出力分配部23は該バッファ対41,41′の内容
を交互に取り出して第２バス12に送出し、また第２バス
12が2Nビット（例えば64ビット）幅で構成される場合、
送信系入力分配部22は第１バス11からのアドレスおよび
一連のデータを前記上位Ｎビットおよび下位Ｎビットの
バッファ対41,41′に交互に入力し、送信系出力分配部2
3は該バッファ対41,41′の内容を同時に取り出して第２
バス12に送出することである。
上記の送信系の構成は、好ましくは受信系においても
採用される。受信系に関し、受信系バッファ31を、上位
Ｎビットおよび下位Ｎビットのバッファ対51,51′を複
数対縦属接続して構成すると共に、第２バス12がＮビッ
ト（例えば32ビット）幅で構成される場合、受信系入力
分配部32は第２バス12からのアドレスおよび一連のデー
タを前記上位Ｎビットおよび下位Ｎビットのバッファ対
51,51′に交互に入力し、受信系出力分配部33は該バッ
ファ対51,51′の内容を交互に取り出して第１バス11に
送出し、また第２バス12が2Nビット（例えば64ビット）
幅で構成される場合、受信系入力分配部32は第２バス12
からのアドレスおよび一連のデータを前記上位Ｎビット
および下位Ｎビットのバッファ対51,51′に同時に入力
し、受信系出力分配部33は該バッファ対51,51′の内容
を交互に取り出して第１バス11に送出する。
採用される。受信系に関し、受信系バッファ31を、上位
Ｎビットおよび下位Ｎビットのバッファ対51,51′を複
数対縦属接続して構成すると共に、第２バス12がＮビッ
ト（例えば32ビット）幅で構成される場合、受信系入力
分配部32は第２バス12からのアドレスおよび一連のデー
タを前記上位Ｎビットおよび下位Ｎビットのバッファ対
51,51′に交互に入力し、受信系出力分配部33は該バッ
ファ対51,51′の内容を交互に取り出して第１バス11に
送出し、また第２バス12が2Nビット（例えば64ビット）
幅で構成される場合、受信系入力分配部32は第２バス12
からのアドレスおよび一連のデータを前記上位Ｎビット
および下位Ｎビットのバッファ対51,51′に同時に入力
し、受信系出力分配部33は該バッファ対51,51′の内容
を交互に取り出して第１バス11に送出する。
上記の構成により、バッファ21および31に対する読出
し回数が情報の１転送につき１回で済むようにしたもの
であり、従来例における、情報の１転送につき２回の読
出しを半減させる。
し回数が情報の１転送につき１回で済むようにしたもの
であり、従来例における、情報の１転送につき２回の読
出しを半減させる。
第２図は本発明に係る送信系及び受信系バスインタフ
ェースの一実施例を示す回路図である。基本的には既述
の第10図と近似しているが、本発明のバスインタフェー
ス40では送信系バッファ21として上位Ｎビット下位Ｎビ
ットのバッファ対41,41′の縦属接続を用い、送信系入
力分配部22はレジスタ（REG）200,201,202およびセレク
タ（SEL）210で構成し、送信系出力分配部23はレジスタ
（REG）203,204およびセレクタ（SEL）220で構成する。
また、受信系バッファ31として上位Ｎビットと下位Ｎビ
ットのバッファ対51,51′の縦属接続を用い、受信系入
力分配部32はレジスタ（REG）205,206,207およびセレク
タ（SEL）230で構成し、受信系出力分配部33はレジスタ
（REG）208,209およびセレクタ（SEL）240で構成する。
このバスインタフェース40の動作は、以下の第３図〜第
８図に示すタイミングチャートより明らかである。な
お、これら第３図〜第８図は従来例における既述の第11
図〜第16図にそれぞれ対応する。
ェースの一実施例を示す回路図である。基本的には既述
の第10図と近似しているが、本発明のバスインタフェー
ス40では送信系バッファ21として上位Ｎビット下位Ｎビ
ットのバッファ対41,41′の縦属接続を用い、送信系入
力分配部22はレジスタ（REG）200,201,202およびセレク
タ（SEL）210で構成し、送信系出力分配部23はレジスタ
（REG）203,204およびセレクタ（SEL）220で構成する。
また、受信系バッファ31として上位Ｎビットと下位Ｎビ
ットのバッファ対51,51′の縦属接続を用い、受信系入
力分配部32はレジスタ（REG）205,206,207およびセレク
タ（SEL）230で構成し、受信系出力分配部33はレジスタ
（REG）208,209およびセレクタ（SEL）240で構成する。
このバスインタフェース40の動作は、以下の第３図〜第
８図に示すタイミングチャートより明らかである。な
お、これら第３図〜第８図は従来例における既述の第11
図〜第16図にそれぞれ対応する。
第３図は本発明における送信系、特に第１バス側での
動作を示すタイミングチャートである。なお本図中のS2
11,S212は第２図のセレクタ210への切換制御信号（REG2
00またはREG202を選択）である。信号S211の立ち上りに
よりREG200の内容を選択し、信号S212の立ち上りにより
REG202の内容を選択する。これらはバッファ41側（上位
側）に入力される。一方、バッファ41′側（下位側）に
はREG201の内容が入力され、これらの入力をバッファ21
内に実際に取り込むのは、バッファ書込みパルスにより
行われる。
動作を示すタイミングチャートである。なお本図中のS2
11,S212は第２図のセレクタ210への切換制御信号（REG2
00またはREG202を選択）である。信号S211の立ち上りに
よりREG200の内容を選択し、信号S212の立ち上りにより
REG202の内容を選択する。これらはバッファ41側（上位
側）に入力される。一方、バッファ41′側（下位側）に
はREG201の内容が入力され、これらの入力をバッファ21
内に実際に取り込むのは、バッファ書込みパルスにより
行われる。
第４図は本発明における送信系、特に第２バス（Ｎビ
ット）側での動作を示すタイミングチャートである。本
図中のS221,S222は第２図のセレクタ220への切換制御信
号（上位バッファ41または下位バッファ41′を選択）で
あり、信号S221の立ち上りにより上位バッファ41側を選
択し、信号S222の立ち上りにより下位バッファ41′側を
選択する。かくして、REG203には上位と下位のバッファ
内容が交互に出力される。これは第２バス12がＮビット
（例えば32ビット）の場合である。
ット）側での動作を示すタイミングチャートである。本
図中のS221,S222は第２図のセレクタ220への切換制御信
号（上位バッファ41または下位バッファ41′を選択）で
あり、信号S221の立ち上りにより上位バッファ41側を選
択し、信号S222の立ち上りにより下位バッファ41′側を
選択する。かくして、REG203には上位と下位のバッファ
内容が交互に出力される。これは第２バス12がＮビット
（例えば32ビット）の場合である。
第５図は本発明における送信系、特に第２バス（2Nビ
ット）側での動作を示すタイミングチャートである。第
２バス12が2Nビット（例えば64ビット）のときは、信号
S221のみが立ち上り放し（S222は立ち下り放し“0"）に
なり、上位バッファ41の内容がそのままレジスタREG203
に取り込まれ、これと同時に下位バッファ41′の内容が
そのままREG204に取り込まれる。さらにこれらREG203,2
04の内容が第２バス12に同時に送出される。従来例であ
る第13図においては（バッファ出力データの欄）、バッ
ファの読出しサイクルが1/2になっているが、本発明に
よればそのようなサイクルの高速化は不要である。
ット）側での動作を示すタイミングチャートである。第
２バス12が2Nビット（例えば64ビット）のときは、信号
S221のみが立ち上り放し（S222は立ち下り放し“0"）に
なり、上位バッファ41の内容がそのままレジスタREG203
に取り込まれ、これと同時に下位バッファ41′の内容が
そのままREG204に取り込まれる。さらにこれらREG203,2
04の内容が第２バス12に同時に送出される。従来例であ
る第13図においては（バッファ出力データの欄）、バッ
ファの読出しサイクルが1/2になっているが、本発明に
よればそのようなサイクルの高速化は不要である。
第６図は本発明における受信系、特に第２バス（Ｎビ
ット）側での動作を示すタイミングチャートである。第
２バス12がＮビット（例えば32ビット）モードのとき
は、信号S231は立ち下り放し（信号S232が立ち上り放し
“1"）であり、レジスタ（REG）207の内容（第２バス12
の上位Ｎビット）が選択される。このREG207の内容とレ
ジスタ（REG）205の内容（第２バス12の上位Ｎビット）
は、バッファ書込みパルスにより、上位と下位に交互に
割り振られる。なお、REG205のクロックとREG207のクロ
ックは基本クロックの1/2の周波数であり、かつ相互に
１クロック分だけ位相シフトしている。
ット）側での動作を示すタイミングチャートである。第
２バス12がＮビット（例えば32ビット）モードのとき
は、信号S231は立ち下り放し（信号S232が立ち上り放し
“1"）であり、レジスタ（REG）207の内容（第２バス12
の上位Ｎビット）が選択される。このREG207の内容とレ
ジスタ（REG）205の内容（第２バス12の上位Ｎビット）
は、バッファ書込みパルスにより、上位と下位に交互に
割り振られる。なお、REG205のクロックとREG207のクロ
ックは基本クロックの1/2の周波数であり、かつ相互に
１クロック分だけ位相シフトしている。
第７図は本発明における受信系、特に第２バス（2Nビ
ット）側での動作を示すタイミングチャートである。第
２バス12が2Nビット（64ビット）モードのときは信号S2
31が立ち上り放し（信号S232が立ち下り放し）であり、
レジスタ（REG）206の内容（第２バス12の下位Ｎビッ
ト）が選択される。このREG206の内容とREG205（第２バ
ス12の上位Ｎビット）の内容とが同時に、バッファ書込
みパルスにより、それぞれ上位バッファ51および下位バ
ッファ51′に取り込まれる。従来例である第15図におい
ては（バッファ書込みパルスの欄）、バッファの書込み
サイクルが1/2になっているが、本発明では、そのよう
なサイクルの高速化は不要である。
ット）側での動作を示すタイミングチャートである。第
２バス12が2Nビット（64ビット）モードのときは信号S2
31が立ち上り放し（信号S232が立ち下り放し）であり、
レジスタ（REG）206の内容（第２バス12の下位Ｎビッ
ト）が選択される。このREG206の内容とREG205（第２バ
ス12の上位Ｎビット）の内容とが同時に、バッファ書込
みパルスにより、それぞれ上位バッファ51および下位バ
ッファ51′に取り込まれる。従来例である第15図におい
ては（バッファ書込みパルスの欄）、バッファの書込み
サイクルが1/2になっているが、本発明では、そのよう
なサイクルの高速化は不要である。
第８図は本発明における受信系、特に第１バス側での
動作を示すタイミングチャートである。本図において、
S241,S242はセレクタ（SEL）240への切換制御信号であ
り、S241の立ち上りで、上位バッファ51側を選択し、S2
42の立ち上りで下位バッファ51′側を選択する。したが
ってSEL240の出力は第８図の対応欄に示す如くなる。レ
ジスタ（REG）209は１クロック遅れでこれら一連のデー
タD1,D2,…をデータ線に送出する。なお、対応のアドレ
スはREG208に保持され、アドレス線に送出される。な
お、REG208はアドレスイネーブルによりアドレスをラッ
チする。
動作を示すタイミングチャートである。本図において、
S241,S242はセレクタ（SEL）240への切換制御信号であ
り、S241の立ち上りで、上位バッファ51側を選択し、S2
42の立ち上りで下位バッファ51′側を選択する。したが
ってSEL240の出力は第８図の対応欄に示す如くなる。レ
ジスタ（REG）209は１クロック遅れでこれら一連のデー
タD1,D2,…をデータ線に送出する。なお、対応のアドレ
スはREG208に保持され、アドレス線に送出される。な
お、REG208はアドレスイネーブルによりアドレスをラッ
チする。
以上説明したように本発明によれば、高速なバッファ
を用いたり、あるいは転送サイクルを高速化させること
なく、Ｎビットモードのシステムバスにも、2Nビットモ
ードのシステムバスにも柔軟に対応でき、また従来例に
比べ、ハードウェア規模を大幅に増大させることもな
い。
を用いたり、あるいは転送サイクルを高速化させること
なく、Ｎビットモードのシステムバスにも、2Nビットモ
ードのシステムバスにも柔軟に対応でき、また従来例に
比べ、ハードウェア規模を大幅に増大させることもな
い。
第１図は本発明に係るバスインタフェースの原理ブロッ
ク図、 第２図は本発明に係るバスインタフェースの一実施例を
示す回路図、 第３図は本発明における送信系、特に第１バス側での動
作を示すタイミングチャート、 第４図は本発明における送信系、特に第２バス（Ｎビッ
ト）側での動作を示すタイミングチャート、 第５図は本発明における送信系、特に第２バス（2Nビッ
ト）側での動作を示すタイミングチャート、 第６図は本発明における受信系、特に第２バス（Ｎビッ
ト）側での動作を示すタイミングチャート、 第７図は本発明における受信系、特に第２バス（2Nビッ
ト）側での動作を示すタイミングチャート、 第８図は本発明における受信系、特に第１バス側での動
作を示すタイミングチャート、 第９図は本発明が適用される一システム例の概要を示す
図、 第10図は従来のバスインタフェースの一例を示す回路
図、 第11図は従来例における送信系、特に第１バス側での動
作を示すタイミングチャート、 第12図は従来例における送信系、特に第２バス（Ｎビッ
ト）側での動作を示すタイミングチャート、 第13図は従来例における送信系、特に第２バス（2Nビッ
ト）側での動作を示すタイミングチャート、 第14図は従来例における受信系、特に第２バス（Ｎビッ
ト）側での動作を示すタイミングチャート、 第15図は従来例における受信系、特に第２バス（2Nビッ
ト）側での動作を示すタイミングチャート、 第16図は従来例における受信系、特に第１バス側での動
作を示すタイミングチャートである。 図において、 11……第１バス、12……第２バス、 21……送信系バッファ、22……送信系入力分配部、 23……送信系出力分配部、 31……受信系バッファ、32……受信系入力分配部、 33……受信系出力分配部、 41,41′……バッファ対、 51,51′……バッファ対、 Ａ……アドレス、 D1,D2,D3……一連のデータ。
ク図、 第２図は本発明に係るバスインタフェースの一実施例を
示す回路図、 第３図は本発明における送信系、特に第１バス側での動
作を示すタイミングチャート、 第４図は本発明における送信系、特に第２バス（Ｎビッ
ト）側での動作を示すタイミングチャート、 第５図は本発明における送信系、特に第２バス（2Nビッ
ト）側での動作を示すタイミングチャート、 第６図は本発明における受信系、特に第２バス（Ｎビッ
ト）側での動作を示すタイミングチャート、 第７図は本発明における受信系、特に第２バス（2Nビッ
ト）側での動作を示すタイミングチャート、 第８図は本発明における受信系、特に第１バス側での動
作を示すタイミングチャート、 第９図は本発明が適用される一システム例の概要を示す
図、 第10図は従来のバスインタフェースの一例を示す回路
図、 第11図は従来例における送信系、特に第１バス側での動
作を示すタイミングチャート、 第12図は従来例における送信系、特に第２バス（Ｎビッ
ト）側での動作を示すタイミングチャート、 第13図は従来例における送信系、特に第２バス（2Nビッ
ト）側での動作を示すタイミングチャート、 第14図は従来例における受信系、特に第２バス（Ｎビッ
ト）側での動作を示すタイミングチャート、 第15図は従来例における受信系、特に第２バス（2Nビッ
ト）側での動作を示すタイミングチャート、 第16図は従来例における受信系、特に第１バス側での動
作を示すタイミングチャートである。 図において、 11……第１バス、12……第２バス、 21……送信系バッファ、22……送信系入力分配部、 23……送信系出力分配部、 31……受信系バッファ、32……受信系入力分配部、 33……受信系出力分配部、 41,41′……バッファ対、 51,51′……バッファ対、 Ａ……アドレス、 D1,D2,D3……一連のデータ。
フロントページの続き (72)発明者 谷平 久光 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 脇村 慶明 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭60−43763（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/36
Claims (2)
- 【請求項１】Ｎ（Ｎは自然数）ビット幅のアドレス線お
よびＮビット幅のデータ線からなる第１バス（11）より
受信したアドレスおよび一連のデータを、第２バス（1
2）へ送信するために一時保持する送信系バッファ（2
1）と、該送信系バッファ（21）の入力側および出力側
にそれぞれ設けられる送信系入力分配部（22）および送
信系出力分配部（23）とから送信系を構成し、 前記第２バス（12）から受信したアドレスおよび一連の
データを、前記第１バス（11）へ送信するために一時保
持する受信系バッファ（31）と、該受信系バッファ（3
1）の入力側および出力側にそれぞれ設けられる受信系
入力分配部（32）および受信系出力分配部（33）とから
受信系を構成するバスインタフェースにおいて、 前記送信系バッファ（21）を、上位Ｎビットおよび下位
Ｎビットのバッファ対（41,41′）を複数対縦属接続し
て構成すると共に 前記第２バス（12）がＮビット幅で構成される場合、前
記送信系入力分配部（22）は前記第１バス（11）からの
アドレスおよび一連のデータを前記上位Ｎビットおよび
下位Ｎビットのバッファ対（41,41′）に交互に入力
し、前記送信系出力分配部（23）は該バッファ対（41,4
1′）の内容を交互に取り出して前記第２バス（12）に
送出し、 前記第２バス（12）が2Nビット幅で構成される場合、前
記送信系入力分配部（22）は前記第１バス（11）からの
アドレスおよび一連のデータを前記上位ビットおよび下
位Ｎビットのバッファ対（41,41′）に交互に入力し、
前記送信系出力分配部（23）は該バッファ対（41,4
1′）の内容を同時に取り出して前記第２バス（12）に
送出することを特徴とする送信系バスインタフェース。 - 【請求項２】Ｎ（Ｎは自然数）ビット幅のアドレス線お
よびＮビット幅のデータ線からなる第１バス（11）より
受信したアドレスおよび一連のデータを、第２バス（1
2）へ送信するために一時保持する送信系バッファ（2
1）と、該送信系バッファ（21）の入力側および出力側
にそれぞれ設けられる送信系入力分配部（22）および送
信系出力分配部（23）とから送信系を構成し、 前記第２バス（12）から受信したアドレスおよび一連の
データを、前記第１バス（11）へ送信するために一時保
持する受信系バッファ（31）と、該受信系バッファ（3
1）の入力側および出力側にそれぞれ設けられる受信系
入力分配部（32）および受信系出力分配部（33）とから
受信系を構成するバスインタフェースにおいて、 前記受信系バッファ（31）を、上位Ｎビットおよび下位
Ｎビットのバッファ対（51,51′）を複数対縦属接続し
て構成すると共に 前記第２バス（12）がＮビット幅で構成される場合、前
記受信系入力分配部（32）は前記第２バス（12）からの
アドレスおよび一連のデータを前記上位Ｎビットおよび
下位Ｎビットのバッファ対（51,51′）に交互に入力
し、前記受信系出力分配部（33）は該バッファ対（51,5
1′）の内容を交互に取り出して前記第１バス（11）に
送出し、 前記第２バス（12）が2Nビット幅で構成される場合、前
記受信系入力分配部（32）は前記第２バス（12）からの
アドレスおよび一連のデータを前記上位Ｎビットおよび
下位Ｎビットのバッファ対（51,51′）に同時に入力
し、前記受信系出力分配部（33）は該バッファ対（51,5
1′）の内容を交互に取り出して前記第１バス（11）に
送出することを特徴とする受信系バスインタフェース。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1309023A JP2776390B2 (ja) | 1989-11-30 | 1989-11-30 | 送信系及び受信系バスインタフェース |
| US07/730,809 US5345559A (en) | 1989-11-30 | 1990-11-28 | Bus interface circuit for controlling data transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1309023A JP2776390B2 (ja) | 1989-11-30 | 1989-11-30 | 送信系及び受信系バスインタフェース |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171246A JPH03171246A (ja) | 1991-07-24 |
| JP2776390B2 true JP2776390B2 (ja) | 1998-07-16 |
Family
ID=17987949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1309023A Expired - Fee Related JP2776390B2 (ja) | 1989-11-30 | 1989-11-30 | 送信系及び受信系バスインタフェース |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5345559A (ja) |
| JP (1) | JP2776390B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444711A3 (en) * | 1990-03-02 | 1994-07-20 | Fujitsu Ltd | Bus control system in a multi-processor system |
| CA2080210C (en) * | 1992-01-02 | 1998-10-27 | Nader Amini | Bidirectional data storage facility for bus interface unit |
| US5745791A (en) * | 1992-09-16 | 1998-04-28 | Intel Corporation | System for interfacing first and second components having different data path width by generating first and second component address to read data into buffer |
| KR0157924B1 (ko) * | 1995-12-23 | 1998-12-15 | 문정환 | 데이타 전송 시스템 및 그 방법 |
| JPH09204243A (ja) * | 1996-01-29 | 1997-08-05 | Fujitsu Ltd | データ転送方法 |
| JPH1078934A (ja) * | 1996-07-01 | 1998-03-24 | Sun Microsyst Inc | パケット切替えコンピュータ・システムのマルチサイズ・バス結合システム |
| JP3663569B2 (ja) * | 1998-08-14 | 2005-06-22 | 富士通株式会社 | 二重化システム |
| US6757763B1 (en) * | 2000-04-07 | 2004-06-29 | Infineon Technologies North America Corpration | Universal serial bus interfacing using FIFO buffers |
| JP3846858B2 (ja) * | 2001-03-02 | 2006-11-15 | 株式会社日立国際電気 | ネットワーク対応画像伝送装置 |
| JP4453915B2 (ja) * | 2005-03-18 | 2010-04-21 | 富士通株式会社 | クロスバー装置、制御方法及びプログラム |
| US8155063B2 (en) * | 2008-04-28 | 2012-04-10 | Apple Inc. | Apparatus and methods for transmission and reception of data in multi-antenna systems |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149084A (en) * | 1980-04-21 | 1981-11-18 | Fujitsu Ltd | Different byte control system |
| JPS6195466A (ja) * | 1984-10-17 | 1986-05-14 | Fujitsu Ltd | マイクロコンピユ−タ |
| JPS61217859A (ja) * | 1985-03-25 | 1986-09-27 | Fujitsu Ltd | デ−タ転送方式 |
| US5224213A (en) * | 1989-09-05 | 1993-06-29 | International Business Machines Corporation | Ping-pong data buffer for transferring data from one data bus to another data bus |
| US5220651A (en) * | 1989-10-11 | 1993-06-15 | Micral, Inc. | Cpu-bus controller for accomplishing transfer operations between a controller and devices coupled to an input/output bus |
-
1989
- 1989-11-30 JP JP1309023A patent/JP2776390B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-28 US US07/730,809 patent/US5345559A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03171246A (ja) | 1991-07-24 |
| US5345559A (en) | 1994-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080501 Year of fee payment: 10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |