JPS61217859A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS61217859A JPS61217859A JP5980985A JP5980985A JPS61217859A JP S61217859 A JPS61217859 A JP S61217859A JP 5980985 A JP5980985 A JP 5980985A JP 5980985 A JP5980985 A JP 5980985A JP S61217859 A JPS61217859 A JP S61217859A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は処理データ長の異なる処理装置から転送される
データを記憶する装置におけるデータ転送方式の改良に
関する。
データを記憶する装置におけるデータ転送方式の改良に
関する。
情報処理システムにおいて、中央処理装置が処理するデ
ータのビット長と、該中央処理装置から主記憶装置を介
してデータを転送されるデータ通信制御装置、或いはフ
ァイルメモリ制御装置（以後入出力制御装置と総称する
）内に設けられたプロセッサが処理するデータのビット
長が異なる場合がある。
ータのビット長と、該中央処理装置から主記憶装置を介
してデータを転送されるデータ通信制御装置、或いはフ
ァイルメモリ制御装置（以後入出力制御装置と総称する
）内に設けられたプロセッサが処理するデータのビット
長が異なる場合がある。
かかる場合にも、中央処理装置から入出力制御装置に対
するデータ転送は極力短時間に行われることが望ましい
。
するデータ転送は極力短時間に行われることが望ましい
。
第２図は従来あるデータ転送方式の一例を示す図である
。
。
第２図において、中央処理袋Ｗ１は１６ビツトデータを
処理し、入出力制御装置２内に設けられたプロセッサ２
１は８ビツトデータを処理するものとする。
処理し、入出力制御装置２内に設けられたプロセッサ２
１は８ビツトデータを処理するものとする。
また入出力制御装置２内には、それぞれ８ビツトデータ
を２５６個格納するバッファメモリ２２が設けられてい
る。
を２５６個格納するバッファメモリ２２が設けられてい
る。
プロセッサ２１が８ビツトデータを２個、バッファメモ
リ２２に格納する場合には、バックアメモリ選択信号Ｂ
ＭＳが論理値Ｏに設定される。その結果、トライステー
トゲート２３および２４が導通状態、トライステートゲ
ート２５および２６が遮断状態となる。
リ２２に格納する場合には、バックアメモリ選択信号Ｂ
ＭＳが論理値Ｏに設定される。その結果、トライステー
トゲート２３および２４が導通状態、トライステートゲ
ート２５および２６が遮断状態となる。
かかる状態において、プロセッサ２１は最初に格納すべ
き８ビツトデータをデータバス２７に送出すると共に、
該データを格納すべきアドレスＯを示す８ビツト構成の
アドレス情報Ａ７乃至ＡＯ（−００００００００）をア
ドレスバス２８に送出する。データバス２７に送出され
たデータは、トライステートゲート２３を介してバッフ
ァメモリ２２のデータ端子りに入力され、またアドレス
バス２８に送出されたアドレス情報Ａ７乃至ＡＯは、ト
ライステートゲート２４を介してバッファメモリ２２の
アドレス端子Ａに入力される。その結果データ端子りに
入力されたデータはアドレスＯに格納される。
き８ビツトデータをデータバス２７に送出すると共に、
該データを格納すべきアドレスＯを示す８ビツト構成の
アドレス情報Ａ７乃至ＡＯ（−００００００００）をア
ドレスバス２８に送出する。データバス２７に送出され
たデータは、トライステートゲート２３を介してバッフ
ァメモリ２２のデータ端子りに入力され、またアドレス
バス２８に送出されたアドレス情報Ａ７乃至ＡＯは、ト
ライステートゲート２４を介してバッファメモリ２２の
アドレス端子Ａに入力される。その結果データ端子りに
入力されたデータはアドレスＯに格納される。
続いてプロセッサ２１が次に格納すべき８ビツトデータ
をデータバス２７に送出すると共に、該データを格納す
べきアドレス１を示すアドレス情報Ａ７乃至ＡＯ（＝Ｏ
Ｏ０００００１）をアドレスバス２８に送出すると、デ
ータは前述と同様にバックアメモリ２２のデータ端子り
に、またアドレス情報Ａ７乃至ＡＯ（＝ＯＯＯＯ０００
１）はバッファメモリ２２のアドレス端子Ａに入力され
、データ端子りに入力されたデータはアドレス１に格納
する。
をデータバス２７に送出すると共に、該データを格納す
べきアドレス１を示すアドレス情報Ａ７乃至ＡＯ（＝Ｏ
Ｏ０００００１）をアドレスバス２８に送出すると、デ
ータは前述と同様にバックアメモリ２２のデータ端子り
に、またアドレス情報Ａ７乃至ＡＯ（＝ＯＯＯＯ０００
１）はバッファメモリ２２のアドレス端子Ａに入力され
、データ端子りに入力されたデータはアドレス１に格納
する。
次に、１６ビツトデータを処理する中央処理装置ＣＰＵ
が１６ビツトデータを１個、主記憶装置３から入出力制
御装置２内のバッファメモリ２２に転送する場合には、
入出力制御装置２内のバッファメモリ選択信号ＢＭＳが
論理値１に設定される。その結果、トライステートゲー
ト２５および２６が導通状態、トライステートゲート２
３および２４が遮断状態となる。またプロセッサ２Ｉは
カウンタ２９に、転送すべき８ビツトのデータ数２を示
すデータ数情報Ｃ７乃至Ｃｏ （＝ＯＯ０００００１）
を設定する。
が１６ビツトデータを１個、主記憶装置３から入出力制
御装置２内のバッファメモリ２２に転送する場合には、
入出力制御装置２内のバッファメモリ選択信号ＢＭＳが
論理値１に設定される。その結果、トライステートゲー
ト２５および２６が導通状態、トライステートゲート２
３および２４が遮断状態となる。またプロセッサ２Ｉは
カウンタ２９に、転送すべき８ビツトのデータ数２を示
すデータ数情報Ｃ７乃至Ｃｏ （＝ＯＯ０００００１）
を設定する。
かかる状態において、中央処理装置１は転送すべき１６
ビツトデータの内の上位８ビツトを主記憶装置３から抽
出し、システムデータバス４を介して入出力制御装置２
に転送する。
ビツトデータの内の上位８ビツトを主記憶装置３から抽
出し、システムデータバス４を介して入出力制御装置２
に転送する。
入出力制御装置２においては、システムデータバス４か
ら到着する８ビツト長の上位データは、トライステート
ゲート２５を介してバックアメモリ２２のデータ端子り
に入力される。またカウンタ２９に設定されたデータ数
情報Ｃ７乃至ＣＯは、トライステートゲート２６を介し
てバッファメモリ２２のアドレス端子Ａに入力される。
ら到着する８ビツト長の上位データは、トライステート
ゲート２５を介してバックアメモリ２２のデータ端子り
に入力される。またカウンタ２９に設定されたデータ数
情報Ｃ７乃至ＣＯは、トライステートゲート２６を介し
てバッファメモリ２２のアドレス端子Ａに入力される。
その結果８ビツトの上位データは、バッファメモリ２２
のアドレスＯに格納される。
のアドレスＯに格納される。
上位データの格納が終了すると、プロセッサ２１はカウ
ンタ２９に設定されているデータ数情報Ｃ７乃至Ｃｏ
（−０００００００１）から１を減算して（ＯＯＯ００
０００）とする。
ンタ２９に設定されているデータ数情報Ｃ７乃至Ｃｏ
（−０００００００１）から１を減算して（ＯＯＯ００
０００）とする。
続いて中央処理装置１が８ビツトの下位データを主記憶
装置３から抽出し、システムデータバス４を介して入出
力装置２に転送すると、入出力制御装置２は前述と同様
の過程により、転送された８ビツトの下位データをバッ
クアメモリ２２の、データ数情報Ｃ７乃至ＣＯの示すア
ドレス１に格納する。
装置３から抽出し、システムデータバス４を介して入出
力装置２に転送すると、入出力制御装置２は前述と同様
の過程により、転送された８ビツトの下位データをバッ
クアメモリ２２の、データ数情報Ｃ７乃至ＣＯの示すア
ドレス１に格納する。
以上の説明から明らかな如く、従来あるデータ転送方式
においては、１６ビツトデータを処理する中央処理装置
１も、８ビツトデータを処理するプロセッサ２１を内蔵
する入出力制御装置２にデータを転送する場合には、８
ビツトデータに分割して転送していた。従って中央処理
装置１の処理能力の半分しか発揮出来ず、転送すべきデ
ータ数も倍加し、データ転送所要時間も倍増する。
においては、１６ビツトデータを処理する中央処理装置
１も、８ビツトデータを処理するプロセッサ２１を内蔵
する入出力制御装置２にデータを転送する場合には、８
ビツトデータに分割して転送していた。従って中央処理
装置１の処理能力の半分しか発揮出来ず、転送すべきデ
ータ数も倍加し、データ転送所要時間も倍増する。
本発明は下記の手段を講することにより、前記問題点を
解決する。
解決する。
即ち本発明においては、所定長（例えば８ビット長）の
第一のデータを各アドレスに記憶するメモリを所定数（
例えば２個）だけ設ける。
第一のデータを各アドレスに記憶するメモリを所定数（
例えば２個）だけ設ける。
所定長（８ビツト長）の第一のデータを転送された場合
にはデータと共に転送された（例えば８ピント構成の）
アドレス情報の一部（例えば最下位ビット）により第一
のデータを格納するメモリを選択し、選択されたメモリ
内の、アドレス情報の残部（上位ビット）に対応するア
ドレスに格納する。
にはデータと共に転送された（例えば８ピント構成の）
アドレス情報の一部（例えば最下位ビット）により第一
のデータを格納するメモリを選択し、選択されたメモリ
内の、アドレス情報の残部（上位ビット）に対応するア
ドレスに格納する。
一方所定長のデータの整数倍（例えば２倍）長の第二の
データ（即ち１６ビツトデータ）を転送された場合には
、転送された第二のデータをそれぞれ所定長（８ビツト
長）の部分データに分割し、総て（２個）のメモリの指
定されたアドレスにそれぞれ格納する。
データ（即ち１６ビツトデータ）を転送された場合には
、転送された第二のデータをそれぞれ所定長（８ビツト
長）の部分データに分割し、総て（２個）のメモリの指
定されたアドレスにそれぞれ格納する。
即ち本発明によれば、前記第二のデータ（即ち１６ビツ
ト長のデータ）が一度に転送可能となり、所定長（８ビ
ツト長）の部分データに分割して複数回（２回）に分け
て転送する場合に比し、転送所要時間が大幅に短縮可能
となる。
ト長のデータ）が一度に転送可能となり、所定長（８ビ
ツト長）の部分データに分割して複数回（２回）に分け
て転送する場合に比し、転送所要時間が大幅に短縮可能
となる。
以下、本発明の一実施例を図面により説明する。
第１図は本発明の一実施例によるデータ転送方式を示す
図である。なお、全図を通じて同一符号は同一対象物を
示す。また第１図においても中央処理装置１は第二のデ
ータとして１６ビフトデータを処理し、また入出力制御
装置２内のプロセッサ２１は第一のデータとして８ビツ
トデータを処理するものとする。
図である。なお、全図を通じて同一符号は同一対象物を
示す。また第１図においても中央処理装置１は第二のデ
ータとして１６ビフトデータを処理し、また入出力制御
装置２内のプロセッサ２１は第一のデータとして８ビツ
トデータを処理するものとする。
第１図においては、所定長のデータを各アドレスに記憶
するメモリとして、８ビツトデータを各１２８個記憶す
るバッファメモリ２２０および２２１を２個設けている
。
するメモリとして、８ビツトデータを各１２８個記憶す
るバッファメモリ２２０および２２１を２個設けている
。
また１６ビツトデータを一括受信可能とする手段として
、それぞれ８ビツトデータの伝達を制御するトライステ
ートゲート２３０．２３１．２５０および２５１が設け
られている。
、それぞれ８ビツトデータの伝達を制御するトライステ
ートゲート２３０．２３１．２５０および２５１が設け
られている。
第１図において、プロセッサ２Ｉが８ビフトデータを２
個、バッファメモリ２２および２３の各アドレスＯに格
納する場合には、バッファメモリ選択信号ＢＭＳが論理
値０に設定される。その結果トライステートゲート２４
．２１１，２１３．２３′０および２３１は導通状態と
なり、トライステートゲート２６．２１０．２１２．２
５０および２５１は遮断状態となる。
個、バッファメモリ２２および２３の各アドレスＯに格
納する場合には、バッファメモリ選択信号ＢＭＳが論理
値０に設定される。その結果トライステートゲート２４
．２１１，２１３．２３′０および２３１は導通状態と
なり、トライステートゲート２６．２１０．２１２．２
５０および２５１は遮断状態となる。
かかる状態において、プロセッサ２１が８ビツトデータ
を２個、バッファメモリ２２０および２２１に格納する
場合には、プロセッサ２１は最初に格納すべき８ビツト
データをデータバス２７に送出すると共に、該データを
格納すべきアドレス０を示す８ビツト構成のアドレス情
報Ａ７乃至ＡＯ（−００００００００）をアドレスバス
２８に送出する。データバス２７に送出されたデータは
、トライステートゲート２３０および２３１を介して両
バッファメモリ２２０および２２１のデータ端子りに入
力され、またアドレスバス２５に送出されたアドレス情
報の内、最下位ビットＡＯ（＝０）はトライステートゲ
ート２１１および２１３に入力され、上位７ビソＩ−Ａ
？乃至ＡＩ（＝Ｑ００００００）はトライステートゲー
ト２４を介して両バッファメモリ２２０および２２１の
アドレス端子Ａに入力され冠、かかる場合にはバッファ
メモリ２２０の選択端子Ｃ８に論理値１が、バッファメ
モリ２２１の選択端子ＣＳに論理値０が入力される為、
バッファメモリ２２０のみが選択され、データ端子りに
入力されたデータを、アドレス端子Ａに入力された上位
７ビツ）Ａ７乃至Ａ１（＝０００００００）に対応する
アドレスＯに格納する。
を２個、バッファメモリ２２０および２２１に格納する
場合には、プロセッサ２１は最初に格納すべき８ビツト
データをデータバス２７に送出すると共に、該データを
格納すべきアドレス０を示す８ビツト構成のアドレス情
報Ａ７乃至ＡＯ（−００００００００）をアドレスバス
２８に送出する。データバス２７に送出されたデータは
、トライステートゲート２３０および２３１を介して両
バッファメモリ２２０および２２１のデータ端子りに入
力され、またアドレスバス２５に送出されたアドレス情
報の内、最下位ビットＡＯ（＝０）はトライステートゲ
ート２１１および２１３に入力され、上位７ビソＩ−Ａ
？乃至ＡＩ（＝Ｑ００００００）はトライステートゲー
ト２４を介して両バッファメモリ２２０および２２１の
アドレス端子Ａに入力され冠、かかる場合にはバッファ
メモリ２２０の選択端子Ｃ８に論理値１が、バッファメ
モリ２２１の選択端子ＣＳに論理値０が入力される為、
バッファメモリ２２０のみが選択され、データ端子りに
入力されたデータを、アドレス端子Ａに入力された上位
７ビツ）Ａ７乃至Ａ１（＝０００００００）に対応する
アドレスＯに格納する。
続いてプロセッサ２１が次に格納すべき８ビツトデータ
をデータバス２７に送出すると共に、該データを格納す
べきアドレス１を示すアドレス情報Ａ７乃至ＡＯ（＝０
００００００１）をアドレスバス２８に送出すると、デ
ータバス２７に送出されたデータは前述と同様に両パフ
ファメモリ２２０および２２１のデータ端子りに入力さ
れ、またアドレスバス２８に送出されたアドレス情報の
内、最下位ビットＡＯ（＝１）はゲート２１１および２
１３に入力され、上位７ビフ）Ａ７乃至Ａ］、（＝ＯＯ
０００００）は両バッファメモリ２２０および２２１の
アドレス端子Ａに入力される。
をデータバス２７に送出すると共に、該データを格納す
べきアドレス１を示すアドレス情報Ａ７乃至ＡＯ（＝０
００００００１）をアドレスバス２８に送出すると、デ
ータバス２７に送出されたデータは前述と同様に両パフ
ファメモリ２２０および２２１のデータ端子りに入力さ
れ、またアドレスバス２８に送出されたアドレス情報の
内、最下位ビットＡＯ（＝１）はゲート２１１および２
１３に入力され、上位７ビフ）Ａ７乃至Ａ］、（＝ＯＯ
０００００）は両バッファメモリ２２０および２２１の
アドレス端子Ａに入力される。
今回はバッファメモリ２２０の選択端子ｃｓに論理値０
が、バッファメモリ２２１の選択端子Ｃ８に論理値１が
入力される為、バッファメモリ２２１のみが選択され、
データ端子りに入力されたデータを、アドレス端子Ａに
入力された上位７ビツトＡ７乃至ＡＩ （＝００００
０００）に対応するアドレス（−〇）に格納する。
が、バッファメモリ２２１の選択端子Ｃ８に論理値１が
入力される為、バッファメモリ２２１のみが選択され、
データ端子りに入力されたデータを、アドレス端子Ａに
入力された上位７ビツトＡ７乃至ＡＩ （＝００００
０００）に対応するアドレス（−〇）に格納する。
次に、１６ビツトデータを処理する中央処理装置ＣＰＵ
が１６ビツトデータを１個、主記憶装置３から入出力制
御装置２内のバッファメモリ２２０および２２１に転送
する場合には、パンツアメモリ選択信号ＢＭＳが論理値
ｌに設定される。その結果トライステートゲート２６．
２１０．２１２．２５０および２５１は導通状態となり
、トライステートゲート２４．２１１．２１３．２３０
および２３１は遮断状態となる。またプロセッサ２１は
カウンタ２９に、転送すべき１６ビツトのデータ数１を
示すデータ数情報Ｃ７乃至Ｃ０（＝０００００００１）
を設定する。
が１６ビツトデータを１個、主記憶装置３から入出力制
御装置２内のバッファメモリ２２０および２２１に転送
する場合には、パンツアメモリ選択信号ＢＭＳが論理値
ｌに設定される。その結果トライステートゲート２６．
２１０．２１２．２５０および２５１は導通状態となり
、トライステートゲート２４．２１１．２１３．２３０
および２３１は遮断状態となる。またプロセッサ２１は
カウンタ２９に、転送すべき１６ビツトのデータ数１を
示すデータ数情報Ｃ７乃至Ｃ０（＝０００００００１）
を設定する。
かかる状態で、中央処理装置１は転送すべき１６ビツト
データを主記憶装置３から抽出し、システムデータバス
４を介して入出力制御装置２に一括送出する。
データを主記憶装置３から抽出し、システムデータバス
４を介して入出力制御装置２に一括送出する。
入出力制御装置２においては、データバス４に送出され
た１６ビツトデータはそれぞれ８ビツト長の部分データ
（例えば下位データおよび上位データ）に区分され、下
位データはトライステートゲート２５０を介してバッフ
ァメモリ２２０のデータ端子りに入力され、上位データ
はトライステートゲート２５１を介してバッファメモリ
２２１のデータ端子りにそれぞれ入力される。またカウ
ンタ２９に設定されたデータ数情報Ｃ６乃至Ｃ０（−０
００００００）は、トライステートゲート２６を介して
バッファメモリ２２０および２２１の各アドレス端子Ａ
に入力される。また中央処理装置からシステムバス５を
介して伝達されるストローブパルスＴＳＢは、トライス
テートゲート２１Ｏおよび２１２に入力される。従って
バッファメモリ２１０および２１１の各選択端子Ｃ８に
は、論理値１がそれぞれ入力され、バッファメモリ２２
０および２２１が共に選択される。その結果バッファメ
モリ２２０のアドレスＯには８ビツトの下位データが格
納され、またバッファメモリ２２１のアドレスＯには８
ビツトの上位データが格納される。
た１６ビツトデータはそれぞれ８ビツト長の部分データ
（例えば下位データおよび上位データ）に区分され、下
位データはトライステートゲート２５０を介してバッフ
ァメモリ２２０のデータ端子りに入力され、上位データ
はトライステートゲート２５１を介してバッファメモリ
２２１のデータ端子りにそれぞれ入力される。またカウ
ンタ２９に設定されたデータ数情報Ｃ６乃至Ｃ０（−０
００００００）は、トライステートゲート２６を介して
バッファメモリ２２０および２２１の各アドレス端子Ａ
に入力される。また中央処理装置からシステムバス５を
介して伝達されるストローブパルスＴＳＢは、トライス
テートゲート２１Ｏおよび２１２に入力される。従って
バッファメモリ２１０および２１１の各選択端子Ｃ８に
は、論理値１がそれぞれ入力され、バッファメモリ２２
０および２２１が共に選択される。その結果バッファメ
モリ２２０のアドレスＯには８ビツトの下位データが格
納され、またバッファメモリ２２１のアドレスＯには８
ビツトの上位データが格納される。
以上の説明から明らかな如く、本実施例によれば、入出
力制御装置２内のプロセッサ２１は２個の８ビツトデー
タをそれぞれ１個宛バッファメモＩＪ ２２０および２
２１の指定アドレスに格納し、中央処理装置ｌは１６ビ
ツトデータを一度に入出力制御装置２に転送し、それぞ
れ８ビツトの上位データおよび下位データに区分してバ
・ノファメモリ２２０および２２１の指定の同一アドレ
スにそれぞれ格納する。従って中央処理装置１からのデ
ータ転送所要時間は半減される。
力制御装置２内のプロセッサ２１は２個の８ビツトデー
タをそれぞれ１個宛バッファメモＩＪ ２２０および２
２１の指定アドレスに格納し、中央処理装置ｌは１６ビ
ツトデータを一度に入出力制御装置２に転送し、それぞ
れ８ビツトの上位データおよび下位データに区分してバ
・ノファメモリ２２０および２２１の指定の同一アドレ
スにそれぞれ格納する。従って中央処理装置１からのデ
ータ転送所要時間は半減される。
なお、第１図はあく迄本発明の一実施例に過ぎず、例え
ばプロセッサ２１および中央処理装置ｌの処理するデー
タ長はそれぞれ８ビツトおよび１６ビツトに限定される
ことは無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変わらない。またバッファメモリ
２２０および２２１の記憶容量はそれぞれ１２８に限定
されることは無く、他に幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変わらない。更に本発明の
対象は、中央処理装置１と入出力制御装置２間のデータ
転送に限定されぬことは言う迄も無い。
ばプロセッサ２１および中央処理装置ｌの処理するデー
タ長はそれぞれ８ビツトおよび１６ビツトに限定される
ことは無く、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変わらない。またバッファメモリ
２２０および２２１の記憶容量はそれぞれ１２８に限定
されることは無く、他に幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変わらない。更に本発明の
対象は、中央処理装置１と入出力制御装置２間のデータ
転送に限定されぬことは言う迄も無い。
以上、本発明によれば、前記装置において、前記第二の
データが一度に転送可能となり、所定長の部分データに
分割して複数回に分けて転送する場合に比し、転送所要
時間が大幅に短縮可能となる。
データが一度に転送可能となり、所定長の部分データに
分割して複数回に分けて転送する場合に比し、転送所要
時間が大幅に短縮可能となる。
第１図は本発明の一実施例によるデータ転送方式を示す
図、第２図は従来あるデータ転送方式の一例を示す図で
ある。 図において、ｌは中央処理装置、２は入出力制扉装置、
３は主記憶装置、４はシステムデータバス、５はシステ
ムバス、２１はプロセッサ、２２．２２０および２２１
はバッファメモリ、２３、乃至２６．２１０乃至２１３
．２３０．２３１．２５０および２５１はトライステー
トゲート、２９はカウンタ、Ａはアドレス端子、ＢＭＳ
はバッファメモリ選択信号、Ｃ８は選択端子、Ｄはデー
タ端子、ＴＳＢはストローブパルス、を示す。
図、第２図は従来あるデータ転送方式の一例を示す図で
ある。 図において、ｌは中央処理装置、２は入出力制扉装置、
３は主記憶装置、４はシステムデータバス、５はシステ
ムバス、２１はプロセッサ、２２．２２０および２２１
はバッファメモリ、２３、乃至２６．２１０乃至２１３
．２３０．２３１．２５０および２５１はトライステー
トゲート、２９はカウンタ、Ａはアドレス端子、ＢＭＳ
はバッファメモリ選択信号、Ｃ８は選択端子、Ｄはデー
タ端子、ＴＳＢはストローブパルス、を示す。
Claims (1)
- 所定長の第一のデータを処理する第一の処理装置と、該
第一のデータの整数倍長の第二のデータを処理する第二
の処理装置とから転送されるデータを記憶する装置にお
いて、前記所定長のデータを各アドレスに記憶するメモ
リを前記整数個設け、前記第一のデータを転送された場
合には該第一のデータと共に転送されたアドレス情報の
一部により該第一のデータを格納する前記メモリを選択
し、該選択されたメモリ内の前記アドレス情報の残部に
対応するアドレスに格納し、前記第二のデータを転送さ
れた場合には該第二のデータをそれぞれ前記所定長の部
分データに分割し、総ての前記メモリの指定されるアド
レスにそれぞれ格納することを特徴とするデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5980985A JPS61217859A (ja) | 1985-03-25 | 1985-03-25 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5980985A JPS61217859A (ja) | 1985-03-25 | 1985-03-25 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61217859A true JPS61217859A (ja) | 1986-09-27 |
Family
ID=13123939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5980985A Pending JPS61217859A (ja) | 1985-03-25 | 1985-03-25 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61217859A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03217956A (ja) * | 1990-01-23 | 1991-09-25 | Fujitsu Ltd | データ書き込み制御方式 |
| US5345559A (en) * | 1989-11-30 | 1994-09-06 | Fujitsu Limited | Bus interface circuit for controlling data transfer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152064A (en) * | 1980-04-23 | 1981-11-25 | Mitsubishi Electric Corp | Data transfer device |
| JPS56166568A (en) * | 1980-05-27 | 1981-12-21 | Nec Corp | Information processor |
-
1985
- 1985-03-25 JP JP5980985A patent/JPS61217859A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152064A (en) * | 1980-04-23 | 1981-11-25 | Mitsubishi Electric Corp | Data transfer device |
| JPS56166568A (en) * | 1980-05-27 | 1981-12-21 | Nec Corp | Information processor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345559A (en) * | 1989-11-30 | 1994-09-06 | Fujitsu Limited | Bus interface circuit for controlling data transfer |
| JPH03217956A (ja) * | 1990-01-23 | 1991-09-25 | Fujitsu Ltd | データ書き込み制御方式 |
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