JPS6341970A - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
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- JPS6341970A JPS6341970A JP61186547A JP18654786A JPS6341970A JP S6341970 A JPS6341970 A JP S6341970A JP 61186547 A JP61186547 A JP 61186547A JP 18654786 A JP18654786 A JP 18654786A JP S6341970 A JPS6341970 A JP S6341970A
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- Japan
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- microcomputer
- microcomputers
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- 230000006870 function Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、単独に機能するマイクロコンピュータを二系
統、より具体的には演算・データ処理機能中心のマイク
ロコンピュータと、周辺機器制御機能中心のマイクロコ
ンピュータと全単一のチップ上に構成した新規なマイク
ロコンピュータシステムに関する。
統、より具体的には演算・データ処理機能中心のマイク
ロコンピュータと、周辺機器制御機能中心のマイクロコ
ンピュータと全単一のチップ上に構成した新規なマイク
ロコンピュータシステムに関する。
生産設備、生産システム等の制御システムとしてマイク
ロコンピュータシステムが多く利用されている。このよ
うな制御システムでは、制御対象の大規模化に対しては
制御対象の規模の拡大に伴７て種々の中制御機能を有す
る周辺機器を付加するか、あるいはマイクロコンピュー
タを複数使用するか等により対処している。このため、
マイクロコンピュータを中心とする制御システムの側も
大規模化するという問題が生じている。
ロコンピュータシステムが多く利用されている。このよ
うな制御システムでは、制御対象の大規模化に対しては
制御対象の規模の拡大に伴７て種々の中制御機能を有す
る周辺機器を付加するか、あるいはマイクロコンピュー
タを複数使用するか等により対処している。このため、
マイクロコンピュータを中心とする制御システムの側も
大規模化するという問題が生じている。
叩ち、制御システムの大規模化はコストの上昇。
部品数の増加に伴う信頼性の低下、故障発生率の増大等
の問題が生じる。またマイクロコンピュータを複数、具
体的には演算・データ処理用と周辺機器制御用の二系統
を使用する場合には、上述同様の問題がある他に、両マ
イクロコンピュータ間のデータ交換（シリアルデータ通
信等）が必要になるため、高速化の面で充分ではない等
の問題がある。
の問題が生じる。またマイクロコンピュータを複数、具
体的には演算・データ処理用と周辺機器制御用の二系統
を使用する場合には、上述同様の問題がある他に、両マ
イクロコンピュータ間のデータ交換（シリアルデータ通
信等）が必要になるため、高速化の面で充分ではない等
の問題がある。
このような問題の対策として、たとえばマイクロコンピ
ュータの主要構成部と種々の専用の機能のための素子と
を同一のチップ上に備えた構成、あるいはＣＰＵを高速
化しこのＣＰＵとリアルタイム制御用回路とを同一チッ
プ上に備えた構成等のマイクロコンピュータが開発され
ている。
ュータの主要構成部と種々の専用の機能のための素子と
を同一のチップ上に備えた構成、あるいはＣＰＵを高速
化しこのＣＰＵとリアルタイム制御用回路とを同一チッ
プ上に備えた構成等のマイクロコンピュータが開発され
ている。
しかし、このような構成では、単一のチップ上に形成さ
れるべき素子数が増加し、回路構成が複雑化してチップ
サイズが大きくなり、また専用の機能を実現するための
素子をチップ上に内蔵しているため汎用性に乏しく、更
に処理速度の面においても問題がある。
れるべき素子数が増加し、回路構成が複雑化してチップ
サイズが大きくなり、また専用の機能を実現するための
素子をチップ上に内蔵しているため汎用性に乏しく、更
に処理速度の面においても問題がある。
以上のような事情から、たとえばあたかも二系統のマイ
クロコンピュータを同一チップ上に備えたような構成の
マイクロコンピュータが開発されている。第２図はこの
ようなマイクロコンビニーりの一例の構成を示すブロッ
ク図である。
クロコンピュータを同一チップ上に備えたような構成の
マイクロコンピュータが開発されている。第２図はこの
ようなマイクロコンビニーりの一例の構成を示すブロッ
ク図である。
図中１はラッチ回路１０２．１０３． ｆＲ算論理ユニ
ット（ＡＬｌｌ）１０１等にて構成されるｃｐｕ、２は
ＲＯＭ、３は命令デコーダ（１，ＤＥＣ） 、４ａ、
４ｂは二系統の命令レジスタ（ＩＲ）、５はプログラム
メモリアドレスレジスタ、６はＲＡＭ、７はＲＡＭアド
レスデコーダ、８はシリアル制御部８Ｓａ、８Ｓｂ、割
込み制御部８１ａ、ｌＨｂ。
ット（ＡＬｌｌ）１０１等にて構成されるｃｐｕ、２は
ＲＯＭ、３は命令デコーダ（１，ＤＥＣ） 、４ａ、
４ｂは二系統の命令レジスタ（ＩＲ）、５はプログラム
メモリアドレスレジスタ、６はＲＡＭ、７はＲＡＭアド
レスデコーダ、８はシリアル制御部８Ｓａ、８Ｓｂ、割
込み制御部８１ａ、ｌＨｂ。
タイマ制御部８Ｔａ、８Ｔｂ、 ＣＰＵモード詞御部８
Ｃ等からなる制御部、９ａ、 ９ｂは二系統のフラグ群
、１０ａ、１０ｂは二系統のアドレス制御レジスタ、Ｄ
Ｂはデータバス、ＡＢはアドレスバス、Ｐは入・出力ポ
ート及び周辺回路である。
Ｃ等からなる制御部、９ａ、 ９ｂは二系統のフラグ群
、１０ａ、１０ｂは二系統のアドレス制御レジスタ、Ｄ
Ｂはデータバス、ＡＢはアドレスバス、Ｐは入・出力ポ
ート及び周辺回路である。
このマイクロコンピュータでは、ランチ回路１０２゜１
０３、命令レジスタ４ａ、 ４ｂ、アドレス制御用レジ
スタｌＯａ、 １０ｂ、シリアル、割込み、タイマの各
制御部８Ｓａ、８１ａ、８Ｔａ、８Ｓｂ、８１ｂ、８Ｔ
ｂ等がそれぞれ二系統備えられているが、ＲＯＭ２、プ
ログラムメモリアドレスデコーダ５、命令デコーダ３、
ＣＰＵ１、ＲＡＭ３、データバスＤＢ、アドレスバスＡ
Ｂ等はそれぞれ一系統のみ備えられている。このような
構成により、ランチ回路１０２．１０３にてＡＬＵＩＯ
Ｉへのデータ入力順を制御することによる時分割制御に
て割込み処理時等のＣＰＩＪＩのオーバヘッドタイムを
なくすこと、及び二系列の処理を並列して実行すること
等を目的としている。
０３、命令レジスタ４ａ、 ４ｂ、アドレス制御用レジ
スタｌＯａ、 １０ｂ、シリアル、割込み、タイマの各
制御部８Ｓａ、８１ａ、８Ｔａ、８Ｓｂ、８１ｂ、８Ｔ
ｂ等がそれぞれ二系統備えられているが、ＲＯＭ２、プ
ログラムメモリアドレスデコーダ５、命令デコーダ３、
ＣＰＵ１、ＲＡＭ３、データバスＤＢ、アドレスバスＡ
Ｂ等はそれぞれ一系統のみ備えられている。このような
構成により、ランチ回路１０２．１０３にてＡＬＵＩＯ
Ｉへのデータ入力順を制御することによる時分割制御に
て割込み処理時等のＣＰＩＪＩのオーバヘッドタイムを
なくすこと、及び二系列の処理を並列して実行すること
等を目的としている。
しかしこのような構成のマイクロコンピュータでは、ソ
フトウェア作成上程々の制約が発生し、またプログラム
自体も複雑なものになる。更に、ＣＰＵ制御回路が複雑
化すること、生産システム等の制御システムとして使用
する場合に周辺機器の削減効果が余りないこと等の問題
がある。
フトウェア作成上程々の制約が発生し、またプログラム
自体も複雑なものになる。更に、ＣＰＵ制御回路が複雑
化すること、生産システム等の制御システムとして使用
する場合に周辺機器の削減効果が余りないこと等の問題
がある。
本発明は以上のような事情に鑑みてなされたものであり
、マイクロコンピュータの機能を演算・データ処理機能
と、制御対象の制御のための周辺機器の制御との二種類
の機能に分けて考え、それぞれに専用のマイクロコンピ
ュータを使用し、しかも両者を単一のチップ上に構成す
ることにより、可及的に小さなチップサイズにて汎用性
を有し、なお且つ高速処理を可能としたマイクロコンピ
ュータシステムの提供を目的とする。
、マイクロコンピュータの機能を演算・データ処理機能
と、制御対象の制御のための周辺機器の制御との二種類
の機能に分けて考え、それぞれに専用のマイクロコンピ
ュータを使用し、しかも両者を単一のチップ上に構成す
ることにより、可及的に小さなチップサイズにて汎用性
を有し、なお且つ高速処理を可能としたマイクロコンピ
ュータシステムの提供を目的とする。
本発明のマイクロコンピュータシステムは、それぞれ独
立して動作する演算・データ処理用の第１のマイクロコ
ンピュータ及び周辺機器制御用の第２のマイクロコンビ
ニー夕と、前記両マイクロコンピュータ間のデータ交換
用インターフェイスとを単−チップ上に備えたことを特
徴とする。
立して動作する演算・データ処理用の第１のマイクロコ
ンピュータ及び周辺機器制御用の第２のマイクロコンビ
ニー夕と、前記両マイクロコンピュータ間のデータ交換
用インターフェイスとを単−チップ上に備えたことを特
徴とする。
本発明のマイクロコンピュータシステムでは、単一のチ
ップ上の構成された二系統のマイクロコンビニー夕の内
の一方にてデータの取り込み、周辺機器の制御等を行い
、取り込んだデータの処理、及びこれに基づく制御対象
システムへの制御命令等の処理を他方のマイクロコンピ
ュータにて行う。
ップ上の構成された二系統のマイクロコンビニー夕の内
の一方にてデータの取り込み、周辺機器の制御等を行い
、取り込んだデータの処理、及びこれに基づく制御対象
システムへの制御命令等の処理を他方のマイクロコンピ
ュータにて行う。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るマイクロコンピュータシステムの
構成を示すブロック図であり、旧は主としてｆｉ算・デ
ータ処理用の第１のマイクロコンビニー夕を、門２は主
として周辺機器制御用の第２のマイクロコンピュータを
それぞれ示している。
構成を示すブロック図であり、旧は主としてｆｉ算・デ
ータ処理用の第１のマイクロコンビニー夕を、門２は主
として周辺機器制御用の第２のマイクロコンピュータを
それぞれ示している。
図中１１．２１はそれぞれ演算論理ユニット（ＡＬＬＩ
）１１０．２１１．アキュムレータ（ＡＣＣ）１１１，
２１１．一時記憶回路（ＴＦＭＰ月１２．２１２等ニテ
構成されるＣＰＩＪ、 １２゜２２は１７０Ｍ、１３．
２３は命令テコーダ（１，ＤＥＣ） 、１４゜２４は命
令レジスタ＜ＩＲ）、１５．２５はプログラムカウンタ
、１６．２６はＩＩＡＭ、１７．２７はＲＡＭアドレス
デコーダであり、両マイクロコンピュータＭｌ、 Ｍ２
それぞれに備えられている。１８は第１のマイクロコン
ピュータと１のタイマ機能８割込み機能等の制御部、２
８１は第２のマイクロコンピュータＭ２の割込み制御部
、２９ａ、 ２９ｂ・・・は第２のマイクロコンピュー
タ間の周辺機器制御部及び入・出力ポート、３０ａ、３
０ｂ・・・は第２のマイクロコンピュータＭ２のタイマ
である。
）１１０．２１１．アキュムレータ（ＡＣＣ）１１１，
２１１．一時記憶回路（ＴＦＭＰ月１２．２１２等ニテ
構成されるＣＰＩＪ、 １２゜２２は１７０Ｍ、１３．
２３は命令テコーダ（１，ＤＥＣ） 、１４゜２４は命
令レジスタ＜ＩＲ）、１５．２５はプログラムカウンタ
、１６．２６はＩＩＡＭ、１７．２７はＲＡＭアドレス
デコーダであり、両マイクロコンピュータＭｌ、 Ｍ２
それぞれに備えられている。１８は第１のマイクロコン
ピュータと１のタイマ機能８割込み機能等の制御部、２
８１は第２のマイクロコンピュータＭ２の割込み制御部
、２９ａ、 ２９ｂ・・・は第２のマイクロコンピュー
タ間の周辺機器制御部及び入・出力ポート、３０ａ、３
０ｂ・・・は第２のマイクロコンピュータＭ２のタイマ
である。
なお、Ｂ１は第１のマイクロコンピュータｈ１の、Ｂ２
は第２のマイクロコンピュータＭ２のそれぞれ内部バス
である。
は第２のマイクロコンピュータＭ２のそれぞれ内部バス
である。
また図中４０は両マイクロコンピュータＭ１． Ｍ２の
間でのデータ交換を司るインターフェイス部であり、両
マイクロコンピュータＭｌ、 Ｍ２の内部ハスＢ１゜Ｂ
２に接続されているレジスタ群４１．フラグ群４２等に
て構成されている。
間でのデータ交換を司るインターフェイス部であり、両
マイクロコンピュータＭｌ、 Ｍ２の内部ハスＢ１゜Ｂ
２に接続されているレジスタ群４１．フラグ群４２等に
て構成されている。
第１のマイクロコンピュータＭ１はたとえば８ビツト仕
様であり、演算・データ処理＃Ｒ能を優先させた命令形
式を有する構成とし、また第２のマイクロコンピュータ
Ｍ２はたとえば４ビツト仕様であり、周辺機器の制御機
能、特にビット処理等の機能を優先し更に多数の周辺機
器制御部及び入・出力ポート２９ａ、 ２９ｂ・・・を
有する構成としている。
様であり、演算・データ処理＃Ｒ能を優先させた命令形
式を有する構成とし、また第２のマイクロコンピュータ
Ｍ２はたとえば４ビツト仕様であり、周辺機器の制御機
能、特にビット処理等の機能を優先し更に多数の周辺機
器制御部及び入・出力ポート２９ａ、 ２９ｂ・・・を
有する構成としている。
ここで、両マイクロコンビニータＭ１． Ｍ２はそれぞ
れＲＯＭ１２．２２． ＲＡＭ１６．２６． ＣＰＵＩ
１ 、２１等を個別に備えており、個々のマイクロコ
ンピュータ旧、門２それぞれ自体は独立したマイクロコ
ンピュータとして機能する またインターフェイス部４０のレジスタ群４１の各レジ
スタは、両マイクロコンピュータＭｌ、 Ｍ２それぞれ
からの読出し／書込みが可能に構成され、フラグ群４２
も両マイクロコンピュータ旧、 Ｍ２に接続されており
、一方のマイクロコンピュータＭｌ （又は、Ｍ２）で
の一連の処理の終了を他方のマイクロコンピュータＭ２
（又は、Ｍｌ）に命令無しで指示する機能等を有する
。
れＲＯＭ１２．２２． ＲＡＭ１６．２６． ＣＰＵＩ
１ 、２１等を個別に備えており、個々のマイクロコ
ンピュータ旧、門２それぞれ自体は独立したマイクロコ
ンピュータとして機能する またインターフェイス部４０のレジスタ群４１の各レジ
スタは、両マイクロコンピュータＭｌ、 Ｍ２それぞれ
からの読出し／書込みが可能に構成され、フラグ群４２
も両マイクロコンピュータ旧、 Ｍ２に接続されており
、一方のマイクロコンピュータＭｌ （又は、Ｍ２）で
の一連の処理の終了を他方のマイクロコンピュータＭ２
（又は、Ｍｌ）に命令無しで指示する機能等を有する
。
以上のように構成された本発明のマイクロコンピュータ
システムは、両マイクロコンピュータＭｌ。
システムは、両マイクロコンピュータＭｌ。
門２それぞれのｌ？ＡＭ１６．２６に記憶されたプログ
ラムに従ってそれぞれのマイクロコンピュータＭｌ、
Ｍ２が動作する。そして、たとえば第２のマイクロコン
ピュータ間の周辺機器制御部及び入・出力ポート２９ａ
、 ２９ｂ・・・にてこれに接続された検出装置等を制
御して制御対象システムからデータを取り込み、このデ
ータを処理してインターフェイス部４０のレジスタ群４
１に一時的に格納する。第１のマイクロコンピュータと
１はインターフェイス部４０のレジスタ群４１か適宜デ
ータを読出し、これに対する演算・データ処理を行う。
ラムに従ってそれぞれのマイクロコンピュータＭｌ、
Ｍ２が動作する。そして、たとえば第２のマイクロコン
ピュータ間の周辺機器制御部及び入・出力ポート２９ａ
、 ２９ｂ・・・にてこれに接続された検出装置等を制
御して制御対象システムからデータを取り込み、このデ
ータを処理してインターフェイス部４０のレジスタ群４
１に一時的に格納する。第１のマイクロコンピュータと
１はインターフェイス部４０のレジスタ群４１か適宜デ
ータを読出し、これに対する演算・データ処理を行う。
そして、この結果は再度インターフェイス部４０のレジ
スタ群４１に一時記憶された後、第２のマイクロコンピ
ュータＭ２に読出される。第２のマイクロコンピュータ
Ｍ２はレジスタ群４１から読出したデータに従って周辺
機器制御部及び入・出力ポート２９ａ、２９ｂ・・・を
制御することにより制御対象の制御を行う。
スタ群４１に一時記憶された後、第２のマイクロコンピ
ュータＭ２に読出される。第２のマイクロコンピュータ
Ｍ２はレジスタ群４１から読出したデータに従って周辺
機器制御部及び入・出力ポート２９ａ、２９ｂ・・・を
制御することにより制御対象の制御を行う。
以上のように本発明のマイクロコンピュータでは、単一
チップに演算・データ処理機能を主とするマイクロコン
ピュータと周辺機器の制御の機能を主とするマイクロコ
ンピュータとを備えているので、周辺機器の構成が簡単
かつ少数化し得、高速処理が可能になる。またマイクロ
コンピュータシステム自体もワンチップ化により小型化
し、信頼性の向上も図れる。
チップに演算・データ処理機能を主とするマイクロコン
ピュータと周辺機器の制御の機能を主とするマイクロコ
ンピュータとを備えているので、周辺機器の構成が簡単
かつ少数化し得、高速処理が可能になる。またマイクロ
コンピュータシステム自体もワンチップ化により小型化
し、信頼性の向上も図れる。
第１図は本発明のマイクロコンピュータシステムの要部
の構成を示すブロック図、第２図は従来技術の一例とし
てのマイクロコンビニーりのブロック図である。 旧、Ｍ２・・・第１．第２のマイクロコンピュータ４０
・・・インターフェイス部
の構成を示すブロック図、第２図は従来技術の一例とし
てのマイクロコンビニーりのブロック図である。 旧、Ｍ２・・・第１．第２のマイクロコンピュータ４０
・・・インターフェイス部
Claims (1)
- １、それぞれ独立して動作する演算・データ処理用の第
１のマイクロコンピュータ及び周辺機器制御用の第２の
マイクロコンピュータと、前記両マイクロコンピュータ
間のデータ交換用インターフェイスとを単一チップ上に
備えたことを特徴とするマイクロコンピュータシステム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186547A JPS6341970A (ja) | 1986-08-07 | 1986-08-07 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186547A JPS6341970A (ja) | 1986-08-07 | 1986-08-07 | マイクロコンピユ−タシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6341970A true JPS6341970A (ja) | 1988-02-23 |
Family
ID=16190416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186547A Pending JPS6341970A (ja) | 1986-08-07 | 1986-08-07 | マイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341970A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298458A (ja) * | 1988-05-26 | 1989-12-01 | Rohm Co Ltd | １チップマイクロコンピュータ |
| JPH0281256A (ja) * | 1988-09-19 | 1990-03-22 | Sanyo Electric Co Ltd | 電子機器 |
| EP0675491A2 (en) * | 1994-03-28 | 1995-10-04 | Hitachi, Ltd. | Control unit of disk apparatus |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108027A (en) * | 1979-02-09 | 1980-08-19 | Nec Corp | Processor system |
| JPS55146559A (en) * | 1979-04-27 | 1980-11-14 | Nec Corp | Data processing unit |
| JPS5858672A (ja) * | 1981-07-24 | 1983-04-07 | テキサス・インストルメンツ・インコ−ポレ−テツド | 再構成可能集積回路 |
| JPS61136159A (ja) * | 1984-12-07 | 1986-06-24 | Nec Corp | シングルチツプマイクロコンピユ−タ |
-
1986
- 1986-08-07 JP JP61186547A patent/JPS6341970A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108027A (en) * | 1979-02-09 | 1980-08-19 | Nec Corp | Processor system |
| JPS55146559A (en) * | 1979-04-27 | 1980-11-14 | Nec Corp | Data processing unit |
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| EP0675491A2 (en) * | 1994-03-28 | 1995-10-04 | Hitachi, Ltd. | Control unit of disk apparatus |
| EP0675491A3 (en) * | 1994-03-28 | 1995-10-25 | Hitachi, Ltd. | Control unit of disk apparatus |
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