JP2556083B2 - 複合演算パイプライン回路 - Google Patents
複合演算パイプライン回路Info
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- JP2556083B2 JP2556083B2 JP63028732A JP2873288A JP2556083B2 JP 2556083 B2 JP2556083 B2 JP 2556083B2 JP 63028732 A JP63028732 A JP 63028732A JP 2873288 A JP2873288 A JP 2873288A JP 2556083 B2 JP2556083 B2 JP 2556083B2
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- memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複合演算を効率よく実行し得る演算装置、特
にデータフロー処理装置における複合演算パイプライン
回路に関する。
にデータフロー処理装置における複合演算パイプライン
回路に関する。
従来、データフロー処理装置としては特開昭56−1691
52号公報に記載されたものがある。この装置において、
複合演算、例えばｙ＝ａ×ｂ＋ｃを行う場合、プロセッ
サユニット内で１種類の演算しか一度に実行できないの
で、２つの２項演算に分解しなければならず、この分解
により、演算リングを２回周回する必要があった。
52号公報に記載されたものがある。この装置において、
複合演算、例えばｙ＝ａ×ｂ＋ｃを行う場合、プロセッ
サユニット内で１種類の演算しか一度に実行できないの
で、２つの２項演算に分解しなければならず、この分解
により、演算リングを２回周回する必要があった。
しかし、このように演算リングを複数回周回する必要
があるときは、それだけ効率は低下する。すなわち、前
述した従来のデータフロー処理装置においては、一連の
データ列（以下ではストリームと呼ぶ）に対しては同一
の処理しか許されず、しかも単一の処理しか一度に実行
できないため、複合演算の場合には、リングの周回数が
増えてしまい、複合演算を効率よく実行することができ
ないという欠点があった。
があるときは、それだけ効率は低下する。すなわち、前
述した従来のデータフロー処理装置においては、一連の
データ列（以下ではストリームと呼ぶ）に対しては同一
の処理しか許されず、しかも単一の処理しか一度に実行
できないため、複合演算の場合には、リングの周回数が
増えてしまい、複合演算を効率よく実行することができ
ないという欠点があった。
本発明の目的は、従来に比し効率よく複合演算を実行
し得る複合演算パイプライン回路を提供することにあ
る。
し得る複合演算パイプライン回路を提供することにあ
る。
（課題を解決するための手段〕 本発明の複合演算パイプライン回路は、 データの行き先アドレスを貯えておくリンクテーブル
メモリと、 前記行き先アドレスでアクセスされ、複数の命令を一
組として貯えておくファンクションメモリと、 前記命令に対応して複数のオペランドを待ち合わせる
データメモリと、 このデータメモリ出力をオペランドとして前記命令を
パイプライン的に演算し、前記リンクテーブルメモリへ
出力するプロセッサユニットと、 このプロセッサユニット及び前記各メモリを接続する
リング状のパイプラインバスと、 このパイプラインバスと外部バスとの間にデータの入
出力をコントロールする入力側制御及び出力制御とを備
えることを特徴としている。
メモリと、 前記行き先アドレスでアクセスされ、複数の命令を一
組として貯えておくファンクションメモリと、 前記命令に対応して複数のオペランドを待ち合わせる
データメモリと、 このデータメモリ出力をオペランドとして前記命令を
パイプライン的に演算し、前記リンクテーブルメモリへ
出力するプロセッサユニットと、 このプロセッサユニット及び前記各メモリを接続する
リング状のパイプラインバスと、 このパイプラインバスと外部バスとの間にデータの入
出力をコントロールする入力側制御及び出力制御とを備
えることを特徴としている。
本発明では、リンクテーブルメモリ、ファンクション
テーブルメモリ、データメモリ及びプロセッサユニット
はリング状のパイプラインバスで接続され、プロセッサ
ユニットで複数のオペランドに対し複数の演算をパイプ
ライン的に施すことによって、複合演算が効率よく実行
される。複合演算にあたり、従来のようにリングの周回
数が増えることがなく、効率の向上が図れる。
テーブルメモリ、データメモリ及びプロセッサユニット
はリング状のパイプラインバスで接続され、プロセッサ
ユニットで複数のオペランドに対し複数の演算をパイプ
ライン的に施すことによって、複合演算が効率よく実行
される。複合演算にあたり、従来のようにリングの周回
数が増えることがなく、効率の向上が図れる。
例えばｙ＝ａ×ｂ＋ｃの演算の場合、これを従来のよ
うに２項演算に分解してから実行するとリンクバスを２
周する必要があったが、本発明によれば、１周で済むこ
ととなる。
うに２項演算に分解してから実行するとリンクバスを２
周する必要があったが、本発明によれば、１周で済むこ
ととなる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示す図である。第
１図において、本発明の一実施例に係る複合演算パイプ
ライン回路は、入力インタフェース回路すなわち入力制
御部11、リンクテーブルメモリ12、ファンクションテー
ブルメモリ12、データメモリ14、キューメモリ15、プロ
セッシングユニット（プロセッサユニット）16、出力イ
ンタフェース回路すなわち出力制御部17及びこれらを接
続するリングバスとから構成されている。
１図において、本発明の一実施例に係る複合演算パイプ
ライン回路は、入力インタフェース回路すなわち入力制
御部11、リンクテーブルメモリ12、ファンクションテー
ブルメモリ12、データメモリ14、キューメモリ15、プロ
セッシングユニット（プロセッサユニット）16、出力イ
ンタフェース回路すなわち出力制御部17及びこれらを接
続するリングバスとから構成されている。
リンクテーブルメモリ12は、データの行き先アドレス
を貯えておくメモリであって、図示のように、リング状
のパイプラインバスによってプロセッシングユニット16
とファンクションテーブルメモリ13とに接続されてお
り、リンクテーブルメモリ12には、後述のようにプロセ
ッシングユニット16から演算結果が次の行き先データ識
別番号と共に出力される。
を貯えておくメモリであって、図示のように、リング状
のパイプラインバスによってプロセッシングユニット16
とファンクションテーブルメモリ13とに接続されてお
り、リンクテーブルメモリ12には、後述のようにプロセ
ッシングユニット16から演算結果が次の行き先データ識
別番号と共に出力される。
ファンクションテーブルメモリ13は、行き先アドレス
アクセスされ、複数の命令を一組として貯えておくメモ
リであり、また、データメモリ14は前記命令に対応して
複数のオペランドを待ち合わせるためのメモリである。
アクセスされ、複数の命令を一組として貯えておくメモ
リであり、また、データメモリ14は前記命令に対応して
複数のオペランドを待ち合わせるためのメモリである。
プロセッシングユニット16は、データメモリ14の出力
をオペランドとして前記命令をパイプライン的に演算す
るもので、データメモリ14とキューメモリ15を介して接
続されている。
をオペランドとして前記命令をパイプライン的に演算す
るもので、データメモリ14とキューメモリ15を介して接
続されている。
入力制御部11及び出力制御部17は、リング状のパイプ
ラインバスと外部バスとの間のデータの入出力をコント
ロールするための制御部であり、前記のキューメモリ15
は、外部からの入力データがあった時、外部への出力デ
ータが出力できなくなったときなどに待ち合わせを行う
ため設けられている。
ラインバスと外部バスとの間のデータの入出力をコント
ロールするための制御部であり、前記のキューメモリ15
は、外部からの入力データがあった時、外部への出力デ
ータが出力できなくなったときなどに待ち合わせを行う
ため設けられている。
第１図の複合演算パイプライン回路において、リング
状のパイプラインバスすなわち、リングバス上を流れる
一連のデータは、第２図に示すような、フォーマットを
持つ。第２図において、21はデータ識別番号、22はデー
タ値、23はサブストリーム番号、24はストリームフラグ
である。本発明に従う装置では、１つのストリームは複
数のサブストリームに分割され、各サブストリームに対
しては相異なる演算が対応する。各サブストリーム中の
データは演算順序に従って並べられている。例えばｙ＝
ａ×ｂ＋ｃの演算では、変数a,b,cがサブストリーム番
号1,2,3に対応し、a,b,cのデータ列を待ち合わせ後、ａ
×b,cという順で読み出される。同一のストリーム内で
の処理はストリームフラグによって制御されるが、スト
リームフラグが同一値であれば同じ処理を受ける。
状のパイプラインバスすなわち、リングバス上を流れる
一連のデータは、第２図に示すような、フォーマットを
持つ。第２図において、21はデータ識別番号、22はデー
タ値、23はサブストリーム番号、24はストリームフラグ
である。本発明に従う装置では、１つのストリームは複
数のサブストリームに分割され、各サブストリームに対
しては相異なる演算が対応する。各サブストリーム中の
データは演算順序に従って並べられている。例えばｙ＝
ａ×ｂ＋ｃの演算では、変数a,b,cがサブストリーム番
号1,2,3に対応し、a,b,cのデータ列を待ち合わせ後、ａ
×b,cという順で読み出される。同一のストリーム内で
の処理はストリームフラグによって制御されるが、スト
リームフラグが同一値であれば同じ処理を受ける。
第３図は第１図におけるファンクションテーブルメモ
リ13の内部フォーマットである。第３図において、31は
第１図におけるプロセッシングユニット16で行われる演
算のコードを示し、ファンクションテーブルメモリ13に
データが入力された後、読み出され、データ値と共にデ
ータメモリ14に貯えられる。32はデータメモリ14のベー
スアドレスであり、データメモリ14を複数のベースアド
レスで予め区切っておき、サブストリーム毎に早く到着
したものを一時貯えておく。演算に必要な全てのデータ
が到着したら演算順次に従い読み出される。33はデータ
メモリ14のベースアドレスからのメモリアロケーション
のサイズが貯えられており、各サブストリーム毎に必要
なメモリの大きさが割り当てられる。
リ13の内部フォーマットである。第３図において、31は
第１図におけるプロセッシングユニット16で行われる演
算のコードを示し、ファンクションテーブルメモリ13に
データが入力された後、読み出され、データ値と共にデ
ータメモリ14に貯えられる。32はデータメモリ14のベー
スアドレスであり、データメモリ14を複数のベースアド
レスで予め区切っておき、サブストリーム毎に早く到着
したものを一時貯えておく。演算に必要な全てのデータ
が到着したら演算順次に従い読み出される。33はデータ
メモリ14のベースアドレスからのメモリアロケーション
のサイズが貯えられており、各サブストリーム毎に必要
なメモリの大きさが割り当てられる。
34はカウンタであり、各サブストリーム毎にデータの
到着数をカウントし、サイズの値をモジュロとしてサイ
クリックにカウントアップされる。データメモリ14のア
ドレスはベースの値にカウンタを加えたものである。
到着数をカウントし、サイズの値をモジュロとしてサイ
クリックにカウントアップされる。データメモリ14のア
ドレスはベースの値にカウンタを加えたものである。
35はデータメモリ14をリードするかライトにするかを
示しており、データがファンクションテーブルメモリ13
に到着する毎に１つのストリームに属するサブストリー
ムのカウンタと、リードライトステータス35の値を読み
出して、演算に必要なデータが揃ったかどうかを判定
し、揃っていれば、対応するサブストリームのオペラン
ドがデータメモリ14から読み出され、キューメモリ15を
介してプロセッシングユニット16へ送られるようになっ
ている。
示しており、データがファンクションテーブルメモリ13
に到着する毎に１つのストリームに属するサブストリー
ムのカウンタと、リードライトステータス35の値を読み
出して、演算に必要なデータが揃ったかどうかを判定
し、揃っていれば、対応するサブストリームのオペラン
ドがデータメモリ14から読み出され、キューメモリ15を
介してプロセッシングユニット16へ送られるようになっ
ている。
上述のように、本発明の従う複合演算パイプライン回
路は、データの行き先アドレスを貯えておくリンクテー
ブルメモリ12と、前記行き先アドレスでアクセスされ、
複数の命令を一組として貯えておくファンクションテー
ブルメモリ13と、前記命令に対して複数のオペランドを
待ち合わせるデータメモリ14と、このデータメモリ出力
をオペランドとして前記命令をパイプライン的に演算
し、リンクテーブルメモリ12へ出力するプロセッサユニ
ット16と、これらを接続するリング状のパイプラインバ
スと、このパイプラインバスと外部バスとの間のデータ
の入出力をコントロールする入力制御部11及び出力制御
部17とを備えており、この複合演算パイプライン回路で
は初期設定時にリンクテーブルメモリ12、ファンクショ
ンテーブルメモリ13に設定された命令に従ってプロセッ
シングユニット16で、複数のオペランドに対し、複数の
演算をパイプライン的に施すことによって、複合演算を
実行する。
路は、データの行き先アドレスを貯えておくリンクテー
ブルメモリ12と、前記行き先アドレスでアクセスされ、
複数の命令を一組として貯えておくファンクションテー
ブルメモリ13と、前記命令に対して複数のオペランドを
待ち合わせるデータメモリ14と、このデータメモリ出力
をオペランドとして前記命令をパイプライン的に演算
し、リンクテーブルメモリ12へ出力するプロセッサユニ
ット16と、これらを接続するリング状のパイプラインバ
スと、このパイプラインバスと外部バスとの間のデータ
の入出力をコントロールする入力制御部11及び出力制御
部17とを備えており、この複合演算パイプライン回路で
は初期設定時にリンクテーブルメモリ12、ファンクショ
ンテーブルメモリ13に設定された命令に従ってプロセッ
シングユニット16で、複数のオペランドに対し、複数の
演算をパイプライン的に施すことによって、複合演算を
実行する。
更に、以下に、複合演算を行う場合の具体的な動作を
説明する。一例としてｙ＝ａ×ｂ＋ｃの演算について述
べる。a;b;cは各々テーブル列a1,a2,……;b1,b2,……;c
1,c2,…から構成され、固有のデータ識別番号1,2,3が割
り当てられる。これらのデータはリンクテーブルメモリ
12に対し、データ識別番号をアドレスとしてアクセス
し、次の行き先データ識別番号とファンクションテーブ
ルメモリ13のアドレス値、ストリームフラグ値を読み出
す。ファンクションテーブルメモリ13では、リンクテー
ブルメモリ12からのデータが到着すると、リンクテーブ
ルメモリ12から読み出されたアドレス値をアドレスとし
て読み出しが行われ、データメモリ14のアドレスを生成
し、リードラインの制御信号も生成する。演算に必要な
データが全て揃っていれば、ライトであり、揃っていな
ければリードである。
説明する。一例としてｙ＝ａ×ｂ＋ｃの演算について述
べる。a;b;cは各々テーブル列a1,a2,……;b1,b2,……;c
1,c2,…から構成され、固有のデータ識別番号1,2,3が割
り当てられる。これらのデータはリンクテーブルメモリ
12に対し、データ識別番号をアドレスとしてアクセス
し、次の行き先データ識別番号とファンクションテーブ
ルメモリ13のアドレス値、ストリームフラグ値を読み出
す。ファンクションテーブルメモリ13では、リンクテー
ブルメモリ12からのデータが到着すると、リンクテーブ
ルメモリ12から読み出されたアドレス値をアドレスとし
て読み出しが行われ、データメモリ14のアドレスを生成
し、リードラインの制御信号も生成する。演算に必要な
データが全て揃っていれば、ライトであり、揃っていな
ければリードである。
リードライト信号はファンクションテーブルメモリ13
内部の対応するデータの識別番号をアドレスするメモリ
に貯えられる。このとき、ファンクションテーブルメモ
リ13内部の対応するリードライトカウンタの値もインク
リメントされる。
内部の対応するデータの識別番号をアドレスするメモリ
に貯えられる。このとき、ファンクションテーブルメモ
リ13内部の対応するリードライトカウンタの値もインク
リメントされる。
データメモリ14はファンクションテーブルメモリ13に
おいて生成された（ベースアドレス値）＋（カウンタ
値）をアドレスとしてアクセスされ、読み出し又は書き
込みが行われる。データは到着順ではなく演算順に読み
出され、キューメモリ15に送られる。このキューメモリ
15は、既述した如く、外部からの入力データがあった
時、外部への出力データが出力できなくなったときなど
に待ち合わせを行うためのキューメモリである。キュー
メモリ15には演算コード、演算オペランド、演算パラメ
ータ、次のデータ行き先識別番号が貯えられる。演算コ
ードがデータ出力となっていれば、出力制御部17を介し
て外部回路に出力される。
おいて生成された（ベースアドレス値）＋（カウンタ
値）をアドレスとしてアクセスされ、読み出し又は書き
込みが行われる。データは到着順ではなく演算順に読み
出され、キューメモリ15に送られる。このキューメモリ
15は、既述した如く、外部からの入力データがあった
時、外部への出力データが出力できなくなったときなど
に待ち合わせを行うためのキューメモリである。キュー
メモリ15には演算コード、演算オペランド、演算パラメ
ータ、次のデータ行き先識別番号が貯えられる。演算コ
ードがデータ出力となっていれば、出力制御部17を介し
て外部回路に出力される。
プロセッシングユニット16は与えられた演算オペラン
ド、演算パラメータを用いて、演算コードに従って演算
を行い、演算結果がリンクテーブルメモリ12へ次の行き
先データ識別番号と共に出力される。
ド、演算パラメータを用いて、演算コードに従って演算
を行い、演算結果がリンクテーブルメモリ12へ次の行き
先データ識別番号と共に出力される。
プロセッシグンユニット16内部にはデータ識別番号に
対応したレジスタが備えられており、サブストリーム内
の演算が終了するまで中間結果を貯えておく。サブスト
リーム単位で演算が終了すると演算結果は出力される。
対応したレジスタが備えられており、サブストリーム内
の演算が終了するまで中間結果を貯えておく。サブスト
リーム単位で演算が終了すると演算結果は出力される。
このように、データストリームをサブストリームに分
解し、サブストリーム単位でプロセッシングユニット16
内部のレジスタを用いて演算でき、複合演算を効率よく
実行できる。ｙ＝ａ×ｂ＋ｃの複合演算でも、従来のも
のは演算リングを２回周回する必要があるのに対し、第
１図の複合演算パイプライン回路では１周で済み、リン
グの周回数が増えてしまうことがない。
解し、サブストリーム単位でプロセッシングユニット16
内部のレジスタを用いて演算でき、複合演算を効率よく
実行できる。ｙ＝ａ×ｂ＋ｃの複合演算でも、従来のも
のは演算リングを２回周回する必要があるのに対し、第
１図の複合演算パイプライン回路では１周で済み、リン
グの周回数が増えてしまうことがない。
以上説明したように、本発明によれば、複合演算の場
合に、リングの周回数が従来のように増えてしまうこと
がないので、複合演算を効率よく実行できるという効果
がある。
合に、リングの周回数が従来のように増えてしまうこと
がないので、複合演算を効率よく実行できるという効果
がある。
第１図は本発明の一実施例の構成を示す図、 第２図は本発明の説明に供するデータフォーマットの一
例を示す図、 第３図は第１図のファンクションテーブルメモリのフィ
ールドを示す図である。 11……入力制御部 12……リンクテーブルメモリ 13……ファンクションテーブルメモリ 14……データメモリ 15……キューメモリ 16……プロセッシングユニット 17……出力制御部
例を示す図、 第３図は第１図のファンクションテーブルメモリのフィ
ールドを示す図である。 11……入力制御部 12……リンクテーブルメモリ 13……ファンクションテーブルメモリ 14……データメモリ 15……キューメモリ 16……プロセッシングユニット 17……出力制御部
Claims (1)
- 【請求項１】データの行き先アドレスを貯えておくリン
クテーブルメモリと、 前記行き先アドレスでアクセスされ、複数の命令を一組
として貯えておくファンクションメモリと、 前記命令に対応して複数のオペランドを待ち合わせるデ
ータメモリと、 このデータメモリ出力をオペランドとして前記命令をパ
イプライン的に演算し、前記リンクテーブルメモリへ出
力するプロセッサユニットと、 このプロセッサユニット及び前記各メモリを接続するリ
ング状のパイプラインバスと、 このパイプラインバスと外部バスとの間にデータの入出
力をコントロールする入力側制御及び出力制御とを備え
ることを特徴とする複合演算パイプライン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028732A JP2556083B2 (ja) | 1988-02-12 | 1988-02-12 | 複合演算パイプライン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028732A JP2556083B2 (ja) | 1988-02-12 | 1988-02-12 | 複合演算パイプライン回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205233A JPH01205233A (ja) | 1989-08-17 |
| JP2556083B2 true JP2556083B2 (ja) | 1996-11-20 |
Family
ID=12256607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028732A Expired - Fee Related JP2556083B2 (ja) | 1988-02-12 | 1988-02-12 | 複合演算パイプライン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556083B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6465223B1 (ja) | 2018-02-01 | 2019-02-06 | 富士通株式会社 | 最適化装置及び最適化装置の制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870360A (ja) * | 1981-10-22 | 1983-04-26 | Nec Corp | デ−タフロ−処新装置 |
| JPS62256045A (ja) * | 1986-04-30 | 1987-11-07 | Hitachi Ltd | デ−タ駆動型計算機 |
| JPS62257536A (ja) * | 1986-04-30 | 1987-11-10 | Nec Corp | デ−タフロ−処理装置 |
-
1988
- 1988-02-12 JP JP63028732A patent/JP2556083B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 内田，天満，岩下"ＩｍＰＰの高性能化アーキテクチャ"情報処理学会第３６回全国大会講演論文集Ｖｏｌ．１，Ｎｏ．５Ｃ−１０（１９８８−３−１８）ＰＰ．２５１〜２５２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01205233A (ja) | 1989-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |