JPS6122830B2 - - Google Patents
Info
- Publication number
- JPS6122830B2 JPS6122830B2 JP55175431A JP17543180A JPS6122830B2 JP S6122830 B2 JPS6122830 B2 JP S6122830B2 JP 55175431 A JP55175431 A JP 55175431A JP 17543180 A JP17543180 A JP 17543180A JP S6122830 B2 JPS6122830 B2 JP S6122830B2
- Authority
- JP
- Japan
- Prior art keywords
- vector
- register
- vector register
- section
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000872 buffer Substances 0.000 claims description 22
- 238000000605 extraction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特に主メモリ
上のデータをベクトル・レジスタに転送してこの
ベクトル・レジスタに転送したデータを使用して
ベクトル演算を行なうデータ処理装置に関するも
のである。
上のデータをベクトル・レジスタに転送してこの
ベクトル・レジスタに転送したデータを使用して
ベクトル演算を行なうデータ処理装置に関するも
のである。
例えば第１図に示す如く、主メモリMMよりメ
モリ制御装置MCU、第１アクセス・パイプライ
ン部４、第２アクセス・パイプライン部５を経由
してエレメント・データが順次読出され、ベクト
ル・レジスタ部１内のベクトル・レジスタにセツ
トされる。このベクトル・レジスタのエレメン
ト・データに対して順次演算パイプライン部２お
よび３により、例えば VR2←VR0＊VR1 ……(1) VR4←VR2＋VR3 ……(2) というベクトル命令が処理される。このとき次の
ような制御が行なわれる。
モリ制御装置MCU、第１アクセス・パイプライ
ン部４、第２アクセス・パイプライン部５を経由
してエレメント・データが順次読出され、ベクト
ル・レジスタ部１内のベクトル・レジスタにセツ
トされる。このベクトル・レジスタのエレメン
ト・データに対して順次演算パイプライン部２お
よび３により、例えば VR2←VR0＊VR1 ……(1) VR4←VR2＋VR3 ……(2) というベクトル命令が処理される。このとき次の
ような制御が行なわれる。
ここで説明の簡略化のため、演算パイプライン
部３での演算は、第２図に示す如き処理が行なわ
れるものとする。すなわち、マシンサイクルt0で
は、２つのオペランドデータである、ベクトル・
レジスタVR0およびVR1の「00」エレメントが読
出され例えば演算パイプライン部３に転送され
る。マシンサイクルt1ではこれらの２つのオペラ
ンドによる演算が実行され、マシンサイクルt2で
はこの演算結果がベクトル・レジスタVR2の
「00」エレメントとしてセツトされる。このと
き、第３図に示すように、マシンサイクルt1では
ベクトル・レジスタVR0およびVR1からそれぞれ
「01」エレメントが読出され、マシンサイクルt2
ではこれらの「01」エレメントによる演算が実行
されるとともにベクトル・レジスタVR0および
VR1から次のエレメントである「02」エレメント
が読出される。そして各エレメントに対して前記
の如き処理が行なわれる。このようにして演算パ
イプライン部３ではベクトル・レジスタVR0およ
びVR1の各エレメントが順次読出され、演算さ
れ、その演算結果が書込まれるので、第３図に示
す如き状態に処理が行なわれる。
部３での演算は、第２図に示す如き処理が行なわ
れるものとする。すなわち、マシンサイクルt0で
は、２つのオペランドデータである、ベクトル・
レジスタVR0およびVR1の「00」エレメントが読
出され例えば演算パイプライン部３に転送され
る。マシンサイクルt1ではこれらの２つのオペラ
ンドによる演算が実行され、マシンサイクルt2で
はこの演算結果がベクトル・レジスタVR2の
「00」エレメントとしてセツトされる。このと
き、第３図に示すように、マシンサイクルt1では
ベクトル・レジスタVR0およびVR1からそれぞれ
「01」エレメントが読出され、マシンサイクルt2
ではこれらの「01」エレメントによる演算が実行
されるとともにベクトル・レジスタVR0および
VR1から次のエレメントである「02」エレメント
が読出される。そして各エレメントに対して前記
の如き処理が行なわれる。このようにして演算パ
イプライン部３ではベクトル・レジスタVR0およ
びVR1の各エレメントが順次読出され、演算さ
れ、その演算結果が書込まれるので、第３図に示
す如き状態に処理が行なわれる。
ところでベクトル・レジスタVR２ではマシン
サイクルt2でその「00」エレメントが書込まれる
ので、マシンサイクルt3のタイミングによりこれ
を読出すことが可能である。したがつて次の命令
である前記(2)の命令を続けて実行することによ
り、第４図に示す如き動作が行なわれる。すなわ
ち、マシンサイクルt3において、ベクトル・レジ
スタVR２およびVR３の「00」エレメントが読出
され、マシンサイクルt4で演算パイプライン部２
にてその演算が実行され、演算結果がマシンサイ
クルt5でベクトル・レジスタVR４の「00」エレ
メントとしてセツトされる。このような動作が各
エレメントについて順次実行されることになる。
これらの命令が実行される様子を図で表現すると
第５図に示すようになる。このように、マシンサ
イクルt3において前記命令(1)の最初の演算結果の
書込みが終了したあとで、マシンサイクルt4か
ら、前記命令(2)の実行が行なわれるときは、その
データ処理速度が向上することは明らかである。
サイクルt2でその「00」エレメントが書込まれる
ので、マシンサイクルt3のタイミングによりこれ
を読出すことが可能である。したがつて次の命令
である前記(2)の命令を続けて実行することによ
り、第４図に示す如き動作が行なわれる。すなわ
ち、マシンサイクルt3において、ベクトル・レジ
スタVR２およびVR３の「00」エレメントが読出
され、マシンサイクルt4で演算パイプライン部２
にてその演算が実行され、演算結果がマシンサイ
クルt5でベクトル・レジスタVR４の「00」エレ
メントとしてセツトされる。このような動作が各
エレメントについて順次実行されることになる。
これらの命令が実行される様子を図で表現すると
第５図に示すようになる。このように、マシンサ
イクルt3において前記命令(1)の最初の演算結果の
書込みが終了したあとで、マシンサイクルt4か
ら、前記命令(2)の実行が行なわれるときは、その
データ処理速度が向上することは明らかである。
ところが、このようにマシンサイクルt4から命
令(2)の実行が行われるためには、ベクトル・レジ
スタ部１を構成している複数のベクトル・レジス
タVR０，VR１，VR２，VR３，VR４……の複
数のエレメントが、どれも常時読出したり書込む
ことができるような構成になつていなければなら
ない。そのための１つの方法はベクトル・レジス
タVR０，VR１……の全ビツトをフリツプ・フロ
ツプで構成することである。しかしながら各エレ
メントの大きさを８バイト（パリテイ・ビツトを
含めると72ビツト）としても、複数のエレメント
からなる複数のベクトル・レジスタを得るために
は非常に多数のフリツプ・フロツプを必要とす
る。例えば256エレメントの16ベクトル・レジス
タ構成のベクトル・レジスタ部を考えたとき、
256×16×72＝294912個のフリツプ・フロツプが
必要となる。したがつてフリツプ・フロツプでこ
れを構成する場合には小容量のものにしか実現す
ることができない。
令(2)の実行が行われるためには、ベクトル・レジ
スタ部１を構成している複数のベクトル・レジス
タVR０，VR１，VR２，VR３，VR４……の複
数のエレメントが、どれも常時読出したり書込む
ことができるような構成になつていなければなら
ない。そのための１つの方法はベクトル・レジス
タVR０，VR１……の全ビツトをフリツプ・フロ
ツプで構成することである。しかしながら各エレ
メントの大きさを８バイト（パリテイ・ビツトを
含めると72ビツト）としても、複数のエレメント
からなる複数のベクトル・レジスタを得るために
は非常に多数のフリツプ・フロツプを必要とす
る。例えば256エレメントの16ベクトル・レジス
タ構成のベクトル・レジスタ部を考えたとき、
256×16×72＝294912個のフリツプ・フロツプが
必要となる。したがつてフリツプ・フロツプでこ
れを構成する場合には小容量のものにしか実現す
ることができない。
しかしながらベクトル・レジスタをランダム・
アクセス・メモリ（RAM）で構成する場合には
RAMは集積度が高いので、1KW（1024）×１ビ
ツトのRAMチツプを使用しても288個でこれを構
成することができる。しかるに、ベクトル・レジ
スタVRをRAMで構成するには、RAMのアドレ
スを指定してエレメントの読出しや書込みを行な
うので、どのエレメントでも読出しと書込みが常
時できるというわけにはいかない。それ故、ベク
トル・レジスタVRをRAMで構成する場合には、
第７図に示す如く、構成されることになるが、各
演算パイプライン部２，３のベクトル・レジスタ
VR０〜VR１５に対するアクセスは、エレメント
順に行なわれているので、例えばベクトル・レジ
スタVR０に対して「２」エレメントが書込され
ているときに同一ベクトル・レジスタVR０の
「０」エレメントに対する読出しを行なうことは
できない。したがつて、前記命令(1)および命令(2)
を実行するとき、命令(1)においてベクトル・レジ
スタVR２における演算結果の書込みが終了した
のちに命令(2)におけるベクトル・レジスタVR２
からの読出しが可能となる。それ故、必然的に第
６図に示す如き演算処理しか実行できず、データ
処理時間が長くなる。
アクセス・メモリ（RAM）で構成する場合には
RAMは集積度が高いので、1KW（1024）×１ビ
ツトのRAMチツプを使用しても288個でこれを構
成することができる。しかるに、ベクトル・レジ
スタVRをRAMで構成するには、RAMのアドレ
スを指定してエレメントの読出しや書込みを行な
うので、どのエレメントでも読出しと書込みが常
時できるというわけにはいかない。それ故、ベク
トル・レジスタVRをRAMで構成する場合には、
第７図に示す如く、構成されることになるが、各
演算パイプライン部２，３のベクトル・レジスタ
VR０〜VR１５に対するアクセスは、エレメント
順に行なわれているので、例えばベクトル・レジ
スタVR０に対して「２」エレメントが書込され
ているときに同一ベクトル・レジスタVR０の
「０」エレメントに対する読出しを行なうことは
できない。したがつて、前記命令(1)および命令(2)
を実行するとき、命令(1)においてベクトル・レジ
スタVR２における演算結果の書込みが終了した
のちに命令(2)におけるベクトル・レジスタVR２
からの読出しが可能となる。それ故、必然的に第
６図に示す如き演算処理しか実行できず、データ
処理時間が長くなる。
したがつてこれを改善するため例えば、第８図
に示すように、RAMで構成した８個のバンク
＃０〜＃７を形成し、各バンク＃０〜＃７をそれ
ぞれVR０用の区分であるユニツトＵ０ないしVR
１５用の区分であるユニツトＵ１５に区分けす
る。そしてバンク＃０に「０」エレメント、＃１
に「１」エレメント、＃２に「２」エレメント、
……＃７に「７」エレメント、＃０に「８」エレ
メント、＃１に「９」エレメント……＃７に
「255」エレメントというように、これらをエレメ
ント順の方向に８−ウエイ（way）でインター・
リーブする。すなわち、ベクトル・レジスタVR
０，VR１，……の各エレメント０，１，２……
２５５を複数のバンク＃０〜＃７に順次に一様に
割当てるように構成する。このようにすることに
より、タイミングを考慮する必要はあるものの、
どのベクトル・レジスタへもエレメント順でのア
クセスが可能となる。
に示すように、RAMで構成した８個のバンク
＃０〜＃７を形成し、各バンク＃０〜＃７をそれ
ぞれVR０用の区分であるユニツトＵ０ないしVR
１５用の区分であるユニツトＵ１５に区分けす
る。そしてバンク＃０に「０」エレメント、＃１
に「１」エレメント、＃２に「２」エレメント、
……＃７に「７」エレメント、＃０に「８」エレ
メント、＃１に「９」エレメント……＃７に
「255」エレメントというように、これらをエレメ
ント順の方向に８−ウエイ（way）でインター・
リーブする。すなわち、ベクトル・レジスタVR
０，VR１，……の各エレメント０，１，２……
２５５を複数のバンク＃０〜＃７に順次に一様に
割当てるように構成する。このようにすることに
より、タイミングを考慮する必要はあるものの、
どのベクトル・レジスタへもエレメント順でのア
クセスが可能となる。
次にその様子を一例として第１０図〜第１２図
にもとづき説明する。まずマシンサイクルT0で
ベクトル・レジスタVR０から「０」エレメント
を読出す。そしてマシンサイクルT1でこのVR０
から読出した「０」エレメントを図示を省略した
バツフアに保持する。そしてこのマシンサイクル
T1でベクトル・レジスタVR１から「０」エレメ
ントを読出し、マシンサイクルT2でこれらのエ
レメントを演算パイプライン部３に転送する。そ
してマシンサイクルT3で演算処理し、この演算
結果をマシンサイクルT4で転送し、マシンサイ
クルT5でベクトル・レジスタVR２の「０」エレ
メントとしてこれをセツトする。このようなこと
を前記命令(1)により各エレメントについて順次実
行すると、第１１図に示す如きものとなる。たゞ
し、第１１図ではバツフアに保持したり、転送段
階は省略している。そしてマシンサイクルT5に
てベクトル・レジスタVR２の「０」エレメント
が書込まれるので、第１２図に示す如く、マシン
サイクルT6ではこれを読出すことができる。し
かもこのマシンサイクルT6では、ベクトル・レ
ジスタVR０からは「６」エレメントが読出さ
れ、ベクトル・レジスタVR１からは「５」エレ
メントが読出されるが、第８図に示す如く、これ
らの各エレメントは互に異なるバンク上にあるた
めに、同一バンクに対してアクセスが競合するこ
とはない。それ故、このようなインターリーブ方
式を採用することにより、第１２図に示す如き、
効率的なデータ処理を実行することが可能とな
る。
にもとづき説明する。まずマシンサイクルT0で
ベクトル・レジスタVR０から「０」エレメント
を読出す。そしてマシンサイクルT1でこのVR０
から読出した「０」エレメントを図示を省略した
バツフアに保持する。そしてこのマシンサイクル
T1でベクトル・レジスタVR１から「０」エレメ
ントを読出し、マシンサイクルT2でこれらのエ
レメントを演算パイプライン部３に転送する。そ
してマシンサイクルT3で演算処理し、この演算
結果をマシンサイクルT4で転送し、マシンサイ
クルT5でベクトル・レジスタVR２の「０」エレ
メントとしてこれをセツトする。このようなこと
を前記命令(1)により各エレメントについて順次実
行すると、第１１図に示す如きものとなる。たゞ
し、第１１図ではバツフアに保持したり、転送段
階は省略している。そしてマシンサイクルT5に
てベクトル・レジスタVR２の「０」エレメント
が書込まれるので、第１２図に示す如く、マシン
サイクルT6ではこれを読出すことができる。し
かもこのマシンサイクルT6では、ベクトル・レ
ジスタVR０からは「６」エレメントが読出さ
れ、ベクトル・レジスタVR１からは「５」エレ
メントが読出されるが、第８図に示す如く、これ
らの各エレメントは互に異なるバンク上にあるた
めに、同一バンクに対してアクセスが競合するこ
とはない。それ故、このようなインターリーブ方
式を採用することにより、第１２図に示す如き、
効率的なデータ処理を実行することが可能とな
る。
そしてこのようなインターリーブ方式に各エレ
メントを格納するために、第９図に示す如き回路
が必要になる。ここでイ，ロ，ハ，ニおよびａ〜
ｆはそれぞれ第１図に対応するものである。すな
わち演算パイプライン部２に伝送すべきデータは
レジスタr0〜r7より出力レジスタOR０，OR１に
選択的に順次送出され、また演算パイプライン部
２の演算結果は入力レジスタＩ０に伝達されたあ
とで、所定のレジスタＲ０〜Ｒ７に選択的に送出
され、バンク＃０〜＃７の所定の位置に格納され
ることになる。また主メモリから読出されたオペ
ランドは入力レジスタＩ２またはＩ３に保持され
たのちに、同様にしてバンク＃０〜＃７の所定の
位置に格納されることになる。そして主メモリに
送出すべきデータは、出力レジスタOR４あるい
はOR５を経由して送出されるものである。
メントを格納するために、第９図に示す如き回路
が必要になる。ここでイ，ロ，ハ，ニおよびａ〜
ｆはそれぞれ第１図に対応するものである。すな
わち演算パイプライン部２に伝送すべきデータは
レジスタr0〜r7より出力レジスタOR０，OR１に
選択的に順次送出され、また演算パイプライン部
２の演算結果は入力レジスタＩ０に伝達されたあ
とで、所定のレジスタＲ０〜Ｒ７に選択的に送出
され、バンク＃０〜＃７の所定の位置に格納され
ることになる。また主メモリから読出されたオペ
ランドは入力レジスタＩ２またはＩ３に保持され
たのちに、同様にしてバンク＃０〜＃７の所定の
位置に格納されることになる。そして主メモリに
送出すべきデータは、出力レジスタOR４あるい
はOR５を経由して送出されるものである。
しかしながら、第８図に示す如く、ベクトル・
レジスタ部をインターリーブ方式に構成した場
合、主メモリからデータが到着しても、ベクト
ル・レジスタに直ぐに書込めるかどうかわからな
いという問題が存在する。これは、ベクトル・レ
ジスタVR０〜VR１５に対する書込みは、これら
のベクトルレジスタVR０〜VR１５のアクセスタ
イミングが固定されているのに対して、主メモリ
へのアクセスは不定であることにもとづく。すな
わち、主メモリへのアクセスは、第１図に示すよ
うに、ベクトル・レジスタ部１からのアクセスの
みでなく、他に中央処理装置CPUやチヤンネル
処理装置CHP等よりのアクセスも行なわれるの
で、他の装置からのアクセスが先行しているとこ
れが終了するまで待たなければならない。また主
メモリがダイナミツクＭＳメモリで構成されて
いると、リフレツシユ動作も行なわれる。その結
果、主メモリに対するアクセスは不定となるもの
である。
レジスタ部をインターリーブ方式に構成した場
合、主メモリからデータが到着しても、ベクト
ル・レジスタに直ぐに書込めるかどうかわからな
いという問題が存在する。これは、ベクトル・レ
ジスタVR０〜VR１５に対する書込みは、これら
のベクトルレジスタVR０〜VR１５のアクセスタ
イミングが固定されているのに対して、主メモリ
へのアクセスは不定であることにもとづく。すな
わち、主メモリへのアクセスは、第１図に示すよ
うに、ベクトル・レジスタ部１からのアクセスの
みでなく、他に中央処理装置CPUやチヤンネル
処理装置CHP等よりのアクセスも行なわれるの
で、他の装置からのアクセスが先行しているとこ
れが終了するまで待たなければならない。また主
メモリがダイナミツクＭＳメモリで構成されて
いると、リフレツシユ動作も行なわれる。その結
果、主メモリに対するアクセスは不定となるもの
である。
したがつて本発明では、主メモリからデータを
読出す場合に、ベクトル・レジスタに対して直ち
にアクセスできるか否かを考慮する必要なしに通
常の制御方法により主メモリからデータを読出す
ように構成し、読出したデータを複数個のバツフ
ア・レジスタに一時保持するようにして前記の如
き問題を解決するようにしたデータ処理装置を提
供することを目的とするものであつて、このため
に本発明によるデータ処理装置では、主メモリ
と、複数のバンクを具備しこの複数のバンクによ
り複数のベクトル・レジスタを形成するとともに
前記各ベクトル・レジスタの各要素を複数のバン
クに順次一様に割当てるように構成されたベクト
ル・レジスタ部と、前記主メモリと前記ベクト
ル・レジスタ部との間で、該ベクトル・レジスタ
のエレメント順にデータ転送を行なう少くとも１
つのアクセス・パイプライン部と、ベクトル・デ
ータをベクトル・レジスタに保持しそれに対して
演算を行なう演算パイプライン部を有するデータ
処理装置において、前記アクセス・パイプライン
部に対応して複数個のバツフア・レジスタを設
け、前記バツフア・レジスタの段数をベクトル・
レジスタのバンク段設けるとともに抽出手段を設
け、前記アクセス・パイプライン部が前記主メモ
リと前記ベクトル・レジスタ部とのデータ転送を
行なうに際して前記バツフア・レジスタにおいて
前記ベクトル・レジスタ部とのタイミング調整を
行ない、あらかじめ定められたタイミングで前記
ベクトル・レジスタ部をアクセスすることを特徴
としている。
読出す場合に、ベクトル・レジスタに対して直ち
にアクセスできるか否かを考慮する必要なしに通
常の制御方法により主メモリからデータを読出す
ように構成し、読出したデータを複数個のバツフ
ア・レジスタに一時保持するようにして前記の如
き問題を解決するようにしたデータ処理装置を提
供することを目的とするものであつて、このため
に本発明によるデータ処理装置では、主メモリ
と、複数のバンクを具備しこの複数のバンクによ
り複数のベクトル・レジスタを形成するとともに
前記各ベクトル・レジスタの各要素を複数のバン
クに順次一様に割当てるように構成されたベクト
ル・レジスタ部と、前記主メモリと前記ベクト
ル・レジスタ部との間で、該ベクトル・レジスタ
のエレメント順にデータ転送を行なう少くとも１
つのアクセス・パイプライン部と、ベクトル・デ
ータをベクトル・レジスタに保持しそれに対して
演算を行なう演算パイプライン部を有するデータ
処理装置において、前記アクセス・パイプライン
部に対応して複数個のバツフア・レジスタを設
け、前記バツフア・レジスタの段数をベクトル・
レジスタのバンク段設けるとともに抽出手段を設
け、前記アクセス・パイプライン部が前記主メモ
リと前記ベクトル・レジスタ部とのデータ転送を
行なうに際して前記バツフア・レジスタにおいて
前記ベクトル・レジスタ部とのタイミング調整を
行ない、あらかじめ定められたタイミングで前記
ベクトル・レジスタ部をアクセスすることを特徴
としている。
以下本発明の一実施例を第１３図にもとづき説
明する。
明する。
図中、１′はベクトル・レジスタ部、６はデー
タ・レジスタ、７はバツフア・レジスタ、８はマ
ルチプレクサ、９はバツフア制御回路、１０はベ
クトル・レジスタ制御回路である。
タ・レジスタ、７はバツフア・レジスタ、８はマ
ルチプレクサ、９はバツフア制御回路、１０はベ
クトル・レジスタ制御回路である。
ベクトル・レジスタ部１′は、第１図における
ベクトル・レジスタ部１に対応するものであつ
て、第８図および第９図に示す如く、複数のバン
ク＃０〜＃７により構成され、各バンクはそれぞ
れベクトル・レジスタVR０〜VR１５の一部であ
るユニツトに区分けされている。
ベクトル・レジスタ部１に対応するものであつ
て、第８図および第９図に示す如く、複数のバン
ク＃０〜＃７により構成され、各バンクはそれぞ
れベクトル・レジスタVR０〜VR１５の一部であ
るユニツトに区分けされている。
データ・レジスタ６は主メモリから読出された
エレメントが伝達されるレジスタである。
エレメントが伝達されるレジスタである。
バツフア・レジスタ７は例えば区分７−０〜７
−７の８段で構成されており、このバツフア・レ
ジスタ７にデータ・レジスタ６からエレメントが
伝達されたときそのエレメントはクロツクととも
に区分７−０から７−１，７−２……とセツトさ
れるものである。そして各区分７−０〜７−７に
はその区分にセツトされているエレメントを出力
すべき出力端子が設けられている。そしてこれら
の各区分７−０〜７−７の出力端子はマルチプレ
クサ８に接続されている。このマルチプレクサ８
は、バツフア制御回路９から印加された制御信号
により制御され、前記バツフア・レジスタ７の区
分７−０〜７−７から伝達されるエレメントを選
択的に出力するように構成される。
−７の８段で構成されており、このバツフア・レ
ジスタ７にデータ・レジスタ６からエレメントが
伝達されたときそのエレメントはクロツクととも
に区分７−０から７−１，７−２……とセツトさ
れるものである。そして各区分７−０〜７−７に
はその区分にセツトされているエレメントを出力
すべき出力端子が設けられている。そしてこれら
の各区分７−０〜７−７の出力端子はマルチプレ
クサ８に接続されている。このマルチプレクサ８
は、バツフア制御回路９から印加された制御信号
により制御され、前記バツフア・レジスタ７の区
分７−０〜７−７から伝達されるエレメントを選
択的に出力するように構成される。
ベクトル・レジスタ制御回路１０は、マルチプ
レクサ８からベクトル・レジスタ部１′に伝達さ
れたエレメントの格納制御等を行なうものであ
る。
レクサ８からベクトル・レジスタ部１′に伝達さ
れたエレメントの格納制御等を行なうものであ
る。
いま、第１３図において、図示省略した主メモ
リから複数のエレメントが不定期に読出され、例
えば区分７−０，７−１，７−２と入力されてい
るときに、ベクトル・レジスタ部１′にアクセス
できるタイミングになつたものとする。このとき
バツフア制御回路９にはベクトル・レジスタ部
１′に送出すべきエレメントが前記区分７−０，
７−１，７−２に保持されていることがわかつて
いるので、マルチプレクサ８に制御信号を送出し
て、まず区分７−０に保持されたエレメントをベ
クトル・レジスタ部１′に伝達し、次いで区分７
−１，７−２に保持されたエレメントをベクト
ル・レジスタ部１′に送出する。このときベクト
ル・レジスタ制御回路１０は前記各区分７−０，
７−１および７−２に保持されたエレメントの送
出先にこれらが格納されるようにそのアドレスや
書込信号等を順次発生し、かくして各エレメント
が所定のところに格納されることになる。
リから複数のエレメントが不定期に読出され、例
えば区分７−０，７−１，７−２と入力されてい
るときに、ベクトル・レジスタ部１′にアクセス
できるタイミングになつたものとする。このとき
バツフア制御回路９にはベクトル・レジスタ部
１′に送出すべきエレメントが前記区分７−０，
７−１，７−２に保持されていることがわかつて
いるので、マルチプレクサ８に制御信号を送出し
て、まず区分７−０に保持されたエレメントをベ
クトル・レジスタ部１′に伝達し、次いで区分７
−１，７−２に保持されたエレメントをベクト
ル・レジスタ部１′に送出する。このときベクト
ル・レジスタ制御回路１０は前記各区分７−０，
７−１および７−２に保持されたエレメントの送
出先にこれらが格納されるようにそのアドレスや
書込信号等を順次発生し、かくして各エレメント
が所定のところに格納されることになる。
したがつて本発明によれば、バツフア・レジス
タの区分の数、つまり段数をベクトル・レジスタ
のバンク段設けたので主メモリから次々とデータ
を受け取つてもデータがあふれることはない。そ
のため、アクセス・タイムが不定の主メモリから
そのアクセスが可能になつたときにエレメントを
読出しておき、これが直ちにベクトル・レジスタ
部１′に格納できない場合でもこれをバツフア・
レジスタに一時保持しておき、ベクトル・レジス
タ部１′にエレメントが格納できるタイミングに
これを格納することができる。それ故、主メモリ
からエレメントを読出す場合に、ベクトル・レジ
スタへの書込の可否を考慮する必要がないので、
制御が非常に容易になるのみならず、事前に主メ
モリからエレメントを読出しておくこともできる
ので、データ処理速度を向上させることができ
る。
タの区分の数、つまり段数をベクトル・レジスタ
のバンク段設けたので主メモリから次々とデータ
を受け取つてもデータがあふれることはない。そ
のため、アクセス・タイムが不定の主メモリから
そのアクセスが可能になつたときにエレメントを
読出しておき、これが直ちにベクトル・レジスタ
部１′に格納できない場合でもこれをバツフア・
レジスタに一時保持しておき、ベクトル・レジス
タ部１′にエレメントが格納できるタイミングに
これを格納することができる。それ故、主メモリ
からエレメントを読出す場合に、ベクトル・レジ
スタへの書込の可否を考慮する必要がないので、
制御が非常に容易になるのみならず、事前に主メ
モリからエレメントを読出しておくこともできる
ので、データ処理速度を向上させることができ
る。
なお、これらバツフア・レジスタにはエレメン
ト順にデータが保持されるので、制御を容易にす
る為、シフト・レジスタ構成とするのもよい。ま
た第１図に示される様に複数のアクセス・パイプ
ラインが存在する場合にも、各々独立に適用が可
能であるので、制御を複雑にすることなく処理速
度の向上が計れる。
ト順にデータが保持されるので、制御を容易にす
る為、シフト・レジスタ構成とするのもよい。ま
た第１図に示される様に複数のアクセス・パイプ
ラインが存在する場合にも、各々独立に適用が可
能であるので、制御を複雑にすることなく処理速
度の向上が計れる。
第１図はペクトル演算を行なうデータ処理装置
の一例、第２図〜第６図はその動作説明図、第７
図はベクトル・レジスタの一例、第８図は８−
wayにインターリーブされたベクトル・レジスタ
の一例、第９図はそのベクトル・レジスタ部の説
明図、第１０図〜第１２図はインターリーブされ
たベクトル・レジスタを使用した場合の動作説明
図、第１３図は本発明の一実施例構成である。 図中、１′はベクトル・レジスタ部、６はデー
タ・レジスタ、７はバツフア・レジスタ、８はマ
ルチプレクサ、９はバツフア制御回路、１０はベ
クトル・レジスタ制御回路をそれぞれ示す。
の一例、第２図〜第６図はその動作説明図、第７
図はベクトル・レジスタの一例、第８図は８−
wayにインターリーブされたベクトル・レジスタ
の一例、第９図はそのベクトル・レジスタ部の説
明図、第１０図〜第１２図はインターリーブされ
たベクトル・レジスタを使用した場合の動作説明
図、第１３図は本発明の一実施例構成である。 図中、１′はベクトル・レジスタ部、６はデー
タ・レジスタ、７はバツフア・レジスタ、８はマ
ルチプレクサ、９はバツフア制御回路、１０はベ
クトル・レジスタ制御回路をそれぞれ示す。
Claims (1)
- １ 主メモリと、複数のバンクを具備しこの複数
のバンクにより複数のベクトル・レジスタを形成
するとともに前記各ベクトル・レジスタの各要素
を複数のバンクに順次一様に割当てるように構成
されたベクトル・レジスタ部と、前記主メモリと
前記ベクトル・レジスタ部との間で、該ベクト
ル・レジスタのエレメント順にデータ転送を行な
う少くとも１つのアクセス・パイプライン部と、
ベクトル・データをベクトル・レジスタに保持し
それに対して演算を行なう演算パイプライン部を
有するデータ処理装置において、前記アクセス・
パイプライン部に対応して複数個のバツフア・レ
ジスタを設け、前記バツフア・レジスタの段数を
ベクトル・レジスタのバンク段設けるとともに抽
出手段を設け、前記アクセス・パイプライン部が
前記主メモリと前記ベクトル・レジスタ部とのデ
ータ転送を行なうに際して前記バツフア・レジス
タにおいて前記ベクトル・レジスタ部とのタイミ
ング調整を行ない、あらかじめ定められたタイミ
ングで前記ベクトル・レジスタ部をアクセスする
ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17543180A JPS5798070A (en) | 1980-12-12 | 1980-12-12 | Data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17543180A JPS5798070A (en) | 1980-12-12 | 1980-12-12 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5798070A JPS5798070A (en) | 1982-06-18 |
| JPS6122830B2 true JPS6122830B2 (ja) | 1986-06-03 |
Family
ID=15995978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17543180A Granted JPS5798070A (en) | 1980-12-12 | 1980-12-12 | Data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5798070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH079293U (ja) * | 1993-07-14 | 1995-02-10 | ナショナル住宅産業株式会社 | 物干金具 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043775A (ja) * | 1983-08-19 | 1985-03-08 | Nec Corp | デ−タ処理装置 |
| JPS6072069A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | ベクトル演算処理装置 |
| JPS60222969A (ja) * | 1984-04-20 | 1985-11-07 | Fujitsu Ltd | パイプライン制御回路 |
| JP3013993B2 (ja) * | 1989-06-13 | 2000-02-28 | 甲府日本電気株式会社 | ベクトル処理方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4837034A (ja) * | 1971-09-02 | 1973-05-31 | ||
| JPS5491151A (en) * | 1977-12-28 | 1979-07-19 | Fujitsu Ltd | Internal memory control system on array processor |
-
1980
- 1980-12-12 JP JP17543180A patent/JPS5798070A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4837034A (ja) * | 1971-09-02 | 1973-05-31 | ||
| JPS5491151A (en) * | 1977-12-28 | 1979-07-19 | Fujitsu Ltd | Internal memory control system on array processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH079293U (ja) * | 1993-07-14 | 1995-02-10 | ナショナル住宅産業株式会社 | 物干金具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5798070A (en) | 1982-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4149242A (en) | Data interface apparatus for multiple sequential processors | |
| US4884192A (en) | Information processor capable of data transfer among plural digital data processing units by using an active transmission line having locally controlled storage of data | |
| JPH0238975B2 (ja) | ||
| CN1005172B (zh) | 部分写控制装置 | |
| JPS6122830B2 (ja) | ||
| JPS6211736B2 (ja) | ||
| JPS6120906B2 (ja) | ||
| JPH06180684A (ja) | 高速データアクセスオペレーション実行システム | |
| JPS6250867B2 (ja) | ||
| JPS62290949A (ja) | 主記憶制御方式 | |
| JPS59218558A (ja) | 情報処理装置 | |
| JPH0215150Y2 (ja) | ||
| JPH0668055A (ja) | ディジタル信号処理装置 | |
| JPH02224041A (ja) | キャッシュメモリ制御回路 | |
| JPH04333950A (ja) | 情報処理システム | |
| JPS6120907B2 (ja) | ||
| JPS5991548A (ja) | 分配器 | |
| JPS5936838A (ja) | インタフエ−ス制御方式 | |
| JPS59123974A (ja) | ベクトルデ−タ記憶制御方式 | |
| JPS63158647A (ja) | 情報処理装置 | |
| JPH1021690A (ja) | ダイナミック連想アクセスメモリー | |
| JPS5837885A (ja) | マイクロプロセツサ装置 | |
| JPH01287728A (ja) | データ処理装置 | |
| JPS59205645A (ja) | 情報転送装置 | |
| JPH0496827A (ja) | レジスタファイル |