JPH1021690A

JPH1021690A - ダイナミック連想アクセスメモリー

Info

Publication number: JPH1021690A
Application number: JP8171439A
Authority: JP
Inventors: Yutaka Takahashi; 豊高橋
Original assignee: ALPS LSI TECHNOL KK
Current assignee: ALPS LSI TECHNOL KK
Priority date: 1996-07-01
Filing date: 1996-07-01
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】メモリー内部で実行する演算をパイプライン
処理でき、少ないチップ面積で構成可能なダイナミック
連想アクセスメモリーを提供する。【解決手段】ワードセル内のビットは、上半分に奇数
ビット，下半分に偶数ビットが、左半分に高位ニブル，
右半分に低位ニブルが配置される。演算を行う場合、両
オペランドの低位ニブルが内部センスアンプ３３に取り
込まれ、コンパレータ３５が各オペランドを信号ｍＥ，
ｍＯ上にビット単位に抽出すると、ワードセルロジック
４０で演算が行われて結果が内部センスアンプ３３へ戻
される。低位ニブルの演算が終わると、引き続き高位ニ
ブルの演算が行われ、これと並行して、低位ニブルの内
部センスアンプ３３からメモリーアレイへの結果の書き
込みと、次のバイトの低位ニブルの内部センスアンプ３
３への読み出しがなされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）やＳＲＡＭ（StaticRandom A
ccess Memory）といった各種のメモリー内に、演算回路
を有するワードセルを構成して連想メモリーを実現した
ダイナミック連想アクセスメモリーに関するものであ
り、とりわけ、ワードセル内に設けられたセンスアンプ
のビット配置に工夫を施して演算回路が実行する処理の
パイプライン化を図ったダイナミック連想アクセスメモ
リーに関するものである。

【０００２】

【従来の技術】良く知られているように、ＤＲＡＭはメ
モリーセルに対して定期的なリフレッシュ動作を必要と
する大容量メモリーであって、近年は、こうしたＤＲＡ
Ｍ内部に、リフレッシュを管理するためのリフレッシュ
制御回路を組み込んだものなども存在している。

【０００３】一方、このようなＤＲＡＭを発展させたも
のとして、リフレッシュ制御回路を設けたのに加え、論
理演算を行うためのロジックをＤＲＡＭ内部に組み込
み、リフレッシュを行いながらＤＲＡＭを構成する各ワ
ードセルに対して種々の演算を行うＳＩＭＤ（Single I
nstruction stream Multiple Data Stream）プロセッサ
に類似したＤＲＡＭの研究がなされている。このような
ＤＲＡＭを特にダイナミック連想アクセスメモリー（Dy
namic Associative Access Memory；以下、ＤＡＡＭと
略称する）と称している。ＤＡＡＭに関する文献として
は、例えば米国特許４，９８９，１８０号や米国特許
５，１８４，３２５号などが挙げられるが、ＤＡＡＭの
詳細な構成については、本発明の説明と併せて詳述する
こととする。

【０００４】

【発明が解決しようとする課題】ところで、上記文献に
記載されたようなＤＡＡＭでは、ロジック回路が組み込
まれたワードセルと呼ばれるブロックが多数集合して構
成されている。ここで、従来のＤＡＡＭにおける１ワー
ド分のワードセルの構成は、図９に示すようになってい
る。図中、右上の点線で囲んだ部分が１ビット分のカラ
ムセル１００に相当し、これと同じもの８ビット分が１
個のワードセルに含まれる。

【０００５】また、ワードセル内には、多数のメモリー
セルから成るメモリーサブアレイ１０１と、メモリーサ
ブアレイ１０１からのデータを取り込むセンスアンプ１
０２がビット対応に設けられている。そして、これらセ
ンスアンプ１０２は、図の中央部分で互いにワイヤード
オアされ、同図の左側に配されたロジック回路へ接続さ
れる。

【０００６】ここで、同図には明示されていないが、従
来のＤＡＡＭにおいては、ワードセル内のカラムセル１
００のビット配置は、図の下半分が右から順にビット
０，１，２，３に割り当てられ、図の上半分が右から順
にビット４，５，６，７が割り当てられている。そし
て、通常のＤＲＡＭと同様に、ＤＡＡＭ外部から与えら
れたロウアドレスに従ってメモリーサブアレイ１０１を
アクセスし、読み出された８ビットのデータをまとめて
センスアンプ１０２へ取り込み、取り込まれた８ビット
のデータをもとに演算回路を用いて様々な演算を行うよ
うになっている。

【０００７】以上のように、従来のＤＡＡＭでは、図の
上側のニブル（４ビット）と下側のニブルの何れもが同
一ロウアドレスに対応するように構成されており、同一
ロウアドレスの８ビットがまとめれらて読み出し或いは
書き込みがなされる。ところが、ワードセルを上記のよ
うに構成すると、１ワード分のデータを全て読み出した
のち、演算を行い、その後に得られた演算結果をメモリ
ーサブアレイ１０１へ書き戻すという過程を辿ることか
ら、これら読み出し，演算，書き込みの各処理を逐次的
にしか実行できず、処理速度の向上を図ることが困難で
あった。

【０００８】さらに、上記のようなビット配置を現実に
チップ上で実現しようとした場合、チップが幅方向に大
きくなってしまうなどデメリットが多く、したがって、
理論上は実現できるとしても、現実にウェハー上に実装
しようとした場合に、ロジック自体をチップ内へ組み込
むことが困難であった。本発明は上記の点に鑑みてなさ
れたものであり、その目的は、内部で実行する論理演算
などをパイプライン処理でき、しかも、少ないチップ面
積で構成することが可能なダイナミック連想アクセスメ
モリーを提供することにある。

【０００９】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、メモリーアレイと演算手
段とを有するワードセルが複数設けられてなるダイナミ
ック連想アクセスメモリーであって、前記各メモリーア
レイが複数のメモリーブロックに分割され、前記各メモ
リーブロックに対するアクセス動作と前記各メモリーブ
ロックに格納されているデータを用いた演算処理とを、
前記メモリーブロック毎に独立かつ並行に処理可能とし
たことを特徴としている。

【００１０】また、請求項２記載の発明は、それぞれが
独立に演算を実行することの可能なワードセルを複数設
けてなるダイナミック連想アクセスメモリーであって、
前記ワードセルの各々が、複数のメモリーブロックに分
割されたメモリーアレイと、前記何れかのメモリーブロ
ックから読み出されるデータに所定の演算を施す演算手
段と、前記メモリーアレイ内のデータを前記何れかのメ
モリーブロックから読み出すと共に、前記演算手段が算
出した演算結果を前記何れかのメモリーブロックへ書き
込むアクセス手段と、前記読み出し動作及び前記書き込
み動作と、前記演算処理とが独立かつ並行して処理され
るように制御する制御手段とを具備することを特徴とし
ている。

【００１１】また、請求項３記載の発明は、請求項２記
載の発明において、前記各メモリーブロックは、さら
に、上位バンクと下位バンクの２つのバンクに分割さ
れ、前記演算手段は、前記上位バンクに格納されている
データと、前記下位バンクに格納されているデータのう
ち、少なくとも何れかのデータを用いて前記演算を行う
ことを特徴としている。

【００１２】また、請求項４記載の発明は、請求項１乃
至３の何れかの項記載の発明において、前記メモリーア
レイは、前記各ワードセルのワードを構成する上位のニ
ブルに対応するメモリーブロックと、前記各ワードセル
のワードを構成する下位のニブルに対応する２つのメモ
リーブロックからなることを特徴としている。また、請
求項５記載の発明は、請求項４記載の発明において、前
記各ニブルは、さらに、奇数ビット群と偶数ビット群に
分割され、前記演算手段は、前記奇数ビット群および前
記偶数ビット群の各ビット群から何れかのビットを選択
し、各ビット群から選択されたビットのうち少なくとも
何れかのビットを用いて前記演算を行うことを特徴とし
ている。

【００１３】また、請求項６記載の発明は、請求項３乃
至５の何れかの項記載の発明において、前記上位バンク
に格納されている前記演算の第１オペランドと前記下位
バンクに格納されている前記演算の第２オペランドの各
オペランドにおけるバイト内のビットが、互いに、隣接
する奇数ビットと偶数ビットとを入れ替えた配列に構成
されていることを特徴としている。

【００１４】また、請求項７記載の発明は、請求項３乃
至６の何れかの項記載の発明において、前記アクセス手
段は、前記ワードを構成する各ビット及び前記各バンク
に対応して設けられ、前記メモリーアレイのデータをセ
ンスするセンスアンプと、前記各センスアンプに対応し
て設けられ、対応するセンスアンプを介して前記メモリ
ーアレイから読み出されるデータを保持すると共に、対
応するセンスアンプを介して前記メモリーアレイへ書き
込むべきデータを保持する内部センスアンプとを有し、
前記演算手段は、前記各内部センスアンプに保持されて
いるデータを用いて前記演算を行うことを特徴としてい
る。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。先に説明したように、本発
明に係るＤＡＡＭは、通常のＤＲＡＭやＳＲＡＭ等の各
種メモリーの内部に論理演算を行うロジック回路を組み
込んだワードセルを多数構成して成るものであって、デ
ータベース記憶システムなどに好適なメモリーデバイス
である。本発明では、主としてＤＡＡＭ内のワードセル
部分に特徴があるが、そのためにはＤＡＡＭの動作概要
を理解しておくことが好ましいものと考えられる。そこ
でまず、ＤＡＡＭのワードセル群を制御する周辺回路に
ついて説明を行うこととする。なお、以下の説明ではＤ
ＡＡＭをＤＲＡＭに組み込んだものとして説明するが、
ＳＲＡＭ等のその他のメモリーと組み合わせても何ら問
題ない。

【００１６】図２は本実施形態によるＤＡＡＭの構成を
示すブロック図である。この図に示すように、ＤＡＡＭ
は、その外部に設けられたホストコンピュータ１から送
出される命令に従って動作し、ホストコンピュータ１か
ら見た場合、ＤＡＡＭはコプロセッサとして機能する。
そして、ホストコンピュータ１とＤＡＡＭの組み合わせ
によって一種のＳＩＭＤプロセッサの如く動作する。な
お、ＤＡＡＭはホストコンピュータ１側から送られてく
るクロックｍｃｌｋを基準としたマイクロサイクルと呼
ばれる周期で動作する。

【００１７】命令に加えて、ホストコンピュータ１から
は当該命令に関連したアドレスやデータが与えられる。
これら命令，アドレス，データは、何れもホストコンピ
ュータ１とＤＡＡＭとの間を接続するインターフェイス
バスを介して送られる。このインターフェイスバスのバ
ス幅は例えば１６ビットからなり、命令，アドレス，デ
ータがインターフェイスバスを介して順次送出される。
一方、ＤＡＡＭ側に設けられた制御回路２は、インター
フェイスバスに載せられた情報が命令，アドレス，デー
タの何れかであるかを識別して、後段の各部への振り分
けを行う。すなわち、命令であれば命令デコーダ３へ送
出し、アドレスであれば当該アドレスをａｄｒｓバスへ
載せ、データであれば当該データをｄａｔａ，ｄａｔａ
ｘバスへ載せるようにする。ここで、通常、ｄａｔａｘ
バスにはｄａｔａバスの内容を反転した値が乗せられる
が、実際には、命令或いは演算の種類に応じてｄａｔａ
バスとｄａｔａｘバスに乗せられる内容は様々である。
なお、この場合のように、ある信号名の後ろに”ｘ”が
付与された信号名は、元の信号の反転信号を意味してお
り、以後の説明でも同様の記法を用いることとする。

【００１８】命令デコーダ３はいわゆるステートマシン
で構成されており、制御回路２から与えられる命令を解
読して、後述するアドレス制御部４以下の各部を制御す
る。例えば命令デコーダ３は、後述するメモリー制御部
７に対して、ワード線をアクティブにするための信号ｗ＿ｗｄｌｎＤＲＡＭのセンスアンプに電源を供給する指示を行う
信号ｗ＿ｓａｏｎＤＲＡＭのビット線をプリチャージする指示を行う信
号ｗ＿ｐｃｇを出力する。

【００１９】アドレス制御部４は、制御回路２からのａ
ｄｒｓバス上のアドレスを使用し、命令デコーダ３の制
御の下に、ワードセルブロック２０に対するアドレスと
してアドレスｗ＿ａｄｄｒ［９：０］を供給する。ワー
ドセルブロック２０および該ワードセルブロック２０を
構成する各ワードセルの詳細は後述するが、アドレスｗ
＿ａｄｄｒ［９：０］のうち、アドレスｗ＿ａｄｄｒ
［８］及びアドレスｗ＿ａｄｄｒ［９］はワードセルの
バイト中の低位側および高位側のニブルを選択する。一
方、これらのビットを除くアドレスｗ＿ａｄｄｒ［７：
０］が、ワードセル内のメモリーアレイに対するロウア
ドレス（行アドレス）となる。なお、アドレスｗ＿ａｄ
ｄｒ［９：０］は、命令を開始するに当たって、１マイ
クロサイクル前から有効となる。

【００２０】データ制御部５は、制御回路２から与えら
れるｄａｔａバス，ｄａｔａｘバス上のデータを用い
て、命令デコーダ３の制御の下に、ワードセルブロック
２０との間でデータｗ＿ｄａｔａ［０：７］及びデータ
ｗ＿ｄａｔａｘ［０：７］を授受する。これらデータに
おいては、ビット０がＭＳＢ（Most Significant Bi
t），ビット７がＬＳＢ（Least Signigicant Bit）で
ある。ここで、上述したｄａｔａバスとｄａｔａｘバス
の関係と同様に、通常、データｗ＿ｄａｔａ［０：
７］，データｗ＿ｄａｔａｘ［０：７］には互いに反転
した信号が乗せられる。

【００２１】制御信号生成部６は、制御回路２から与え
られるａｄｒｓバスの内容と命令デコーダ３から送られ
る制御信号に基づいて、制御信号ｗ＿ｇｃｎｔ［３３：
０］を生成し、ワードセルブロック２０の動作を制御す
る。本発明に関して言えば、これら全ての制御信号につ
いて説明する必要性はないため、以下では必要に応じて
制御信号の説明を個別に行うこととする。

【００２２】なお、実際には、これら制御信号ｗ＿ｇｃ
ｎｔ［３３：０］はさらに６４個のワードセル毎にエン
コードされて、当該６４ワードセルブロック内の制御信
号ｃｎｔ［４８：０］が生成される。しかしながら、以
下では説明を簡単にするために上記の制御信号ｗ＿ｇｃ
ｎｔに統一して説明を行うこととする。

【００２３】メモリー制御部７は、通常のＤＲＡＭに用
いられるメモリー制御回路と同等の回路によって構成さ
れており、命令デコーダ３から与えられる上記３本の信
号をもとに、ＤＡＡＭを構成するＤＲＡＭ部分のアクセ
ス制御を行う。ワードセルブロック２０は１０２４個の
ワードセルから構成されたメモリーブロックであり、各
ワードセルは、１ビットのＡＬＵ（Arithmetic Logic U
nit）に似たロジック回路と８ビット分のビットセルか
ら構成されている。すなわち、本実施形態においては１
ワードが８ビットに相当する。

【００２４】図１に１ワード分のワードセルのレイアウ
トを示す。各ワードセルは左右に２５６バイトずつのブ
ロックを有し、つまり合計５１２バイト（＝４キロビッ
ト）のメモリーアレイ（図示省略）を有する。したがっ
て、１０２４個のワードセルを擁するＤＡＡＭ全体では
４メガビットになる。また、この図の両側に配されたセ
ンスアンプと、これらセンスアンプに接続されているビ
ット線は、いずれもＤＲＡＭと同一のものを流用するこ
とができる。

【００２５】先に、データｗ＿ｄａｔａ［０：７］，デ
ータｗ＿ｄａｔａｘ［０：７］の所で説明したように、
ワードセル内ではビット０がＭＳＢ，ビット７がＬＳＢ
である。これに対し、ＤＡＡＭ外部の装置はビット０が
ＬＳＢ，ビット７がＭＳＢである。すなわち、ワードセ
ルにおいては、バイト内のビット配置がＤＡＡＭ外部の
装置のそれとは逆の配置になっている。これは、バイト
のアドレッシングとビットのアドレッシングに一貫性を
持たせるためである。

【００２６】さらに、ワードセル中のビットセルの配列
はビットの昇順或いは降順になっていない点に留意する
必要がある。すなわち、図１に示すように、反時計方向
に見たビット配置が、ビット１→３→０→２→４→６→５→７となっている。そして、図中、左側が高位（ＭＳＢがあ
るビット０〜３）のニブル，右側が低位（ＬＳＢがある
ビット４〜７）のニブルになっている。これに加えて、
ワードセル内の上半分が奇数ビット，下半分が偶数ビッ
トとなるように配置されている。そして、本発明におい
てはこのビット配置が演算を行う上で極めて重要であ
る。

【００２７】一方、ワードセルブロック２０を構成する
各ワードセルには、図中「ｓ／ａ」で表記されるセンス
アンプ３１−０Ｈ〜３１−７Ｈ，３１−０Ｌ〜３１−７
Ｌが左右両側にそれぞれ８個づつ設けられており、何れ
も物理ＤＲＡＭのメモリーアレイ（ＤＲＡＭのカラム）
に接続されている。ここで、同図に示すように、各ビッ
トに対応して２個のセンスアンプが設けられている。

【００２８】これは、メモリーアレイが２つのバンクに
分かれているからであり、５１２バイトからなるメモリ
ーアレイは、アドレスが０〜２５５（１０進数）の低位
バンクと、アドレスが２５６〜５１１（１０進数）の高
位バンクから構成される。そして各ビットにおいては、
上側が高位バンクのためのセンスアンプ，下側が低位バ
ンクのためのセンスアンプである。

【００２９】なお、図示を省略したが、周知のように、
センスアンプにはビット線（以下、ｂｉｔ線と言う）と
このビット線の反転信号が載ったビット線（以下、ｂｉ
ｔｘ線と言う）が接続されており、センスアンプはこれ
ら２つのビット線の差分をセンスするようになってい
る。したがって、図中のセンスアンプに設けられた上側
の端子はｂｉｔ線に対応するものであり、下側の端子は
ｂｉｔｘ線に対応している。これは、後述する内部セン
スアンプについても同様である。

【００３０】ここで、各センスアンプは、後述するワー
ドロジック４０から送られる信号ＱｓｅｌＨＨ，Ｑｓｅ
ｌＨＬ，ＱｓｅｌＬＨ，ＱｓｅｌＬＬによって選択され
る。ここで、最初のＨ／Ｌは高位ニブル／低位ニブルを
表わし、２番目のＨ／Ｌは高位バンク／低位バンクを表
わす。そのために、これらセンスアンプのビット線（ｂ
ｉｔ，ｂｉｔｘ）の選択を行うセレクタ３２−０Ｈ〜３
２−７Ｈ，３２−０Ｌ〜３２−７Ｌが設けられている。
図示したように、これらセレクタは２本のビット線に対
応して２個のＮチャネルトランジスタから構成される。

【００３１】次に、これらセレクタの内側（ワードロジ
ック４０側）には、内部センスアンプ３３−０Ｈ〜３３
−７Ｈ，３３−０Ｌ〜３３−７Ｌが各センスアンプに１
対１に対応して設けられている。図では、煩雑化を避け
るために全ての内部センスアンプに符号を付していな
い。内部センスアンプ３３−１Ｈ〜３３−２Ｌの間に
は、上から順に、内部センスアンプ３３−１Ｌ，３３−
３Ｈ，３３−３Ｌ，３３−０Ｈ，３３−０Ｌ，３３−２
Ｈが配置されており、内部センスアンプ３３−７Ｈ〜３
３−４Ｌの間には、上から順に、内部センスアンプ３３
−７Ｌ，３３−５Ｈ，３３−５Ｌ，３３−６Ｈ，３３−
６Ｌ，３３−４Ｈが配置されている。

【００３２】これら内部センスアンプは、メモリーアレ
イからデータを読み出す際は、読み出されたデータをラ
ッチする中間的な読み出しアンプとして機能する。これ
に対し、ワードロジック４０からメモリーアレイへデー
タを書き込む際は、書き込みデータをラッチする素子と
して機能する。また、これら内部センスアンプは、上述
したセンスアンプ同様に、ｂｉｔ線及びｂｉｔｘ線によ
ってセンスを行うようになっている。

【００３３】さらに、これら内部センスアンプは、制御
信号生成部６から与えられる制御信号ｓａＥｎｘｘによ
ってイネーブル或いはディセーブルされる。ここで、記
号部分の「ｘｘ」には「ＨＬ，ＬＬ，ＨＬ，ＬＬ」が入
り、最初のＨ／Ｌは高位ニブル／低位ニブルを表わし、
２番目のＨ／Ｌは高位バンク／低位バンクを表わしてい
る。なお、これらの制御信号は、上述した制御信号ｗ＿
ｇｃｎｔから生成される。

【００３４】そして、ワードロジック４０が実行する演
算等はすべてこれら内部センスアンプのデータを使用し
てなされ、したがって、ＤＲＡＭのビット線とメモリー
アクセスとは独立している。これにより、ビット線の容
量性負荷の影響をなくすことができ、消費電力や演算速
度の観点から有利である。また、ワードロジック４０で
演算を実行中は、次のメモリーアクセスのためにビット
線をチャージすることができる。

【００３５】ここで、メモリーアレイからの読み出しの
場合は、センスアンプのチャージを十分行った後にビッ
ト線を選択し、センスアンプのデータによって内部セン
スアンプへ再書き込みを行うようになっている。そのた
めに、内部センスアンプのドライブ能力がセンスアンプ
のそれに比して小さく設定されている。これに対し、メ
モリーアレイへ書き込みを行う場合は、ＤＲＡＭのワー
ド線がアクティブになるのと同タイミングで前述したセ
レクタ３２−０Ｈ〜３２−７Ｈ，３２−０Ｌ〜３２−７
Ｌがイネーブルにされる。そして、センスアンプが内部
センスアンプをセンスするとともに、センスアンプによ
ってメモリーアレイ中の記憶セルが上書きされる。

【００３６】セレクタ３４−０Ｈ〜３４−７Ｈ，３４−
０Ｌ〜３４−７Ｌは、それぞれ内部センスアンプ３３−
０Ｈ〜３３−７Ｈ，３３−０Ｌ〜３３−７Ｌに対応して
おり、これら内部センスアンプのうちの何れを選択する
かに用いられる。これらセレクタは何れも２個のＮチャ
ネルトランジスタで構成され、制御信号ｗ＿ｇｃｎｔか
ら作られる８本の制御線によって独立にオンオフされ
る。これら制御線は信号名「ｙｙｙ」で呼ばれ、「ｙｙ
ｙ］の部分にはＨＬＯ，ＬＬＯ，ＨＬＥ，ＬＬＥ，ＨＨ
Ｏ，ＬＨＯ，ＨＨＥ，ＬＨＥが入り、最初のＨ／Ｌは高
位バンク／低位バンクを表わし，２番目のＨ／Ｌは高位
ニブル／低位ニブルを表わし，３番目のＯ／Ｅは奇数ビ
ット／偶数ビットを表わしている。

【００３７】なお、図では煩雑化を避けるために全ての
セレクタに符号を付していないが、セレクタ３４−１Ｌ
の下には、上から順にセレクタ３４−３Ｈ，３４−３
Ｌ，３４−０Ｈ，３４−０Ｌ，３４−２Ｈ，３４−２Ｌ
が配置されており、セレクタ３４−７Ｌの下には、上か
ら順にセレクタ３４−５Ｈ，３４−５Ｌ，３４−６Ｈ，
３４−６Ｌ，３４−４Ｈ，３４−４Ｌが配置されている
が、これは図示したセルのビット配置から明らかであろ
う。

【００３８】コンパレータ３５−０〜３５−７はビット
対応に設けられており、主として比較器として機能す
る。しかしながら、これらコンパレータは比較のほかに
もマスキングを行ったり、マルチプレクサとして機能す
ることができる。そこで以下、コンパレータの構成，機
能について詳述する。なお、これらコンパレータは図中
では「ｃｏｍｐ」で表記している。

【００３９】データ制御部５からのデータｗ＿ｄａｔａ
［０：７］はビット対応に各コンパレータのｄ端子へ接
続され、データｗ＿ｄａｔａｘ［０：７］はやはりビッ
ト対応に各コンパレータのｄｘ端子に接続される。ま
た、高位バンク及び低位バンクの内部センスアンプのｂ
ｉｔ線は、セレクタ３４を構成する上側のトランジスタ
を介してワイヤードオアされ、対応するビットのコンパ
レータのｂ端子へ接続される。同様に、内部センスアン
プのｂｉｔｘ線は、セレクタ３４を構成する下側のトラ
ンジスタを介してワイヤードオアされて、対応するコン
パレータのｂｘ端子へ接続される。

【００４０】これらコンパレータが比較器として機能す
る場合、内部センスアンプ３３−０Ｈ〜３３−７Ｈ或い
は内部センスアンプ３３−０Ｌ〜３３−７Ｌにラッチさ
れたｂｉｔ線，ｂｉｔｘ線と、データｗ＿ｄａｔａ
［７：０］，データｗ＿ｄａｔａｘ［７：０］の内容を
それぞれビット毎に比較する。なおこの場合のように、
コンパレータを比較器として用いる場合は、ｄａｔａバ
スとｄａｔａｘバスには互いに反転したデータが乗せら
れる。

【００４１】そして、比較の結果、両ビットが不一致で
あれば、コンパレータのｍ端子に接続された線が放電さ
れる。これに対し、両ビットが不一致であればｍ端子に
接続された線は、後述するワードロジック４０内部でプ
ルアップされる。なお、偶数ビットに対応する４個のコ
ンパレータのｍ端子はワイヤードオアで接続され、これ
を信号ｍＥと呼ぶ。また、奇数ビットに対応する４個の
コンパレータのｍ端子も同様にワイヤードオアで接続さ
れており、これを信号ｍＯと呼ぶ。

【００４２】一方、各コンパレータのｒ端子には、内部
センスアンプの読み出しイネーブルに相当する信号ｏＥ
ｎが、ワードロジック４０から全コンパレータに共通に
接続されており、セレクタ３４−０Ｈ〜３４−７Ｈ，３
４−０Ｌ〜３４−７Ｌにより選択された内部センスアン
プの内容をデータｗ＿ｄａｔａ［０：７］，データｗ＿
ｄａｔａｘ［０：７］として読み出すことができる。

【００４３】このデータ読み出しの際は、ワードロジッ
ク４０内部に設けられた優先制御回路により、当該ワー
ドセル以外の他のワードセルとの間で優先順位付けがな
されており、ワードセルブロック２０の中から唯一のワ
ードセルが選択されるようになっている。もっとも、そ
の詳細については本発明とは直接の関係がないため、本
実施形態ではその説明を省略するものとする。

【００４４】次に、各コンパレータのｗ端子には内部セ
ンスアンプに対する書き込みイネーブルに相当する信号
ｉｅｎＯｄｄと信号ｉｅｎＥｖｎが、それぞれ奇数ビッ
トのニブルと偶数ビットのニブルにそれぞれ対応して接
続される。すなわち、内部センスアンプへの書き込みが
奇数のニブルと偶数のニブルで別々に制御可能となって
いる。ちなみに、ワードセルからの読み出し時とは異な
り、ワードセルへの書き込みは全てのワードセルに対し
て同時に行うことが可能であって、これを特に「マルチ
ライト」と呼んでいる。

【００４５】一方、前述したように、これらコンパレー
タはマルチプレクサとしての機能を果たすことができ、
ワードロジック４０内部に設けられた１ビットの演算器
を使用するために、該演算器へ与えるビットを奇数ビッ
ト，偶数ビットそれぞれについて選択することができ
る。このことは、図３に示すコンパレータの詳細な回路
図から明らかである。そこで以下、この図を用いてコン
パレータの内部構成について、コンパレータを比較器と
して使用する場合も含めて説明することとする。

【００４６】同図に示すように、データｗ＿ｄａｔａｘ
はｂｉｔ線に接続されたプルダウントランジスタ５１を
ドライブし、データｗ＿ｄａｔａはｂｉｔｘ線に接続さ
れたプルダウントランジスタ５２をドライブしている。
そして、これらプルダウントランジスタは、先述した信
号ｉｅｎＯｄｄ又はｉｅｎＥｖｎに相当する信号ｉｅｎ
がアサートされることでトランジスタ５５，５６により
それぞれイネーブルにされる。

【００４７】また、ｂｉｔ線はデータｗ＿ｄａｔａに接
続されたプルダウントランジスタ５３をドライブし、ｂ
ｉｔｘ線はデータｗ＿ｄａｔａｘに接続されたプルダウ
ントランジスタ５４をドライブする。そして、信号ｏＥ
ｎがアサートされると、トランジスタ５７，５８によっ
てこれらプルダウントランジスタをイネーブルにする。

【００４８】そして、同図におけるｍａｔｃｈ端子はワ
ードロジック４０内でプルアップされており、上述した
信号ｍＥ或いは信号ｍＯに相当する信号が出力される。
コンパレータを比較器として用いる場合、ｂｉｔ線とデ
ータｗ＿ｄａｔａの間に不一致があると、直列接続され
たトランジスタ対であるトランジスタ６１〜６２又はト
ランジスタ６３〜６４がｍａｔｃｈ端子を放電させる。
これに対し、ｂｉｔ線とデータｗ＿ｄａｔａの間が一致
していれば、両トランジスタ対はカットオフされてｍａ
ｔｃｈ端子のレベルは上記のプルアップによって決定さ
れる。

【００４９】一方、データｗ＿ｄａｔａとデータｗ＿ｄ
ａｔａｘを双方とも「０」にドライブすると、トランジ
スタ６２，６３がカットオフして、ｂｉｔ線，ｂｉｔｘ
線が共にマスクされることになる。ここで、上述したよ
うに、コンパレータのｍ端子は、奇数ビット同士あるい
は偶数ビット同士がそれぞれワイヤードオアされている
ことから、ワードセル内の全ての奇数ビット或いは全て
の偶数ビットがマスクされると、ワードロジック４０内
部のプルアップによってｍａｔｃｈ端子に接続されたラ
インは「１」となる。

【００５０】他方、データｗ＿ｄａｔａとデータｗ＿ｄ
ａｔａｘを双方ともに「１」にドライブすると、ｂｉｔ
線とｂｉｔｘ線の何れかは「１」であることから、ｍａ
ｔｃｈ端子は常に「０」となる。さらに、コンパレータ
をマルチプレクサとして動作させる場合は、所望のビッ
トに対応するデータｗ＿ｄａｔａ，データｗ＿ｄａｔａ
ｘをそれぞれ「１」，「０」にドライブして、これ以外
のビットのデータｗ＿ｄａｔａ，データｗ＿ｄａｔａｘ
を何れも「０」にドライブする。これにより、所望のビ
ットに対応するコンパレータだけから該ビットの内容が
出力され、それ以外のビットはマスクされることから、
コンパレータがマルチプレクサとして機能することにな
る。

【００５１】次に、ワードロジック４０の詳細な構成を
図４を用いて説明する。ワードロジック４０の外部から
見ると、ワードロジック４０は、信号ｍＥ，ｍＯと制御
信号生成部６から送られる各種の制御信号をもとに、命
令あるいは演算に応じて「資格（;Qualification）」信
号を低位ニブルと高位ニブルについてそれぞれ生成す
る。これら資格信号は上述した信号ＱｓｅｌＨＨ，Ｑｓ
ｅｌＨＬ，ＱｓｅｌＬＨ，ＱｓｅｌＬＬである。これに
加え、ワードロジック４０は、上述した信号ｏＥｎと信
号ｉｅｎＥｖｎ，ｉｅｎＯｄｄを生成する。

【００５２】なお、前述したように、複数のワードセル
間は優先順位付けがなされており、実際にはワードロジ
ック４０にはこれを実現するための回路が存在している
が、本発明とは直接関係がないため、同図では関連する
回路を全て省略してある。これに加え、ワードセル内の
メモリーアレイに不良が発生して当該ワードセルが故障
と認定された場合には、この不良ワードセルをバイパス
する処理が必要となり、そのための回路がワードロジッ
ク４０に設けられているが、これに関連する回路につい
ても、同図では省略してある。

【００５３】まず、ワードロジック４０への入力信号で
ある信号ｍＥ，ｍＯは各々マッチアンプ７１Ｅ，７１Ｏ
へ入力される。前述したように、これら信号ｍＥ，ｍＯ
はそれぞれマッチアンプ７１Ｅ，７１Ｏによってプルア
ップされるとともに、これらマッチアンプ７１Ｅ，７１
Ｏは信号ｍＥ，ｍＯの反転信号である信号ｍＥｘ，ｍＯ
ｘを各々出力する。

【００５４】キャリーフリップフロップ７２（以後、
「フリップフロップ」は「ＦＦ」と略称する）は加算，
減算などの過程で使用され、これら演算におけるキャリ
ーやボローを格納する。さらに詳しく言うと、例えば、
バイトの加算はＬＳＢからＭＳＢに向かってビット単位
に処理されるが、あるビットについて加算を行った場
合、この加算におけるキャリーの有無が当該ビットの加
算結果の算出と同時にキャリーＦＦ７２へ格納される。
そして、次に実行される後続のビットの加算処理におい
て、キャリーＦＦ７２の内容が直前に加算処理したビッ
トからのキャリーとして使用される。

【００５５】そのために、算術演算が行われる場合、キ
ャリーを保存するためのタイミング信号としてクロック
ｃｃｌｋが出る。キャリーＦＦ７２は、信号ｍＥｘ，ｍ
Ｏｘをもとに、信号ｍＥ，ｍＯをそれぞれ２進数と見た
てた場合の加算のキャリーを算出して保存する。なお、
加算／減算を開始するにあたっては、事前にキャリーＦ
Ｆ７２をそれぞれクリア／セットしておく必要がある
が、これは、メモリーアレイから内部センスアンプへデ
ータを読み出す際、データバス上（データｗ＿ｄａｔ
ａ，ｗ＿ｄａｔａｘ）に所定値を設定することで実現さ
れる。その詳細に関しては動作の説明にて行う。

【００５６】一方、ＥＮＯＲ（Exclusive NOR）ゲート
７３は、信号ｍＥｘ，ｍＯｘをそれぞれ２進数に見立
て、キャリーＦＦ７２の出力を直前に処理したビットの
キャリーと見なして加算を行い、得られた結果の反転信
号を信号ｓｕｍｘとして出力する。したがって、キャリ
ーＦＦ７２とＥＮＯＲゲート７３によって１ビットの全
加算器が構成されることになる。

【００５７】次に、プリデコーダ７４は一種のマルチプ
レクサではあるが、制御信号ｗ＿ｇｃｎｔ［１４，１
７：１８］と後述するＱＦＦ・７７から出力される信号
ｑｏｕｔとインバータ８１によって反転された信号ｑｏ
ｕｔｘによって、信号ｓｕｍｘか、あるいは、プリデコ
ーダ７４内部で生成される信号ｍＥｘと信号ｍＯｘのＯ
Ｒされた結果の何れかを選択して出力する。ここで、信
号ｍＥｘ，ｍＯｘのＯＲされた結果は、コンパレータで
比較された両オペランドの全ビットが一致したことを意
味している。

【００５８】プリデコーダ７４の機能をより詳細に述べ
ると以下のようになる。すなわち、制御信号ｗ＿ｇｃｎ
ｔ［１４］がアサートされると出力は信号ｑｏｕｔに依
存し、信号ｑｏｕｔがアサートされると信号ｓｕｍｘが
選択され、信号ｑｏｕｔｘがネゲートされると信号ｍＥ
ｘ，ｍＯｘのＯＲされた結果が選択される。また、制御
信号ｗ＿ｇｃｎｔ［１４］がネゲートされると、常に信
号ｍＥｘ，ｍＯｘのＯＲされた結果が選択される。な
お、信号ｍＥｘと信号ｍＯｘのＯＲされた結果を選択す
る際には、制御信号ｗ＿ｇｃｎｔ［１７］，ｗ＿ｇｃｎ
ｔ［１８］がそれぞれ信号ｍＯｘ，ｍＥｘのイネーブル
信号になる。

【００５９】マルチプレクサ７５は、制御信号ｗ＿ｇｃ
ｎｔ［１６］のネゲート或いはアサートに従って、後述
する信号Ｍｑｕａｌｘ或いはプリデコーダ７４の出力の
何れかを選択して、選択した信号を反転して出力する。
マスターＦＦ７６はプログラマブルなＦＦであって、制
御信号ｗ＿ｇｃｎｔ［１０：１３］の組み合わせによっ
て制御される。すなわち、制御信号ｗ＿ｇｃｎｔ［１
０］，ｗ＿ｇｃｎｔ［１１］が各々アサートされると、
マスターＦＦ７６への入力がそれぞれ「１」，「０」で
あれば、何れもマスターＦＦ７６をリセットする。ま
た、制御信号ｗ＿ｇｃｎｔ［１２］，ｗ＿ｇｃｎｔ［１
３］が各々アサートされると、入力がそれぞれ「０」，
「１」であれば何れもマスターＦＦ７６をセットする。

【００６０】また、制御信号ｗ＿ｇｃｎｔ［１１］とｗ
＿ｇｃｎｔ［１３］が共にアサートされると、マスター
ＦＦ７６の入力を出力側へコピーし、制御信号ｗ＿ｇｃ
ｎｔ［１０］，ｗ＿ｇｃｎｔ［１２］が共にアサートさ
れると、マスターＦＦ７６の入力を反転して出力する。
そして、以上のようなセット／リセット制御を組み合わ
せることで、例えばビット単位に論理和演算や論理積演
算を実行することもできる。

【００６１】さらに、制御信号ｗ＿ｇｃｎｔ［１０］，
ｗ＿ｇｃｎｔ［１１］が共にアサートされると、入力に
よらずマスターＦＦ７６をリセットし、制御信号ｗ＿ｇ
ｃｎｔ［１２］，ｗ＿ｇｃｎｔ［１３］が共にアサート
されると、入力によらずマスターＦＦ７６をセットす
る。なお、ｘｒｓｔ端子はマスターＦＦ７６をリセット
するための端子であり、リセット時において信号ＲＳＴ
がアサートされることで、マスターＦＦ７６がリセット
される。

【００６２】マスターＦＦ７６の出力は３つのＦＦへ選
択的に入れられる。これら３つのＦＦはＱＦＦ・７７，
ＭＦＦ・７８，ＲＦＦ・７９であり、何れのＦＦも独立
したクロックＱｃｌｋ，Ｍｃｌｋ，Ｒｃｌｋにより各Ｆ
Ｆに対する入力が制御される。また、これらＦＦはそれ
ぞれ制御信号ＩｇＱ，ＩｇＭ，ＩｇＲでも制御され、こ
れら信号をアサートすることで対応するＦＦの出力が
「１」に強制される。換言すれば、これら３本の制御信
号のうち選択したいＦＦに対応するものだけをネゲート
し、その他を全てアサートすることで、所望のＦＦの出
力だけを選択することができる。

【００６３】ＱＦＦ・７７は資格レジスタであって、ワ
ードセルの資格化に使用され、メモリーの読み出し／書
き込みはこのＦＦがセットされているか否かに依存して
行われる。すなわち、資格化されているワードセルだけ
がメモリーアレイにアクセスすることを許される。な
お、信号ｑｏｕｔは他の２つのＦＦの出力と同様に信号
ＩｇＱによって上述した制御を受けるのに対し、信号
Ｑ，Ｑｘは信号ＩｇＱに依存しない出力である。

【００６４】また、算術演算を実行する場合は、信号Ｉ
ｇＱをアサートすることにより信号ｑｏｕｔがアサート
されて、プリデコーダ７４が信号ｍＥ，ｍＯの加算結果
である信号ｓｕｍｘを選択する。もっとも、実際のとこ
ろ、加算命令等においてはそのオペランドの指定に応じ
て、ＱＦＦ・７７がセットされたワードセルについての
み演算を実行させることができる。そうした場合、信号
ＩｇＱをアサートすることをせずに、ＱＦＦ・７７の内
容に応じて処理の可否が決定されるように制御される。
しかしながら、以下では説明を簡単にするため、演算に
あたって信号ＩｇＱをアサートするものとして説明す
る。

【００６５】ＭＦＦ・７８はマッチレジスタであって、
例えばメモリーアレイの中から所定のレコードを探索す
るとした場合に、当該レコードの探索結果を格納するな
どの目的で使用するほか、論理演算や算術演算を行う場
合にあっては、演算の結果が格納される。ＲＦＦ・７９
は、ＤＭＡ（Direct Memory Access）転送を行う際の資
格化レジスタであるが、ＤＭＡ転送は本発明とは直接は
関係しないため、その詳細については省略する。ＮＡＮ
Ｄゲート８０は、上記の３個のＦＦのうちの選択された
ＦＦの出力の反転信号を信号Ｍｑｕａｌｘとして出力す
る。

【００６６】ＮＯＲゲート８５〜８７とＡＮＤゲート８
８〜９１は、それぞれ信号ｉｅｎＯｄｄ，ｉｅｎＥｖ
ｎ，ｏＥｎと信号ＱｓｅｌＬＨ，ＱｓｅｌＬＬ，Ｑｓｅ
ｌＨＨ，ＱｓｅｌＨＬを生成するための論理ゲートであ
る。ここで、制御信号ｗ＿ｇｃｎｔ［０］，ｗ＿ｇｃｎ
ｔ［１］はそれぞれ奇数ビット，偶数ビットの各ニブル
に対応する内部センスアンプへの書き込みタイミング信
号であり、制御信号ｗ＿ｇｃｎｔ［２］は各ワードセル
内の内部センスアンプに共通な読み出しタイミングパル
スである。これら制御信号ｗ＿ｇｃｎｔ［０：２］は何
れも負論理の信号であり、それぞれが信号Ｍｑｕａｌｘ
でゲートされる。

【００６７】一方、制御信号ｗ＿ｇｃｎｔ［２６］，ｗ
＿ｇｃｎｔ［２７］はそれぞれ高位バンク，低位バンク
に対するアクセスを許可するためのタイミング信号であ
って、上述したアドレスｗ＿ａｄｄｒ［８：９］と組み
合わされて、当該ワードセルが資格化されている場合
（すなわち信号ｑｏｕｔがアサートされている場合）に
だけ信号ＱｓｅｌＬＨ，ＱｓｅｌＬＬ，ＱｓｅｌＨＨ，
ＱｓｅｌＨＬをそれぞれデコードする。

【００６８】なお、後述するように、センスアンプから
内部センスアンプへ読み出しを行う場合、制御信号ｗ＿
ｇｃｎｔ［２６］，ｗ＿ｇｃｎｔ［２７］はセンスアン
プが十分チャージされてからアサートされる。より詳細
に言うと、これら制御信号はメモリーアクセスにおける
３番目のマイクロサイクルでアサートされる。これに対
し、内部センスアンプからセンスアンプへ書き込みを行
う場合は、メモリーサイクルにおける最初のマイクロサ
イクルからアサートされる。

【００６９】ところで、算術演算や論理演算では、これ
ら演算が１個のオペランドだけを要する場合にはアキュ
ムレータと呼ばれるレジスタを使用して演算が実行され
る。一方、２個のオペランドを必要とする場合は、スク
ラッチレジスタと呼ばれるレジスタとアキュムレータと
の間でなされる。実際には、これらレジスタは何れも各
ワードセル内のメモリーアレイ上に存在しており、スク
ラッチレジスタは低位バンク上のアドレス「０〜７」
（１０進数）の領域に配置され、アキュムレータはスク
ラッチレジスタが配置されている領域に対応した高位バ
ンク上の領域、すなわちアドレス「２５６〜２６３」
（１０進数）に配置される。なお、これらレジスタを各
バンク内のどの領域に確保するかは単なる設計事項であ
って、上記のアドレスに限定されるものではない。

【００７０】また、スクラッチレジスタの各バイト内の
ビット配置はアキュムレータが配される領域を除いた他
の領域のビット配置と同じになっている。これに対し、
アキュムレータのビット配置は、通常のビット配置と比
べた場合に、隣接する奇数ビットと偶数ビットの間でビ
ット位置が入れ替わっており、そのビット配置は「１，
０，３，２，５，４，７，６」となっている。したがっ
て、例えばアキュムレータの論理上のビット１は物理の
ビット０に割り付けられ、アキュムレータの論理上のビ
ット０は物理ビット１に割り付けられることになる。

【００７１】ちなみに、これらのレジスタの論理／物理
のビット対応関係を、図１に示すビットセルの配置に対
応させると、以下に示すようになる。論理：１３０２４６５７スクラッチレジスタ（物理）：１３０２４６５７アキュムレータ（物理）：０２１３５７４６

【００７２】以上のことから、例えば算術演算をＬＳＢ
に対して行う場合には、スクラッチレジスタの物理ビッ
ト７と、アキュムレータの物理ビット６が取り出されて
両者の間で演算がなされる。もっとも、論理的には、ス
クラッチレジスタとアキュムレータについて何れもビッ
ト７が取り出されているため、問題が生じることはな
い。以上説明した如くビット配置を工夫することによっ
て、スクラッチレジスタとアキュムレータの対応する各
ビットを信号ｍＥと信号ｍＯとして同時に取り出すこと
ができるようになり、各レジスタのあるビット（例えば
両レジスタのＬＳＢ）をそれぞれワードロジック４０へ
与えて演算を実行させることが可能になる。

【００７３】次に、上記構成によるダイナミック連想ア
クセスメモリーの動作を説明する。ここでは、２つのオ
ペランドの間で加算を行うＡＤＤ命令を例に挙げて説明
するが、他の演算命令についても同様な処理がなされ
る。ＡＤＤ命令はアキュムレータとスクラッチレジスタ
を加算した８バイトの結果をアキュムレータへ格納する
命令である。なお、より詳細には、ワードセル内でなさ
れる各種演算は１，２，４バイト長でもなされうるので
あるが、以下では一例として両オペランドが８バイト長
であるとして説明することとする。

【００７４】ＡＤＤ命令を実行するにあたっては、スク
ラッチレジスタ及びアキュムレータに値を設定しておく
必要があり、そのための専用の命令が存在する。しかし
ながら、この点の動作は本質的ではないため、ここでは
その詳細を省略する。以下では、スクラッチレジスタと
アキュムレータには、既に値が設定されているものとす
る。

【００７５】図５はＡＤＤ命令の動作概要を表わすタイ
ムチャートであり、この図では、最初のバイトのＬＳＢ
から２ビット分、つまりビット７及びビット６の２ビッ
ト分、の動作が示されている。また図６には、ＡＤＤ命
令実行中の各マイクロサイクルにおいて読み出されるア
キュムレータとスクラッチレジスタの各ビットを、セン
スアンプのビットに対応させてＬＳＢから４ビット分の
ビット７〜４についてだけ示したものである。なお、図
６においては、アキュムレータを「Ａｃｃ」，スクラッ
チレジスタを「Ｓｃｒ」で表記してあり、その際、セン
スアンプのビット配置を図１と同じにしてある。

【００７６】まず、スクラッチレジスタとアキュムレー
タの内容をメモリーアレイから内部センスアンプ上へ読
み出しておく必要がある。そこで、加算処理を説明する
前に、この読み出し動作について簡単に説明しておく。
なお、後述するように、以下説明する読み出し処理に並
行して加算処理がなされるために、ＤＡＡＭの外部から
見るとこの読み出し処理はトランスペアレントに見え
る。

【００７７】図７はメモリーアレイからの読み出しサイ
クルを説明するタイミングチャートである。センスアン
プをチャージするには３マイクロサイクルを要すること
から、前述したように命令の１マイクロサイクル前にア
ドレスｗ＿ａｄｄｒ［９：０］が有効となる。その際、
低位ニブルを選択するためにアドレスｗ＿ａｄｄｒ
［８］が「１」にされる。これに加えて、アドレスｗ＿
ａｄｄｒ［７：０］がこれから読み出すアキュムレータ
のバイトを指すように設定される。

【００７８】また、実際の読み出しサイクルは、サイク
ルｍｃ１で信号ｗ＿ｗｄｌｎがアサートされることで開
始されるが、信号ｗ＿ｗｄｌｎはリフレッシュ時間の兼
ね合いで４サイクルの間アサートされる。次に、信号ｗ
＿ｗｄｌｎがアサートされてワード線がアクティブにな
ったその１マイクロサイクル後に、サイクルｍｃ２で信
号ｗ＿ｓａｏｎがアサートされてセンスアンプが動作
し、メモリーアレイの内容がセンスアンプに取り込まれ
る。

【００７９】その後のサイクルｍｃ４では、センスアン
プの内容が内部センスアンプへ転送される。そのため
に、信号ｗ＿ｇｃｎｔ［２６：２７］がそれぞれメモリ
ーアレイの上位バンクと下位バンクの選択に使用される
が、いまの場合は加算処理であるため、これら信号は何
れもアサートされる。この時点では、アドレスｗ＿ａｄ
ｄｒ［８］が「１」にされていることから、ＡＮＤゲー
ト８８〜８９により信号ＱｓｅｌＬＨ及びＱｓｅｌＬＬ
がアサートされる。また、信号ｓａＥｎＬＨ及び信号ｓ
ａＥｎＬＬがアサートされて、低位側のニブルに対応す
る内部センスアンプがセンスアンプの内容を取り込む。

【００８０】次いで、サイクルｍｃ５になると信号ｗ＿
ｗｄｌｎ，ｗ＿ｓａｏｎが何れもネゲートされ、続くサ
イクルｍｃ６で信号ｗ＿ｐｃｇがアサートされ、次のメ
モリーアクセスのためにプリチャージが開始される。こ
のようにして、スクラッチレジスタ及びアキュムレータ
のビット４〜７の内容が内部センスアンプに取り込まれ
る。ここで、センスアンプ（及び内部センスアンプ）と
スクラッチレジスタ又はアキュムレータのビットの対応
は図６のようになる。なお、スクラッチレジスタの内容
は低位バンクに対応する内部センスアンプに取り込ま
れ、アキュムレータの内容は高位バンクに対応する内部
センスアンプに取り込まれる。

【００８１】一方、この読み出し処理と並行してキャリ
ーＦＦ７２がクリアされる。この場合のように加算を実
行する場合は、例えば、データｗ＿ｄａｔａ［０：
７］，データｗ＿ｄａｔａｘ［０：７］に何れもｘＦＦ
（ここで、数字の直前に付された「ｘ」は１６進数を意
味する。以後も同様。）を設定する。これにより信号ｍ
Ｏ，ｍＥがいずれも「０」となって、これらの加算によ
り生じるキャリーとして、キャリーＦＦ７２の内容が
「０」に設定される。

【００８２】なお、減算を実行する場合には、例えば、
データｗ＿ｄａｔａ［０：７］，データｗ＿ｄａｔａｘ
［０：７］に何れもｘ００を設定する。これにより信号
ｍＯ，ｍＥがいずれもワードロジック４０内部でプルア
ップされて「１」となり、これらの加算により生じるキ
ャリーとして、キャリーＦＦ７２の内容が「１」に設定
される。

【００８３】次に、内部センスアンプ上に読み出された
データを元に加算処理がなされる。まず、図５に示すサ
イクルｍｃ１では、スクラッチレジスタとアキュムレー
タの各々のビット７に対応した内部センスアンプの内容
が読み出される。そのために、信号ＬＬＯ，ＨＬＥが共
にアサートされて、内部センスアンプ３３−４Ｈ，３３
−６Ｈ，３３−５Ｌ，３３−７Ｌのｂｉｔ線，ｂｉｔｘ
線が、各々、セレクタ３４−４Ｈ，３４−６Ｈ，３４−
５Ｌ，３４−７Ｌを介して、対応するコンパレータのｂ
端子及びｂｘ端子に接続される。

【００８４】ここで、図５に示すように、データｗ＿ｄ
ａｔａ［０：７］にはｘ０３が与えられ、データｗ＿ｄ
ａｔａｘ［０：７］にはｘ００が与えられる。したがっ
て、コンパレータ３５−４，３５−５は何れも内部セン
スアンプからのビット線をマスクする。一方、コンパレ
ータ３５−６，３５−７は何れもマルチプレクサとして
動作し、コンパレータ３５−６のｍ端子（信号ｍＥ）に
はアキュムレータのビット７が得られる一方、コンパレ
ータ３５−７のｍ端子（信号ｍＯ）にはスクラッチレジ
スタのビット７が得られる。

【００８５】このように、スクラッチレジスタについて
は、低位バンクの奇数ビットの内部センスアンプが選択
されて、読み出されたビットが信号ｍＯとしてワードロ
ジック４０へ与えられる。これに対し、アキュムレータ
については、高位バンクの偶数ビットの内部センスアン
プが選択されて、読み出されたビットが信号ｍＥとして
ワードロジック４０へ与えられる。

【００８６】すると、ワードロジック４０では、これら
信号ｍＥ，ｍＯが、それぞれ対応するマッチアンプ７１
Ｅ，７１Ｏを介して、キャリーＦＦ７２とＥＮＯＲゲー
ト７３へ与えられ、論理のビット７に対応するキャリー
及び加算結果が算出される。前者はクロックｃｃｌｋが
出ることによってキャリーＦＦ７２内部に蓄えられ、後
者は信号ｓｕｍｘとして出力される。

【００８７】このとき、制御信号ｗ＿ｇｃｎｔ［１４］
及びｗ＿ｇｃｎｔ［１６］がアサートされて、プリデコ
ーダ７４及びマルチプレクサ７５によって信号ｓｕｍが
マスターＦＦ７６へ送出される。また、制御信号ｗ＿ｇ
ｃｎｔ［１０：１３］によってマスターＦＦ７６が入力
をそのまま出力するように制御される。さらに、クロッ
クＭｃｌｋが出て信号ｓｕｍの内容がＭＦＦ・７８へセ
ットされ、加算結果がＭＦＦ・７８に保存される。

【００８８】次に、サイクルｍｃ２では、加算結果の格
納先であるアキュムレータのビット７に対応する内部セ
ンスアンプが「０」に初期設定される。この処理は特に
プリクリアと呼ばれる。そのために、信号ＩｇＱ，Ｉｇ
Ｍ，ＩｇＲをすべてアサートすると、ＱＦＦ・７７，Ｍ
ＦＦ・７８，ＲＦＦ・７９の出力が何れも「１」となっ
て信号Ｍｑｕａｌｘがアサートされる。

【００８９】また、これに伴って制御信号ｗ＿ｇｃｎｔ
［１］がアサートされ、ＮＯＲゲート８６によって信号
ｉｅｎＥｖｎがアサートされる。このとき、データｗ＿
ｄａｔａ［０：７］及びデータｗ＿ｄａｔａｘ［０：
７］にはそれぞれｘ０１，ｘ０２が乗せられる。そこ
で、信号ＨＬＥをアサートすることによって、セレクタ
３４−６Ｈを介し、コンパレータ３５−６を構成するト
ランジスタ５２，５６によってｂｉｔ線がプルダウンさ
れ、内部センスアンプ３３−６Ｈへ「０」が設定され
る。

【００９０】次に、サイクルｍｃ３では、演算結果が
「１」である場合にだけアキュムレータのビット７に対
応する内部センスアンプへ書き込みがなされ、演算結果
が「０」である場合には、サイクルｍｃ２でプリクリア
された値「０」が内部センスアンプに保持される。その
ために、信号ＩｇＭがネゲートされると共に信号Ｉｇ
Ｑ，ＩｇＲがアサートされて、ＭＦＦ・７８に格納され
ている加算の結果が信号Ｍｑｕａｌｘとして出力され
る。

【００９１】そして、制御信号ｗ＿ｇｃｎｔ［１］がア
サートされると、ＭＦＦ・７８の値が「１」の場合にだ
け信号ｉｅｎＥｖｎがアサートされて、サイクルｍｃ２
と同様にアキュムレータのビット７に対応する内部セン
スアンプへ書き込みがなされる。ここで、サイクルｍｃ
３では、データｗ＿ｄａｔａ［０：７］及びデータｗ＿
ｄａｔａｘ［０：７］にそれぞれｘ０３，ｘ００が乗せ
られているため、コンパレータ３５−６を構成するトラ
ンジスタ５１，５５によってｂｉｔｘ線がプルダウンさ
れて、「１」が内部センスアンプ３３−６Ｈへ書き込ま
れる。

【００９２】このようにして、１ビット分の加算処理が
３マイクロサイクルでなされる。以後のビット６〜０の
処理はビット７と同様である。例えば、サイクルｍｃ４
〜ｍｃ６でなされるビット６の処理は、以下の点を除い
て上述したビット７の処理と同じである。すなわち、信号ｉｅｎＥｖｎの代わりに信号ｉｅｎＯｄｄがア
サートされるに対応する形で、サイクルｍｃ５において、デー
タｗ＿ｄａｔａ［０：７］及びデータｗ＿ｄａｔａｘ
［０：７］に乗せられるマスクのデータが異なるスクラッチレジスタ，アキュムレータの読み出し／
書き込みに使用される内部センスアンプのビット位置と
対応するセレクタ，コンパレータのビット位置が異なるに対応して、セレクタをイネーブルにするための
制御信号が異なるという点である。

【００９３】つまり、物理ビット６に対応する内部セン
スアンプを介してスクラッチレジスタのビット６が読み
出され、物理ビット７に対応する内部センスアンプを介
してアキュムレータのビット６が読み出される。また、
この読み出しに引き続いて、ワードロジック４０内部で
ビット６に対する加算処理がなされ、その際、キャリー
ＦＦ７２に保存されているビット７に関する加算処理で
得られたキャリーの有無が、ビット６の加算処理のため
に使用される。そして、得られた加算結果（信号ｓｕｍ
ｘ）が上記と同様の手順に従って、アキュムレータのビ
ット６へ書き込まれる。

【００９４】以後は同様に、ビット５の処理では、物理
ビット５に対応する内部センスアンプからスクラッチレ
ジスタのビット５が読み出され、物理ビット４に対応す
る内部センスアンプからアキュムレータのビット５が読
み出されて加算処理がなされる。さらにビット４の処理
では、物理ビット４に対応する内部センスアンプからス
クラッチレジスタのビット４が読み出され、物理ビット
５に対応する内部センスアンプからアキュムレータのビ
ット４が読み出されて加算処理がなされる。

【００９５】以上のようにして、ビット４〜７の低位側
ニブルに対する加算処理が「３×４＝１２マイクロサイ
クル」で完了する。そうすると、低位側のニブルについ
て行ったのと同様の処理が、高位側のニブル（すなわ
ち、ビット０〜３）に対して同様になされる。

【００９６】一方、高位側のニブルに対する加算処理と
並行して、低位側のニブルでは、内部センスアンプ上に
保存されている加算結果がアキュムレータへ書き込まれ
るとともに、これに引き続いて、次のバイト上の低位側
のニブルの読み出し処理がなされる。すなわち、加算結
果の書き込み処理に関しても、高位ニブルに対する加算
処理と並行して処理が行われるために、上記の読み出し
処理と同様に、外部から見るとアキュムレータへの書き
込み処理がトランスペアレントに見える。

【００９７】そこで以下、内部センスアンプからメモリ
ーアレイ（アキュムレータ）への書き込み処理について
説明する。書き込み処理のサイクルは、図８に示すタイ
ミングチャートからわかるように、信号ｗ＿ｇｃｎｔ
［２６：２７］が書き込みサイクルの最初（サイクルｍ
ｃ１）からアサートされて、これが４サイクルの間持続
される。これ以外は、基本的に読み出しサイクルのタイ
ミングと同じである。

【００９８】もっとも、書き込み処理をワードセル内の
動作から見ると次のような相違がある。すなわち、この
場合はアキュムレータの低位側ニブルへ書き込みを行う
ので、信号ＱｓｅｌＬＨだけがアサートされて、上位バ
ンクかつ低位ニブルに対応する内部センスアンプの内容
が、該内部に対応するセレクタ３２−４Ｈ〜３２−７Ｈ
及びセンスアンプ３１−４Ｈ〜３１−７Ｈを介して、メ
モリーアレイへ書き込まれる。

【００９９】以上のように、書き込み処理と読み出し処
理は各々６マイクロサイクルを要するから、上記の加算
処理の１２マイクロサイクルとの均衡がとれ、読み出し
処理と書き込み処理が、反対側のニブルの加算処理の陰
に隠れてトランスペアレントに見える。そして、高位側
のニブルの加算処理が終了すると、今度は、高位側のニ
ブルに対する加算結果の書き込み処理と次のバイト上の
高位側のニブルの読み出し処理とが、次のバイトの低位
側のニブルの加算処理に並行して実行される。このよう
にして、ニブルを単位として演算処理がパイプラインの
ように遂行され、したがって、処理の高速化を図ること
ができる。

【０１００】

【発明の効果】以上説明したように、本発明によれば、
複数のメモリーブロックに分割されたメモリーアレイに
おいて、これらメモリーブロックに対するアクセス動作
と、メモリーブロックに格納されたデータを用いた演算
処理とをメモリーブロック毎に独立かつ並行して行うよ
うにしたので、上記メモリーブロック内のデータに対す
る演算処理をパイプライン処理の如く実現できると共
に、メモリーブロックへのアクセスと演算処理の並行動
作による処理速度の向上を図ることができるという効果
が得られる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるＤＡＡＭの１ワー
ド分のワードセルの構成を示す図である。

【図２】同実施形態によるＤＡＡＭ及び該ＤＡＡＭを
制御する周辺回路の構成を示すブロック図である。

【図３】同ワードセル内に構成されたコンパレータ３
５−０〜３５−７の回路図である。

【図４】同ワードセル内のワードロジック４０の回路
図である。

【図５】同実施形態によるＡＤＤ命令のタイミングチ
ャートである。

【図６】同実施形態によるＡＤＤ命令の実行中に読み
出されるスクラッチレジスタ，アキュムレータのビット
とセンスアンプのビットとの対応を示した図である。

【図７】同実施形態によるメモリーアレイからの読み
出し時のタイミングチャートである。

【図８】同実施形態によるメモリーアレイへの書き込
み時のタイミングチャートである。

【図９】従来の技術によるＤＡＡＭの１ワード分のワ
ードセルの構成を示す図である。

【符号の説明】

２０…ワードセルブロック、３１−０Ｈ〜３１−７Ｈ，
３１−０Ｌ〜３１−７Ｌ…センスアンプ、３２−０Ｈ〜
３２−７Ｈ，３２−０Ｌ〜３２−７Ｌ，３４−１Ｈ，３
４−１Ｌ，３４−７Ｈ，３４−７Ｌ…セレクタ、３３−
１Ｈ，３３−２Ｌ，３３−４Ｌ，３３−７Ｈ…内部セン
スアンプ、３５−０〜３５−７…コンパレータ、４０…
ワードロジック

Claims

【特許請求の範囲】

【請求項１】メモリーアレイと演算手段とを有するワ
ードセルが複数設けられてなるダイナミック連想アクセ
スメモリーであって、前記各メモリーアレイが複数のメモリーブロックに分割
され、前記各メモリーブロックに対するアクセス動作と
前記各メモリーブロックに格納されているデータを用い
た演算処理とを、前記メモリーブロック毎に独立かつ並
行に処理可能としたことを特徴とするダイナミック連想
アクセスメモリー。
【請求項２】それぞれが独立に演算を実行することの
可能なワードセルを複数設けてなるダイナミック連想ア
クセスメモリーであって、前記ワードセルの各々が、複数のメモリーブロックに分割されたメモリーアレイ
と、前記何れかのメモリーブロックから読み出されるデータ
に所定の演算を施す演算手段と、前記メモリーアレイ内のデータを前記何れかのメモリー
ブロックから読み出すと共に、前記演算手段が算出した
演算結果を前記何れかのメモリーブロックへ書き込むア
クセス手段と、前記読み出し動作及び前記書き込み動作と、前記演算処
理とが独立かつ並行して処理されるように制御する制御
手段とを具備することを特徴とするダイナミック連想ア
クセスメモリー。
【請求項３】前記各メモリーブロックは、さらに、上
位バンクと下位バンクの２つのバンクに分割され、前記演算手段は、前記上位バンクに格納されているデー
タと、前記下位バンクに格納されているデータのうち、
少なくとも何れかのデータを用いて前記演算を行うこと
を特徴とする請求項２記載のダイナミック連想アクセス
メモリー。
【請求項４】前記メモリーアレイは、前記各ワードセ
ルのワードを構成する上位のニブルに対応するメモリー
ブロックと、前記各ワードセルのワードを構成する下位
のニブルに対応する２つのメモリーブロックからなるこ
とを特徴とする請求項１乃至３の何れかの項記載のダイ
ナミック連想アクセスメモリー。
【請求項５】前記各ニブルは、さらに、奇数ビット群
と偶数ビット群に分割され、前記演算手段は、前記奇数ビット群および前記偶数ビッ
ト群の各ビット群から何れかのビットを選択し、各ビッ
ト群から選択されたビットのうち少なくとも何れかのビ
ットを用いて前記演算を行うことを特徴とする請求項４
記載のダイナミック連想アクセスメモリー。
【請求項６】前記上位バンクに格納されている前記演
算の第１オペランドと前記下位バンクに格納されている
前記演算の第２オペランドの各オペランドにおけるバイ
ト内のビットが、互いに、隣接する奇数ビットと偶数ビ
ットとを入れ替えた配列に構成されていることを特徴と
する請求項３乃至５の何れかの項記載のダイナミック連
想アクセスメモリー。
【請求項７】前記アクセス手段は、前記ワードを構成する各ビット及び前記各バンクに対応
して設けられ、前記メモリーアレイのデータをセンスす
るセンスアンプと、前記各センスアンプに対応して設けられ、対応するセン
スアンプを介して前記メモリーアレイから読み出される
データを保持すると共に、対応するセンスアンプを介し
て前記メモリーアレイへ書き込むべきデータを保持する
内部センスアンプとを有し、前記演算手段は、前記各内部センスアンプに保持されて
いるデータを用いて前記演算を行うことを特徴とする請
求項３乃至６の何れかの項記載のダイナミック連想アク
セスメモリー。