JPS5936838A - インタフエ−ス制御方式 - Google Patents
インタフエ−ス制御方式Info
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- JPS5936838A JPS5936838A JP14815482A JP14815482A JPS5936838A JP S5936838 A JPS5936838 A JP S5936838A JP 14815482 A JP14815482 A JP 14815482A JP 14815482 A JP14815482 A JP 14815482A JP S5936838 A JPS5936838 A JP S5936838A
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- JP
- Japan
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- register
- address
- interface
- control
- processing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30105—Register structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はインタフェース制御方式、特に外部の装置との
インタフェースに用いられるインタフェースレジスタの
アウト・レジスタとイン・レジスタとを同一レジスタと
し、共通のアドレスでアクセスできるようにして、単一
のマイクロ命令にヨリ、上記インタフェースレジスタに
対するライトおよびリードのコントロールを行い、マイ
クロ命令数の削減を可能にしたインタフェース制御方式
に関するものである。
インタフェースに用いられるインタフェースレジスタの
アウト・レジスタとイン・レジスタとを同一レジスタと
し、共通のアドレスでアクセスできるようにして、単一
のマイクロ命令にヨリ、上記インタフェースレジスタに
対するライトおよびリードのコントロールを行い、マイ
クロ命令数の削減を可能にしたインタフェース制御方式
に関するものである。
（２）従来技術と問題点
一般に、データ処理システム等におけるある装置と他の
装置とのインタフェースにおいては。
装置とのインタフェースにおいては。
一方の装置が他方の装置に対して送信号を送出し。
それに対する応答信号を検出する制御が行われる。
例えば、マイクロプルグラムによって上記インタフェー
ス制御を行う装置では、所定のアドレスをもつインタフ
ェースレジスタにライトすることによって送信号を送出
し、他のインタフェースレジスタをリードすることによ
り、応答信号の着信を確認する。
ス制御を行う装置では、所定のアドレスをもつインタフ
ェースレジスタにライトすることによって送信号を送出
し、他のインタフェースレジスタをリードすることによ
り、応答信号の着信を確認する。
牙１図は従来方式の例の説明図、第２図は従来方式にお
けるマイクロ命令による処理説明図を示す。
けるマイクロ命令による処理説明図を示す。
処理装置１は、制御メモリ４に格納されたマイクロ命令
を実行し９例えば他の装置３とのデータ転送を行う装置
である。データの転送はデータ・バス９を介して行われ
、制御ライン８−１および８−２の制御信号に基づいて
転送が処理される。
を実行し９例えば他の装置３とのデータ転送を行う装置
である。データの転送はデータ・バス９を介して行われ
、制御ライン８−１および８−２の制御信号に基づいて
転送が処理される。
このインタフェース制御はインタフェース部２が有する
ライト（５）インタフェースレジスタ５およびリード（
Ｒ）インタフェースレジスタ６を通して行われる。装置
によっては、レジスタ５はコントロール・レジスタと呼
ばれ、レジスタ６はステータス・レジスタと呼ばれろこ
ともある。これらのレジスタ５および６はそれぞれ独立
しているので、従来１例えばレジスタ５はｎ番地、レジ
スタ６はｍ番地というように異なる外部レジスタアドレ
スが与えられていた。そのため、以下に説明するように
必然的にマイクロ命令のスタティック・ステップ数の増
加を招いていた。
ライト（５）インタフェースレジスタ５およびリード（
Ｒ）インタフェースレジスタ６を通して行われる。装置
によっては、レジスタ５はコントロール・レジスタと呼
ばれ、レジスタ６はステータス・レジスタと呼ばれろこ
ともある。これらのレジスタ５および６はそれぞれ独立
しているので、従来１例えばレジスタ５はｎ番地、レジ
スタ６はｍ番地というように異なる外部レジスタアドレ
スが与えられていた。そのため、以下に説明するように
必然的にマイクロ命令のスタティック・ステップ数の増
加を招いていた。
第１２図において、１０−１ないし１ｏ−４は制御メモ
リ４に格納されたインタフェース制御のためのマイクロ
命令による処理を表わし、特に処理１０−１．処理１０
−２．処理１０−３は、それぞれ１マイクロ命令に対応
している。
リ４に格納されたインタフェース制御のためのマイクロ
命令による処理を表わし、特に処理１０−１．処理１０
−２．処理１０−３は、それぞれ１マイクロ命令に対応
している。
処理装置Ｉが１例えば他の装置３にデータ転送を行う場
合には、まず処４１０−１によって、ｎ番地を指定し、
インタフェースレジスタ５にライトするマイクロ命令を
実行し、送信号をオンにする。次に、処理１ｏ−２によ
って、ｍ番地を指定し、インタフェースレジスタ６をリ
ードするマイクロ命令を実行して、送信号に対する応答
信号または他の要求信号を、内部レジスタ（図示省略）
に読込む。処理１０−３によって、この読込んだ内容を
チェックし、応答信号または他の要求信号が着信してい
るかどうかを調べる。着信していなければ、処理１ｏ−
２へ制御を戻し９着信するまで処理１０−２および処理
１ｏ−３のマイクロ命令を繰返し実行する。応答または
他の要求信号が検出されたならば、処理１０〜４によっ
て１例えばデータ・レジスタ７に転送データを書出す等
の処理を実行する。
合には、まず処４１０−１によって、ｎ番地を指定し、
インタフェースレジスタ５にライトするマイクロ命令を
実行し、送信号をオンにする。次に、処理１ｏ−２によ
って、ｍ番地を指定し、インタフェースレジスタ６をリ
ードするマイクロ命令を実行して、送信号に対する応答
信号または他の要求信号を、内部レジスタ（図示省略）
に読込む。処理１０−３によって、この読込んだ内容を
チェックし、応答信号または他の要求信号が着信してい
るかどうかを調べる。着信していなければ、処理１ｏ−
２へ制御を戻し９着信するまで処理１０−２および処理
１ｏ−３のマイクロ命令を繰返し実行する。応答または
他の要求信号が検出されたならば、処理１０〜４によっ
て１例えばデータ・レジスタ７に転送データを書出す等
の処理を実行する。
上記従来の方式によれば、レジスタ５のアドレスとレジ
スタ６のアドレスとは異なるため、処理１０−１のマイ
クロ命令と処理１０−２のマイクロ命令とを別々に設け
なければならない。しかしながら、第２図図示の如き処
理を行う箇所は１つの処理装置内に数多く存在するので
、制御メモリ内においてそのマイクロ命令の占める領域
の大きさは、無視できないものとなっている。
スタ６のアドレスとは異なるため、処理１０−１のマイ
クロ命令と処理１０−２のマイクロ命令とを別々に設け
なければならない。しかしながら、第２図図示の如き処
理を行う箇所は１つの処理装置内に数多く存在するので
、制御メモリ内においてそのマイクロ命令の占める領域
の大きさは、無視できないものとなっている。
（３）発明の目的と構成
本発明は上記問題点の解決を図り、単一のマイクロ命令
によって、従来２つのマイクロ命令を必要としていた処
理を実行できるようにし、制御メモリの節減を可能とす
ることを目的としている。
によって、従来２つのマイクロ命令を必要としていた処
理を実行できるようにし、制御メモリの節減を可能とす
ることを目的としている。
そのため２本発明のインタフェース制御方式は。
マイクロ命令を実行することにより、他装置との制御信
号の送受信を行う装置において、出力制御信号が設定さ
れるインタフェースレジスタと入力制御信号が設定され
るインタフェースレジスタとを共通のアドレスでアクセ
スされる同一ワードに設け、単一のマイク−命令によっ
て上記インタフェースレジスタに対する上記出力制御信
号および上記入力制御信号のライトおよびリードを処理
することを特徴としている。以下実施例に従って図面を
参照しつつ説明する。
号の送受信を行う装置において、出力制御信号が設定さ
れるインタフェースレジスタと入力制御信号が設定され
るインタフェースレジスタとを共通のアドレスでアクセ
スされる同一ワードに設け、単一のマイク−命令によっ
て上記インタフェースレジスタに対する上記出力制御信
号および上記入力制御信号のライトおよびリードを処理
することを特徴としている。以下実施例に従って図面を
参照しつつ説明する。
（４） 発明の実施例
第３図は本発明の一実施例構成、第４図は本発明に係る
マイクロ命令の例を示す。
マイクロ命令の例を示す。
図中、符号２および４は第１図に対応する。２０はＡレ
ジスタ、２１はＢレジスタ、２２はＣレジスタであって
、それぞれ内部レジスタである。また、２３は演算回路
、２４はインタフェースレジスタ、２５はライト・レジ
スタ、２６はリード・レジスタ、２７はマイクロ命令レ
ジスタ、２８は順序制御回路、２９は制御メモリアドレ
スレジスタを表わす。
ジスタ、２１はＢレジスタ、２２はＣレジスタであって
、それぞれ内部レジスタである。また、２３は演算回路
、２４はインタフェースレジスタ、２５はライト・レジ
スタ、２６はリード・レジスタ、２７はマイクロ命令レ
ジスタ、２８は順序制御回路、２９は制御メモリアドレ
スレジスタを表わす。
本発明においては、出力制御信号すなわち他の装置への
送信号等が設定されるライト・レジスタ２５と、入力制
御信号すなわち他の装置からの応答信号や要求信号が設
定されるリード・レジスタ２６とが、同一ワード内に設
けられる。換言すれば、ライト・レジスタ２５とリード
レジスタ２６とは、共通のインタフェースレジスタ２４
内にあり、共通の外部レジスタアドレス、例えばｎ番地
の指定によりアクセス可能とされる。
送信号等が設定されるライト・レジスタ２５と、入力制
御信号すなわち他の装置からの応答信号や要求信号が設
定されるリード・レジスタ２６とが、同一ワード内に設
けられる。換言すれば、ライト・レジスタ２５とリード
レジスタ２６とは、共通のインタフェースレジスタ２４
内にあり、共通の外部レジスタアドレス、例えばｎ番地
の指定によりアクセス可能とされる。
制御メモリアドレスレジスタ２９は、制御メモリ４内の
アドレスを指示するレジスタである。マイクロ命令の７
エツチ・シーケンスに、制御メモリアドレスレジスタ２
９の示すアドレスにあるマイクロ命令が読出されて、マ
イクロ命令レジスタ２７に格納される。マイクロ命令は
２例えば第４図図示の如き制御フィールドを有する水平
型のマイクロ命令であり、演算回路２３や内部レジスタ
２０．２１．２２に対する入出力等のゲート制御を直接
的に行う。また、マイクロ命令内で指定されたアドレス
情報や各種分岐条件に関する情報が。
アドレスを指示するレジスタである。マイクロ命令の７
エツチ・シーケンスに、制御メモリアドレスレジスタ２
９の示すアドレスにあるマイクロ命令が読出されて、マ
イクロ命令レジスタ２７に格納される。マイクロ命令は
２例えば第４図図示の如き制御フィールドを有する水平
型のマイクロ命令であり、演算回路２３や内部レジスタ
２０．２１．２２に対する入出力等のゲート制御を直接
的に行う。また、マイクロ命令内で指定されたアドレス
情報や各種分岐条件に関する情報が。
順序制御回路２８に入力され、順序制御回路２８は１次
に実行されるべきマイクロ命令のアドレスを決定しで、
新たにそのアドレスを制御メモリアドレスレジスタ２９
にセットする。こうして、制御メモリ４に予め格納され
たマイクロ命令の実行が繰返される。
に実行されるべきマイクロ命令のアドレスを決定しで、
新たにそのアドレスを制御メモリアドレスレジスタ２９
にセットする。こうして、制御メモリ４に予め格納され
たマイクロ命令の実行が繰返される。
第２図で説明した従来の他の装置とのインタフェース制
御の処理は、第３図図示制御メモリ４内に示した処理の
如く簡潔化される。すなわち、第２図に図示した２つの
マイクロ命令による従来の処理１０−１および処理１０
−２は２本発明においては、第３図図示処理１０−５の
如く、単一のマイクロ命令によって処理される。他の装
置に送信号を送出し、その応答を確認する場合には、処
理１０−５によって、インタフェースレジスタ２４ノア
トレスを指定し、ライト・レジスタ２５に送信号を設定
するとともに、リード・レジスタ２６の内容を内部レジ
スタに読込む。そして応答信号または他の要求信号が処
理１０−３によって検出されるまで、処理１０−５、と
処理１０−３とを繰返ス。一般に、１マイクロ命令サイ
クルで送信号に対する応答信号が返ることは少ないので
、要求信号の検出以外についての処理の高速化は期待で
きないが、スタティックなマイクロ命令数の減少により
、制御メモリ４の節減が可能となる。
御の処理は、第３図図示制御メモリ４内に示した処理の
如く簡潔化される。すなわち、第２図に図示した２つの
マイクロ命令による従来の処理１０−１および処理１０
−２は２本発明においては、第３図図示処理１０−５の
如く、単一のマイクロ命令によって処理される。他の装
置に送信号を送出し、その応答を確認する場合には、処
理１０−５によって、インタフェースレジスタ２４ノア
トレスを指定し、ライト・レジスタ２５に送信号を設定
するとともに、リード・レジスタ２６の内容を内部レジ
スタに読込む。そして応答信号または他の要求信号が処
理１０−３によって検出されるまで、処理１０−５、と
処理１０−３とを繰返ス。一般に、１マイクロ命令サイ
クルで送信号に対する応答信号が返ることは少ないので
、要求信号の検出以外についての処理の高速化は期待で
きないが、スタティックなマイクロ命令数の減少により
、制御メモリ４の節減が可能となる。
処理１０−５を実行するマイク冒命令は１例えば第４図
図示の如き内容をもつ。第４図において。
図示の如き内容をもつ。第４図において。
ＡＩフィールドは、Ａレジスタ２０への入力制御を示し
２図示省略したゲートの制御により、インタフェース部
２にある外部レジスタの内容が、当該マイクロ命令の実
行によって、Ａレジスタ２０にとり込まれる。外部レジ
スタのアドレスは、ＥＸ Ｔ Ａ Ｄフィールドで与え
られる。本実施例では。
２図示省略したゲートの制御により、インタフェース部
２にある外部レジスタの内容が、当該マイクロ命令の実
行によって、Ａレジスタ２０にとり込まれる。外部レジ
スタのアドレスは、ＥＸ Ｔ Ａ Ｄフィールドで与え
られる。本実施例では。
ｎ番地である。ＢＩフィールドおよびＣＩフィールドは
、それぞれＢレジスタ２１およびＣレジスタ２２への入
力制御を示す。該マイクロ命令はノー・オペレーション
（ＮＯＰ）であるので、Ｂレジスタ２１およびＣレジス
タ２２の内容は変更さレナい。ＤＥＳＴフィールドは、
演算回路２３の出力光を示す。Ａレジスタ２０の入力光
と同じ。
、それぞれＢレジスタ２１およびＣレジスタ２２への入
力制御を示す。該マイクロ命令はノー・オペレーション
（ＮＯＰ）であるので、Ｂレジスタ２１およびＣレジス
タ２２の内容は変更さレナい。ＤＥＳＴフィールドは、
演算回路２３の出力光を示す。Ａレジスタ２０の入力光
と同じ。
ｎ番地の外部レジスタ、すなわちインタフェースレジス
タ２４である。ＡＬＵフィールドは演算回路２３の制御
内容を示し、加算（ＡＤＤ）である。
タ２４である。ＡＬＵフィールドは演算回路２３の制御
内容を示し、加算（ＡＤＤ）である。
加算の対象は、ＡＬＵＸ、ＡＬＵＹ、ＡＬＵＺフィール
ドで示されるが、ＡＬＵＹフィールドの指定により、ゲ
ートＹだけが開かれるので、Ｂレジスタ２１の内容が、
そのまま演算回路２３の出力となる。従って、予めＢレ
ジスタ２１に送信号のビットまたはパターンをセットし
ておけば、その内容がライト・レジスタ２５にセットさ
れることとなる。なお、ライト・レジスタ２５およびリ
ード・レジスタ２６の大きさは２例えばそれぞれ１バイ
トであり、内部レジスタ２０，２１．２２は８バイトの
大きさを持つが、上記データの入出力にあたっては、マ
スク制御が行われ、必要な部分だけが選択的に処理され
る。このマスク制御については１周知の技術であるので
詳細な説明は省略する。従来方式によれば、ＡＩフィー
ルドで指定される外部レジスタのアドレスと、ＤＥＳＴ
フィールドで指定される外部レジスタのアドレスとが。
ドで示されるが、ＡＬＵＹフィールドの指定により、ゲ
ートＹだけが開かれるので、Ｂレジスタ２１の内容が、
そのまま演算回路２３の出力となる。従って、予めＢレ
ジスタ２１に送信号のビットまたはパターンをセットし
ておけば、その内容がライト・レジスタ２５にセットさ
れることとなる。なお、ライト・レジスタ２５およびリ
ード・レジスタ２６の大きさは２例えばそれぞれ１バイ
トであり、内部レジスタ２０，２１．２２は８バイトの
大きさを持つが、上記データの入出力にあたっては、マ
スク制御が行われ、必要な部分だけが選択的に処理され
る。このマスク制御については１周知の技術であるので
詳細な説明は省略する。従来方式によれば、ＡＩフィー
ルドで指定される外部レジスタのアドレスと、ＤＥＳＴ
フィールドで指定される外部レジスタのアドレスとが。
異なるため、どうしても２以上のマイクロ命令を必要と
したが１本発明によれば、ライト・レジスタ２５へのラ
イトと、リード・レジスタ２６からのリードを第４図に
図示した単一のマイクロ命令で実行できることとなる。
したが１本発明によれば、ライト・レジスタ２５へのラ
イトと、リード・レジスタ２６からのリードを第４図に
図示した単一のマイクロ命令で実行できることとなる。
（５）発明の効果
以上説明した如く本発明によれば、マイクロ命令のステ
ップ数の削減が可能となり、制御メモリを節減すること
ができる。
ップ数の削減が可能となり、制御メモリを節減すること
ができる。
メ・１図は従来方式の例の説明図、第２図は従来方式に
おけるマイクロ命令による処理説明図、第３図は本発明
の一実施例構成、第４図は本発明に係るマイクロ命令の
例を示す。 図中、２はインタフェース部、４は制御メモリ。 ２３は演算回路、２４はインタフェースレジスタ。 ２５はライト・レジスタ、２６はリード・レジスタ、２
７はマイクロ命令レジスタ、２９は制御メモリアドレス
レジスタを表わす。 特許出願人 富士通株式会社
おけるマイクロ命令による処理説明図、第３図は本発明
の一実施例構成、第４図は本発明に係るマイクロ命令の
例を示す。 図中、２はインタフェース部、４は制御メモリ。 ２３は演算回路、２４はインタフェースレジスタ。 ２５はライト・レジスタ、２６はリード・レジスタ、２
７はマイクロ命令レジスタ、２９は制御メモリアドレス
レジスタを表わす。 特許出願人 富士通株式会社
Claims (1)
- マイクロ命令を実行することにより、他装置との制御信
号の送受信を行う装置において、出力制御信号が設定さ
れるインタフェースレジスタと入力制御信号が設定され
るインタフェースレジスタとを共通のアドレスでアクセ
スされる同一ワードに設け、単一のマイクロ命令によっ
て上記インタフェースレジスタに対する上記出力制御信
号および上記入力制御信号のライトおよびリードを処理
することを特徴とするインタフェース制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14815482A JPS5936838A (ja) | 1982-08-26 | 1982-08-26 | インタフエ−ス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14815482A JPS5936838A (ja) | 1982-08-26 | 1982-08-26 | インタフエ−ス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5936838A true JPS5936838A (ja) | 1984-02-29 |
| JPS6127784B2 JPS6127784B2 (ja) | 1986-06-27 |
Family
ID=15446463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14815482A Granted JPS5936838A (ja) | 1982-08-26 | 1982-08-26 | インタフエ−ス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001086429A3 (en) * | 2000-05-08 | 2002-03-28 | Crossroads Sys Inc | Hardware method to reduce cpu code latency |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151365U (ja) * | 1986-03-14 | 1987-09-25 |
-
1982
- 1982-08-26 JP JP14815482A patent/JPS5936838A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001086429A3 (en) * | 2000-05-08 | 2002-03-28 | Crossroads Sys Inc | Hardware method to reduce cpu code latency |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6127784B2 (ja) | 1986-06-27 |
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