JPS62186344A - アドレス・マツプド・レジスタ - Google Patents
アドレス・マツプド・レジスタInfo
- Publication number
- JPS62186344A JPS62186344A JP2922986A JP2922986A JPS62186344A JP S62186344 A JPS62186344 A JP S62186344A JP 2922986 A JP2922986 A JP 2922986A JP 2922986 A JP2922986 A JP 2922986A JP S62186344 A JPS62186344 A JP S62186344A
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- JP
- Japan
- Prior art keywords
- register
- ram
- bus
- address
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プログラム制御方式の回路構成で、メモリと
同等の命令によってアクセスされるアドレス・マツブト
・レジスタに関するものである。
同等の命令によってアクセスされるアドレス・マツブト
・レジスタに関するものである。
従来の技術
従来、プログラム制御方式の情報管理システムにおいて
、プロセッサの周辺にある入出力装置（Ｉｌｏ）ボート
もしくはレジスタ群のアクセスには、メモリ・マツブト
Ｉｌｏ方式か広く用いられる。
、プロセッサの周辺にある入出力装置（Ｉｌｏ）ボート
もしくはレジスタ群のアクセスには、メモリ・マツブト
Ｉｌｏ方式か広く用いられる。
これは、入出力装置もしくはレジスタをメモリと同等に
扱う方式であり、プログラムの簡単化。
扱う方式であり、プログラムの簡単化。
ハードウェアの低減効果等の利点がある。すなわち、従
来のメモリ・マツブトＩ１０方式では、第３図に示すよ
うに、ＲＡＭの全アドレス空間１の中の所定の部分をｆ
Ｗ報管理用メモリ空間２に割当て、それにｉｆ！ｌｆｉ
てない部分をメモリーマツブトＩ１０空間３．すなわち
、Ｉ１０ボートもしくはレジスタに割当てる。そして、
各Ｉ１０ボートもしくはレジスタの指定は情報管理用メ
モリと同様にアドレスデコーダによって行なっていた。
来のメモリ・マツブトＩ１０方式では、第３図に示すよ
うに、ＲＡＭの全アドレス空間１の中の所定の部分をｆ
Ｗ報管理用メモリ空間２に割当て、それにｉｆ！ｌｆｉ
てない部分をメモリーマツブトＩ１０空間３．すなわち
、Ｉ１０ボートもしくはレジスタに割当てる。そして、
各Ｉ１０ボートもしくはレジスタの指定は情報管理用メ
モリと同様にアドレスデコーダによって行なっていた。
（例工ば「マイクロ・コンピュータツバ−ドウエア」。
（昭６９．１１，９）、岩波、ｐ１ｏ）発明が解決しよ
うとする問題点 しかしながら、このような構成では、各レジスタの内容
を読出すのに、そのレジスタ固有の出力回路を用いるか
、もしくは、このような固有の出六回路を持つ代わりに
、同レジスタへの書込みの後、同じデータをＲＡＭの所
定アドレスに書込み、レジスタの内容を読出したいとき
は、レジスタの代わりにそのＲＡＭの所定アドレスから
データを読出すという方法を採らなくてはならないので
、ソフトウェアの負担を増加させるヶ 問題点を解決するための手段 本発明は上記問題点を解決するために、ＲＡＭ中の情報
管理用メモリの割付けられているアドレス空間に、書込
み専用のレジスタのアドレスバス付け、同レジスタへの
データの書込み時には、同時に前記メモリの同じアドレ
ス空間に同一データの書込みが行なわれ、データを読出
す場合には、前記ＲＡＭからそのデータが出力される構
成をとるものである。
うとする問題点 しかしながら、このような構成では、各レジスタの内容
を読出すのに、そのレジスタ固有の出力回路を用いるか
、もしくは、このような固有の出六回路を持つ代わりに
、同レジスタへの書込みの後、同じデータをＲＡＭの所
定アドレスに書込み、レジスタの内容を読出したいとき
は、レジスタの代わりにそのＲＡＭの所定アドレスから
データを読出すという方法を採らなくてはならないので
、ソフトウェアの負担を増加させるヶ 問題点を解決するための手段 本発明は上記問題点を解決するために、ＲＡＭ中の情報
管理用メモリの割付けられているアドレス空間に、書込
み専用のレジスタのアドレスバス付け、同レジスタへの
データの書込み時には、同時に前記メモリの同じアドレ
ス空間に同一データの書込みが行なわれ、データを読出
す場合には、前記ＲＡＭからそのデータが出力される構
成をとるものである。
作 用
本発明は上記した構成により、データバスに接続される
各レジスタの出力回路を低減させ、またデータのアクセ
スもレジスタが出力回路を持っている場合と何ら変りな
くアクセスできる。
各レジスタの出力回路を低減させ、またデータのアクセ
スもレジスタが出力回路を持っている場合と何ら変りな
くアクセスできる。
実施例
第１図は本発明のアドレス・マノブト・レジスタのアド
レス空間への割付けを示す図である。第１図において、
１はＲＡＭの全アドレス空間、２は情報管理用メモリの
割付けられた空間であシ、３は同メモリ２とは独立に割
付けられたレジスタ（もしくはｌ１０）、いわゆる、メ
モリ・マツブトＩ１０の空間である。４は書込み専用の
メモリ・マツブト・レジスタのアドレス空間であり、こ
れは情報管理用メモリ空間２とオーバーラツプしている
。第２図は、第１図の・・−ドウエア構成を示すブロッ
ク図である。プロセッサ１１からの指令がアドレスバス
１２に与えられたとき、アドレス・デコーダ１３により
、複数のレジスタ１４．１６ｉ；ｊ ＲＡ Ｍ １８と
同じバスタイミングでデータバス１７の内容を取シ込む
。そして、たとえば、レジスタ１４の内容を読出す際は
、ＲＡＭ１ｅがレジスタ１４に代わって行なう。このた
め、データバス１６に接続するレジスタ１４には固有の
出力回路が不要である。なお、第２図中、書込み制御信
号線１８および読出し制御信号線１９には、それぞれ、
プロセッサ１１からのプログラムによって各信号が与え
られる。
レス空間への割付けを示す図である。第１図において、
１はＲＡＭの全アドレス空間、２は情報管理用メモリの
割付けられた空間であシ、３は同メモリ２とは独立に割
付けられたレジスタ（もしくはｌ１０）、いわゆる、メ
モリ・マツブトＩ１０の空間である。４は書込み専用の
メモリ・マツブト・レジスタのアドレス空間であり、こ
れは情報管理用メモリ空間２とオーバーラツプしている
。第２図は、第１図の・・−ドウエア構成を示すブロッ
ク図である。プロセッサ１１からの指令がアドレスバス
１２に与えられたとき、アドレス・デコーダ１３により
、複数のレジスタ１４．１６ｉ；ｊ ＲＡ Ｍ １８と
同じバスタイミングでデータバス１７の内容を取シ込む
。そして、たとえば、レジスタ１４の内容を読出す際は
、ＲＡＭ１ｅがレジスタ１４に代わって行なう。このた
め、データバス１６に接続するレジスタ１４には固有の
出力回路が不要である。なお、第２図中、書込み制御信
号線１８および読出し制御信号線１９には、それぞれ、
プロセッサ１１からのプログラムによって各信号が与え
られる。
ＲＡＭ１ｅには固有の出力回路がひとつ存在す ・るが
、このＲＡＭと共通に割付けられる各レジスタの数が多
くなっても、バスに接続されたバッフ７の数は増加せず
、バスの負荷の増加を抑制できる。
、このＲＡＭと共通に割付けられる各レジスタの数が多
くなっても、バスに接続されたバッフ７の数は増加せず
、バスの負荷の増加を抑制できる。
この実施例の場合でも、出力をＲＡＭにより代行しても
問題のないレジスタは、その内容が、データバスからの
書込みによってしか変化しないようなものでなければな
らない。この条件に合わないレジスタは、（もし必要な
らば）第２図のレジスタ１６のようにバスへの固有の出
力回路を持っていなければならないし、また第１図のメ
モリ・マップドエ１０３のように、メモリ空間とは別の
アドレス空間にアドレスを割付けられねばならない。
問題のないレジスタは、その内容が、データバスからの
書込みによってしか変化しないようなものでなければな
らない。この条件に合わないレジスタは、（もし必要な
らば）第２図のレジスタ１６のようにバスへの固有の出
力回路を持っていなければならないし、また第１図のメ
モリ・マップドエ１０３のように、メモリ空間とは別の
アドレス空間にアドレスを割付けられねばならない。
発明の効果
本発明によれば、少くとも一部のレジスタでは、効果が
ある。
ある。
第１図は本発明の一実施例におけるＲＡＭのアドレス空
間の領域図（マツプ）、第２図は本発明のアドレス・マ
ツブト・レジスタを含む構成ブロック図、第３図は従来
のアドレス・マツブト・レジスタのアドレス空間の領域
図である。 １・・・・・・ＲＡＭの全アドレス空間、２・・・−・
情報管理用メモリ空間、３・・・−・・メモリ・マツブ
トＩ１０空間、４・・・・・書込み専用メモリ・マツブ
ト・レジスタ２間、１１・・・・・・プロセッサ、１２
．１７・・・・・データバス、１３・・・・・・アドレ
スデコーダ、１４゜１５・・・・・レジスタ、１６・・
・・・・ＲＡＭ０代理人の氏名 弁理士 中 尾 敏
男 ほか１名第１図 第２図 第３図
間の領域図（マツプ）、第２図は本発明のアドレス・マ
ツブト・レジスタを含む構成ブロック図、第３図は従来
のアドレス・マツブト・レジスタのアドレス空間の領域
図である。 １・・・・・・ＲＡＭの全アドレス空間、２・・・−・
情報管理用メモリ空間、３・・・−・・メモリ・マツブ
トＩ１０空間、４・・・・・書込み専用メモリ・マツブ
ト・レジスタ２間、１１・・・・・・プロセッサ、１２
．１７・・・・・データバス、１３・・・・・・アドレ
スデコーダ、１４゜１５・・・・・レジスタ、１６・・
・・・・ＲＡＭ０代理人の氏名 弁理士 中 尾 敏
男 ほか１名第１図 第２図 第３図
Claims (1)
- プロセッサのバスラインに接続されたアドレスデコーダ
、レジスタ（群）およびＲＡＭよりなるとともに前記Ｒ
ＡＭが割付けられているアドレス空間と同一アドレス空
間に割付けられ、前記アドレスへの書込み時には前記Ｒ
ＡＭと同時に書込みが行なわれ、読出し時には前記ＲＡ
Ｍの内容が前記バスラインに読出される構成をもつこと
を特徴とするアドレス・マップド・レジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2922986A JPS62186344A (ja) | 1986-02-13 | 1986-02-13 | アドレス・マツプド・レジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2922986A JPS62186344A (ja) | 1986-02-13 | 1986-02-13 | アドレス・マツプド・レジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62186344A true JPS62186344A (ja) | 1987-08-14 |
Family
ID=12270389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2922986A Pending JPS62186344A (ja) | 1986-02-13 | 1986-02-13 | アドレス・マツプド・レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62186344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009146307A (ja) * | 2007-12-17 | 2009-07-02 | Seiko Epson Corp | データ処理装置およびデータ転送装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576927A (en) * | 1980-06-17 | 1982-01-13 | Fujitsu Ltd | Address allotting system |
-
1986
- 1986-02-13 JP JP2922986A patent/JPS62186344A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576927A (en) * | 1980-06-17 | 1982-01-13 | Fujitsu Ltd | Address allotting system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009146307A (ja) * | 2007-12-17 | 2009-07-02 | Seiko Epson Corp | データ処理装置およびデータ転送装置 |
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