JPS6119059B2 - - Google Patents
Info
- Publication number
- JPS6119059B2 JPS6119059B2 JP55052494A JP5249480A JPS6119059B2 JP S6119059 B2 JPS6119059 B2 JP S6119059B2 JP 55052494 A JP55052494 A JP 55052494A JP 5249480 A JP5249480 A JP 5249480A JP S6119059 B2 JPS6119059 B2 JP S6119059B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- processors
- bit
- processor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 101710115643 Cathelicidin-1 Proteins 0.000 description 3
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 description 3
- 101100111164 Arabidopsis thaliana BAC2 gene Proteins 0.000 description 2
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
この発明は、複数のプロセツサ及びこれらによ
り共有されるデバイスを含むマルチプロセツサ・
システムに関する。
り共有されるデバイスを含むマルチプロセツサ・
システムに関する。
マルチプロセツサ・システムでは、複数のプロ
セツサがそれらにより共有されたバスを介して同
じく共有されたデバイス、例えばメモリをアクセ
スする。従来、このようなアクセスを可能にする
マルチプロセツサ・システムは、第１のプロセツ
サがメモリのある番地を読み出し、必要に応じて
読み出したデータを変更して再びもとの番地に書
き込みを行う処理において、第２のプロセツサが
第１のプロセツサの読み出しに続いて読み出しを
し、更に第２のプロセツサに続いて書き込みを行
うことを許容すると、第１のプロセツサが折角変
更したデータを第２のプロセツサの書き込みによ
り破壊する可能性があつた。
セツサがそれらにより共有されたバスを介して同
じく共有されたデバイス、例えばメモリをアクセ
スする。従来、このようなアクセスを可能にする
マルチプロセツサ・システムは、第１のプロセツ
サがメモリのある番地を読み出し、必要に応じて
読み出したデータを変更して再びもとの番地に書
き込みを行う処理において、第２のプロセツサが
第１のプロセツサの読み出しに続いて読み出しを
し、更に第２のプロセツサに続いて書き込みを行
うことを許容すると、第１のプロセツサが折角変
更したデータを第２のプロセツサの書き込みによ
り破壊する可能性があつた。
このため、従来のマルチプロセツサ・システム
は、あるプロセツサによるデータのアクセスのた
め、他のプロセツサが書き込んだデータを破壊す
るのを防ぐ必要から、ワード単位の更新であつて
も同一アドレスのアクセスを一律に禁止する制限
を付けなければならないという欠点があつた。
は、あるプロセツサによるデータのアクセスのた
め、他のプロセツサが書き込んだデータを破壊す
るのを防ぐ必要から、ワード単位の更新であつて
も同一アドレスのアクセスを一律に禁止する制限
を付けなければならないという欠点があつた。
この発明は、前記のような従来のものの欠点を
除去するためになされたもので、第１のプロセツ
サが共有のメモリをビツト単位で更新するときだ
け第２のプロセツサにより同一のメモリをアクセ
スさせるのを禁止させることによりデータの破壊
を避けることができると共にシステムの処理効率
を高めることができるマルチプロセツサ・システ
ムを提供することを目的とする。
除去するためになされたもので、第１のプロセツ
サが共有のメモリをビツト単位で更新するときだ
け第２のプロセツサにより同一のメモリをアクセ
スさせるのを禁止させることによりデータの破壊
を避けることができると共にシステムの処理効率
を高めることができるマルチプロセツサ・システ
ムを提供することを目的とする。
以下、この発明の一実施例を図について説明す
る。第１図において、１，２はプロセツサ、３は
バス・コントローラ、４はビツト・アクセス・コ
ントローラ、５はバス切換装置、６はデバイスと
してのメモリであり、それぞれ次に説明する相互
的な関係と機能を有する。
る。第１図において、１，２はプロセツサ、３は
バス・コントローラ、４はビツト・アクセス・コ
ントローラ、５はバス切換装置、６はデバイスと
してのメモリであり、それぞれ次に説明する相互
的な関係と機能を有する。
プロセツサ１，２がメモリ６の特定のアドレス
Ｃをアクセスする場合を例にし、かつ第２図に示
すタイミング図も参照して説明する。プロセツサ
１は、バス・コントローラ３にワード単位でアク
セスをするためのバス・リクエスト信号REQ１
を出力し、ビツト・アクセス・コントローラ４に
ビツト単位でアクセスをするためのビツト・ライ
ト・アクセス信号BAC１を出力する。この時点t1
ではプロセツサ２のバス・リクエスト信号REQ
２、及びビツト・ライト・アクセス信号BAC２
がセツトされていないものとする。これにより、
ビツト・アクセス・コントローラ４からビツト・
ライト・アクセスの要求があることを示す信号４
ａを受け取つたバス・コントローラ３は、バス切
換装置５にバス切換信号BSを送り、ローカル・
バス１ａとコモン・バス５ａの接続を行う。な
お、ローカル・バス１ａはプロセツサ１とバス切
換装置５とを接続し、ローカル・バス２ａはプロ
セツサ２とバス切換装置５とを接続し、コモン・
バス５ａはバス切換装置５とメモリ６とを接続す
るものである。
Ｃをアクセスする場合を例にし、かつ第２図に示
すタイミング図も参照して説明する。プロセツサ
１は、バス・コントローラ３にワード単位でアク
セスをするためのバス・リクエスト信号REQ１
を出力し、ビツト・アクセス・コントローラ４に
ビツト単位でアクセスをするためのビツト・ライ
ト・アクセス信号BAC１を出力する。この時点t1
ではプロセツサ２のバス・リクエスト信号REQ
２、及びビツト・ライト・アクセス信号BAC２
がセツトされていないものとする。これにより、
ビツト・アクセス・コントローラ４からビツト・
ライト・アクセスの要求があることを示す信号４
ａを受け取つたバス・コントローラ３は、バス切
換装置５にバス切換信号BSを送り、ローカル・
バス１ａとコモン・バス５ａの接続を行う。な
お、ローカル・バス１ａはプロセツサ１とバス切
換装置５とを接続し、ローカル・バス２ａはプロ
セツサ２とバス切換装置５とを接続し、コモン・
バス５ａはバス切換装置５とメモリ６とを接続す
るものである。
ローカル・バス１ａとコモン・バス５ａの接続
により、プロセツサ１はメモリ６のアドレスＣの
アクセスを行う。このアクセスが終了したことに
より、ビツトライト・アクセス信号BAC１がリ
セツトされるまでは、バス・リクエスト信号
REQ１がリセツトされ、またプロセツサ２のバ
ス・リクエスト信号REQ２及びビツト・ライ
ト・アクセス信号BAC２がセツトされても、ビ
ツト・アクセス・コントローラ４はプロセツサ２
に対してアクセス許可を与えず、従つてバス切換
装置５に対してローカル・バス２ａへ切換えるバ
ス切換信号BSを出力しない。プロセツサ１は、
アクセスが終了すると、バス・リクエスト信号
REQ１，ビツト・ライト・アクセス信号BAC１
を共にリセツトする。
により、プロセツサ１はメモリ６のアドレスＣの
アクセスを行う。このアクセスが終了したことに
より、ビツトライト・アクセス信号BAC１がリ
セツトされるまでは、バス・リクエスト信号
REQ１がリセツトされ、またプロセツサ２のバ
ス・リクエスト信号REQ２及びビツト・ライ
ト・アクセス信号BAC２がセツトされても、ビ
ツト・アクセス・コントローラ４はプロセツサ２
に対してアクセス許可を与えず、従つてバス切換
装置５に対してローカル・バス２ａへ切換えるバ
ス切換信号BSを出力しない。プロセツサ１は、
アクセスが終了すると、バス・リクエスト信号
REQ１，ビツト・ライト・アクセス信号BAC１
を共にリセツトする。
第２図に示すタイミング図から明らかなよう
に、時刻t1〜t2まではコモン・バス５ａがローカ
ル・バス１ａに接続され、時刻t2〜t3からはコモ
ン・バス５ａがローカル・バス２ａに接続され、
それぞれメモリ６の占有を可能にさせている。
に、時刻t1〜t2まではコモン・バス５ａがローカ
ル・バス１ａに接続され、時刻t2〜t3からはコモ
ン・バス５ａがローカル・バス２ａに接続され、
それぞれメモリ６の占有を可能にさせている。
なお、前記実施例では２台のプロセツサについ
て説明したが、２台以上の場合であつてもよく、
前記実施例と同様の効果を奏する。
て説明したが、２台以上の場合であつてもよく、
前記実施例と同様の効果を奏する。
以上のように、この発明によれば、共有のデバ
イスを複数のプロセツサによりアクセスをしても
データが破壊されることを防ぐことができ、また
同一のアドレスのアクセスを禁止する必要がなく
なつたのでシステムの処理効率を高めることがで
きる。
イスを複数のプロセツサによりアクセスをしても
データが破壊されることを防ぐことができ、また
同一のアドレスのアクセスを禁止する必要がなく
なつたのでシステムの処理効率を高めることがで
きる。
第１図はこの発明の一実施例によるマルチプロ
セツサ・システムを示すブロツク図、第２図は第
１図に示すマルチプロセツサ・システムの動作を
説明する信号のタイミング図である。 １……プロセツサ、１ａ……ローカル・バス、
２……プロセツサ、２ａ……ローカル・バス、３
……バス・コントローラ、４……ビツト・アクセ
ス・コントローラ、５……バス切換装置、５ａ…
…コモン・バス、６……メモリ。
セツサ・システムを示すブロツク図、第２図は第
１図に示すマルチプロセツサ・システムの動作を
説明する信号のタイミング図である。 １……プロセツサ、１ａ……ローカル・バス、
２……プロセツサ、２ａ……ローカル・バス、３
……バス・コントローラ、４……ビツト・アクセ
ス・コントローラ、５……バス切換装置、５ａ…
…コモン・バス、６……メモリ。
Claims (1)
- １ 複数のプロセツサと、前記複数のプロセツサ
の数に応じて配設され一端が前記複数のプロセツ
サに夫々接続されている複数のローカル・バス
と、前記複数のプロセツサによつて共有されるデ
バイスと、前記デバイスに接続されているコモ
ン・バスと、前記コモン・バスの一端側が接続さ
れているとともに前記複数のローカル・バスの他
端と前記コモン・バスの一端との接続が自在なバ
ス切換装置と、前記複数のプロセツサより出力さ
れた前記デバイスを特定のビツト単位でアクセス
するためのビツト・アクセス制御信号を夫々入力
するビツト・アクセス・コントローラと、前記ビ
ツト・アクセス・コントローラから出力された前
記複数のプロセツサ中のいずれか１つからのビツ
ト・ライト・アクセスの要求を示す信号と前記複
数のプロセツサから夫々出力されたバス・リクエ
スト信号とに基づいて前記バス切換装置にバス切
換信号を出力することにより前記ビツト・ライ
ト・アクセス信号を出力したプロセツサが接続さ
れているローカル・バスと前記コモン・バスとを
接続させるように前記バス切換装置を制御するバ
ス・コントローラとを備えたマルチプロセツサ・
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249480A JPS56149659A (en) | 1980-04-18 | 1980-04-18 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249480A JPS56149659A (en) | 1980-04-18 | 1980-04-18 | Multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56149659A JPS56149659A (en) | 1981-11-19 |
| JPS6119059B2 true JPS6119059B2 (ja) | 1986-05-15 |
Family
ID=12916261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249480A Granted JPS56149659A (en) | 1980-04-18 | 1980-04-18 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56149659A (ja) |
-
1980
- 1980-04-18 JP JP5249480A patent/JPS56149659A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56149659A (en) | 1981-11-19 |
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