JPS61296464A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61296464A JPS61296464A JP60136812A JP13681285A JPS61296464A JP S61296464 A JPS61296464 A JP S61296464A JP 60136812 A JP60136812 A JP 60136812A JP 13681285 A JP13681285 A JP 13681285A JP S61296464 A JPS61296464 A JP S61296464A
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- memory
- access
- access map
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は一般にデータ処理装置に関し、特に複数のＣ
Ｐ Ｕとこれら複数のＣＰＵが共有するメモリとを備え
たデータ処理装置のメモリ保護に関するものである。
Ｐ Ｕとこれら複数のＣＰＵが共有するメモリとを備え
たデータ処理装置のメモリ保護に関するものである。
第２図は従来のデータ処理装置の構成の一例を示した図
である。第２図において、２０１は共有メモリ装置で、
該共有メモリ装置２０１は入出力データを記を会する共
有メモリ２０２と、該共有メモリ２０２に対するアクセ
スモードが入っているアクセスマツプメモリ２０３とを
有している。前述した共有メモリ２０２のメモリ空間は
、該メモリ２０２を共有するＣＰＵ０数に応じて複数の
ブロックに分割されている。前記アクセスマツプメモリ
２０３には、複数ブロックに分割した前記メモリ空間の
ブロック単位毎のアクセスモードがアクセスマツプテー
ブルとして記憶されており、該アクセスマツプテーブル
には、前記各ブロック単位でデータの書込み／Ｉａ出し
を許可するか否かを示すフラグが設けられている（例え
ば前述した共有メモリ２０２の状態により前記ブロック
へのデータの書込み或いは読出しを許可する場合はフラ
グを「１」とし不許可の場合にはフラグを「０」とする
）。２０４はバスであって、前述したアクセスマツプメ
モリ２０３と、ＣＰＵＡ ２０５ 、 ＣＰＵＢ２ ［
） ６とを夫々接続［２ている。バス２０４は、ＣＰＵ
Ａ２０５゜ＣＰＵＢ ２０６から夫々出力されるアドレ
ス情報を前記アクセスマツプメモリ２０３に与えるとと
もに、共有メモリ２０２に対して書込み／読出しを行な
うデータの伝送路ともなっている。
である。第２図において、２０１は共有メモリ装置で、
該共有メモリ装置２０１は入出力データを記を会する共
有メモリ２０２と、該共有メモリ２０２に対するアクセ
スモードが入っているアクセスマツプメモリ２０３とを
有している。前述した共有メモリ２０２のメモリ空間は
、該メモリ２０２を共有するＣＰＵ０数に応じて複数の
ブロックに分割されている。前記アクセスマツプメモリ
２０３には、複数ブロックに分割した前記メモリ空間の
ブロック単位毎のアクセスモードがアクセスマツプテー
ブルとして記憶されており、該アクセスマツプテーブル
には、前記各ブロック単位でデータの書込み／Ｉａ出し
を許可するか否かを示すフラグが設けられている（例え
ば前述した共有メモリ２０２の状態により前記ブロック
へのデータの書込み或いは読出しを許可する場合はフラ
グを「１」とし不許可の場合にはフラグを「０」とする
）。２０４はバスであって、前述したアクセスマツプメ
モリ２０３と、ＣＰＵＡ ２０５ 、 ＣＰＵＢ２ ［
） ６とを夫々接続［２ている。バス２０４は、ＣＰＵ
Ａ２０５゜ＣＰＵＢ ２０６から夫々出力されるアドレ
ス情報を前記アクセスマツプメモリ２０３に与えるとと
もに、共有メモリ２０２に対して書込み／読出しを行な
うデータの伝送路ともなっている。
次に上記構成のデータ処理装置の動作を以下に説明する
。
。
例えばＣＰＵＡ ２０５がバス２０４のアクセス権を取
得したとする。ＣＰＵＡ ２０５から出力されたアドレ
ス情報はバス２Ｑ４を介してアクセスマツプメモリ２０
３に与えらｎ１アクセスマツプメモリ２０３は該情報に
基づいて該当するアクセスマップテーブルヲ読み出す。
得したとする。ＣＰＵＡ ２０５から出力されたアドレ
ス情報はバス２Ｑ４を介してアクセスマツプメモリ２０
３に与えらｎ１アクセスマツプメモリ２０３は該情報に
基づいて該当するアクセスマップテーブルヲ読み出す。
該アクセスマツプテーブルのフラグが書込み７Ｍ、出し
が可能であることを示していれば、ＣＰＵＡ２０５は前
記共有メモリ２０２の該当するブロックのメモリ空間に
対して所定のプロセスでデータの書込み／読出しを行な
う。又もし前記アクセスマツプテーブルのフラグが書込
み／読出しが不可であることを示していればＣＰＵＡ
２ Ｏ５の書込み／請出しの動作は阻止されることとな
る。
が可能であることを示していれば、ＣＰＵＡ２０５は前
記共有メモリ２０２の該当するブロックのメモリ空間に
対して所定のプロセスでデータの書込み／読出しを行な
う。又もし前記アクセスマツプテーブルのフラグが書込
み／読出しが不可であることを示していればＣＰＵＡ
２ Ｏ５の書込み／請出しの動作は阻止されることとな
る。
このようにして複数のＣＰＵがメモリを共有するデータ
処理装置においてメモリ保護が行なわれるものである。
処理装置においてメモリ保護が行なわれるものである。
ところで上述したごとき構成の従来のデータ処理装置に
ふ・いては、ＣＰＵＡ２０５ 、 ＣＰＵＢ２０６が共
有メモリ装置２０１＆構成しているアクセスマツブメ玉
り２０３を共有しているために、ｅＰｔｚｅ位でのアク
セスモードの切換えが行なえず共有メモリ２０２のメモ
リ保護の＠頼性の↓り一層の向上を図ることができない
という問題点があった。
ふ・いては、ＣＰＵＡ２０５ 、 ＣＰＵＢ２０６が共
有メモリ装置２０１＆構成しているアクセスマツブメ玉
り２０３を共有しているために、ｅＰｔｚｅ位でのアク
セスモードの切換えが行なえず共有メモリ２０２のメモ
リ保護の＠頼性の↓り一層の向上を図ることができない
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、複数のＣＰＵがメモリを共有しているデータ
処理装置において、ＣＰＵ単位でのアクセスモードの切
換えを可能ならしめることによってメモリ保鏝の信頼性
のより一層の向上を図ることができるデータ処理装置を
得ることを目的とする。
たもので、複数のＣＰＵがメモリを共有しているデータ
処理装置において、ＣＰＵ単位でのアクセスモードの切
換えを可能ならしめることによってメモリ保鏝の信頼性
のより一層の向上を図ることができるデータ処理装置を
得ることを目的とする。
この発明に係るデータ処理装置は、複数のＣＰＵと、メ
モリ空間がＣＰＵ０数に応じたブロック単位に分割され
るとともに１個々のブロックが前記ＣＰ Ｕに対応Ｉ−
て割り当てられているデータ記憶部と、前記ブロックへ
のアクセスモードｌｅ憶するアクセスマツプ記憶部とを
有するものである。
モリ空間がＣＰＵ０数に応じたブロック単位に分割され
るとともに１個々のブロックが前記ＣＰ Ｕに対応Ｉ−
て割り当てられているデータ記憶部と、前記ブロックへ
のアクセスモードｌｅ憶するアクセスマツプ記憶部とを
有するものである。
この発明におけるアクセスマツプ記憶部は、対応するＣ
ＰＵからバス取得信号が出力されたときに、該ＣＰＵか
らバスを介して与えられるアドレス情報ｆｊｒ、取り込
んで該アドレス情報に対応するメモリ空間へのデータの
書込み／読出しの可否をアクセスマツプによって確認す
ることでメモリ保護を図るものである。
ＰＵからバス取得信号が出力されたときに、該ＣＰＵか
らバスを介して与えられるアドレス情報ｆｊｒ、取り込
んで該アドレス情報に対応するメモリ空間へのデータの
書込み／読出しの可否をアクセスマツプによって確認す
ることでメモリ保護を図るものである。
以下この発明の一実施例を図について説明する。
第１図はこの発明の一実施例に従うデータ処理装置の構
成を示した図である。
成を示した図である。
第１図において、１ｏ１は共有メモリ装置で、該共有メ
モリ装置１０１は入出力データを記憶するデータ記憶部
即ち共有メモリ１０２と、該共有メモリ１０２に対する
アクセスモードが入っているアクセスマツプ記憶部即ち
アクセスマツプメモリＡ、１０３、アクセスマツプメモ
リＢ１０４とを有している。前述した共有メモリ１０２
のメモリ空間は、該メモリ１０２を共有するＣＰＵの数
に応じて複数のブロックに分割されている。前記アクセ
スマツピメモリＡｌＯ３には、前記複連ブロックに分割
されたメ・モリ空間のうちＣＰＵＡｌＯ３に対して割り
当てられたブロックのアクセスモードが、アクセスマツ
プテーブルとして記憶されており、該アクセスマツプテ
ーブルには、前記ブロック単位でデータの書込み／読出
しを許可するが否かを示すフラグが設けられている。同
様に前記アクセスマツプメモリＢ１０４には、前面枚数
ブロックに分割されたメモリ空間のうちＣＰＵＢ １０
９に対して割フ当てられたブロックのアクセスモードが
、アクセスマツプテーブルとして記憶されておシ、該ア
クセスマツプテーブルには、前記ブロック単位でデータ
の書込み／読出しを許可するか否カヲ示すフラグが設け
られている。
モリ装置１０１は入出力データを記憶するデータ記憶部
即ち共有メモリ１０２と、該共有メモリ１０２に対する
アクセスモードが入っているアクセスマツプ記憶部即ち
アクセスマツプメモリＡ、１０３、アクセスマツプメモ
リＢ１０４とを有している。前述した共有メモリ１０２
のメモリ空間は、該メモリ１０２を共有するＣＰＵの数
に応じて複数のブロックに分割されている。前記アクセ
スマツピメモリＡｌＯ３には、前記複連ブロックに分割
されたメ・モリ空間のうちＣＰＵＡｌＯ３に対して割り
当てられたブロックのアクセスモードが、アクセスマツ
プテーブルとして記憶されており、該アクセスマツプテ
ーブルには、前記ブロック単位でデータの書込み／読出
しを許可するが否かを示すフラグが設けられている。同
様に前記アクセスマツプメモリＢ１０４には、前面枚数
ブロックに分割されたメモリ空間のうちＣＰＵＢ １０
９に対して割フ当てられたブロックのアクセスモードが
、アクセスマツプテーブルとして記憶されておシ、該ア
クセスマツプテーブルには、前記ブロック単位でデータ
の書込み／読出しを許可するか否カヲ示すフラグが設け
られている。
前述シたアクセスマツプメモリＡｌＯ３は、ＣＰＵＡｌ
Ｏ３からバス取得信号１０５が出力されたときにバス１
０７を介してＣＰＵＡ Ｉ Ｄ ８から出力されるアド
レス悄＠を取り込むとともに前述１７たアクセスマツプ
を読み出して、該アドレス情報に対応する共有メモリ１
０２のメモリ空間におけるデータの書込み、／読出しの
可否をチェックするようになっている。同様に前述した
アクセスマツプメモリＢ１０４は、ＣＰＵＢ１０９から
バス取得信号１０６が出力されたときにバス１０７ｆｃ
介してｅｐＵＢ１０９から出力されるアドレス情報を取
り込むとともに前述したアクセスマツプｌ’！み出して
、該アドレス情報に対応する共有メモリ１０２のメモリ
空間におけるデータの書込み／読出しの可否をチェック
する↓うに構成されている。バス１０７は前述したアク
セスマツプメモリＡｌＯ３又はアクセスマツプメモリＢ
１０４と、ＣＰＵＡ １０８又はＣＰＵＢ１０９とを夫
々接続している。バス１０７は、ＣＰＵＡ１０ Ｂ 、
ＣＰＵＢ１０９から夫々出力されるアドレス情報を前
記アクセスマツプメモリＡｌＯ３、アクセスマツプメモ
リＢ１０４に与えるとともに、共有メモリ１０２への書
込み／読出しを行なうデータの伝送路ともなっている。
Ｏ３からバス取得信号１０５が出力されたときにバス１
０７を介してＣＰＵＡ Ｉ Ｄ ８から出力されるアド
レス悄＠を取り込むとともに前述１７たアクセスマツプ
を読み出して、該アドレス情報に対応する共有メモリ１
０２のメモリ空間におけるデータの書込み、／読出しの
可否をチェックするようになっている。同様に前述した
アクセスマツプメモリＢ１０４は、ＣＰＵＢ１０９から
バス取得信号１０６が出力されたときにバス１０７ｆｃ
介してｅｐＵＢ１０９から出力されるアドレス情報を取
り込むとともに前述したアクセスマツプｌ’！み出して
、該アドレス情報に対応する共有メモリ１０２のメモリ
空間におけるデータの書込み／読出しの可否をチェック
する↓うに構成されている。バス１０７は前述したアク
セスマツプメモリＡｌＯ３又はアクセスマツプメモリＢ
１０４と、ＣＰＵＡ １０８又はＣＰＵＢ１０９とを夫
々接続している。バス１０７は、ＣＰＵＡ１０ Ｂ 、
ＣＰＵＢ１０９から夫々出力されるアドレス情報を前
記アクセスマツプメモリＡｌＯ３、アクセスマツプメモ
リＢ１０４に与えるとともに、共有メモリ１０２への書
込み／読出しを行なうデータの伝送路ともなっている。
次に上記構成のデータ処理装置の動作を以下に説明する
。
。
例工ばＣＰＵＡ １０ Ｂがバス１０７のアクセス権を
取得したとすればＣＰＵＡ １ Ｏ８からアクセスマツ
プメモリＡｌＯ３に対してバス取得信号１０５が出力さ
れる。該バス取得信号１０５が、アクセスマツプメモリ
Ａ１０３に与えられるとアクセスマツプメモリＡｌＯ３
はバス１０７を介して前記ＣＰＵＡｌＯ３から出力され
るアドレス情報を取υ込み、予め格納されているアクセ
スマツプテーブルを読み出して該情報に対応するメモリ
空間にデータの書込み／読出しが可能か否かを前記アク
セスマツプテーブルに設けられたフラグによってチェッ
クする。該チェックの結果前記フラグが書込み／読出し
が可能であることを示していれば、ＣＰＵＡ１０Ｂは前
記共有メモリ１０２の該当するブロックのメモリ空間に
対して所定のプロセスでデータの書込み／読出しを行な
う。又もし前記アクセスマツプテーブルのフラグが書込
み／読出しが不可であることを示していればＣＰＵＡｌ
Ｏ３の書込み／読出しの動作は阻止されることとなる。
取得したとすればＣＰＵＡ １ Ｏ８からアクセスマツ
プメモリＡｌＯ３に対してバス取得信号１０５が出力さ
れる。該バス取得信号１０５が、アクセスマツプメモリ
Ａ１０３に与えられるとアクセスマツプメモリＡｌＯ３
はバス１０７を介して前記ＣＰＵＡｌＯ３から出力され
るアドレス情報を取υ込み、予め格納されているアクセ
スマツプテーブルを読み出して該情報に対応するメモリ
空間にデータの書込み／読出しが可能か否かを前記アク
セスマツプテーブルに設けられたフラグによってチェッ
クする。該チェックの結果前記フラグが書込み／読出し
が可能であることを示していれば、ＣＰＵＡ１０Ｂは前
記共有メモリ１０２の該当するブロックのメモリ空間に
対して所定のプロセスでデータの書込み／読出しを行な
う。又もし前記アクセスマツプテーブルのフラグが書込
み／読出しが不可であることを示していればＣＰＵＡｌ
Ｏ３の書込み／読出しの動作は阻止されることとなる。
ＣＰＵＢ １０９がバス１０７のアクセス権を取得した
ときにも上述した内容と略同−のプロセスで共有メモリ
１０２へのデータの書込み／読出しの可否がチェックさ
れることとなる。
ときにも上述した内容と略同−のプロセスで共有メモリ
１０２へのデータの書込み／読出しの可否がチェックさ
れることとなる。
このようにしてこの発明に従う一実施例においては、複
数のＣＰＵＡ １０８、ＣＰＵＢ １０９のデータアク
セスに対しての共有メモリ１０２のメモリ保護が行なわ
れることとなる。
数のＣＰＵＡ １０８、ＣＰＵＢ １０９のデータアク
セスに対しての共有メモリ１０２のメモリ保護が行なわ
れることとなる。
以上説明ｌ−だ内容はあくまでこの発明に従う一実施例
に関するものであってこの発明が上記内容のみに限定さ
れることを意味するものではない。
に関するものであってこの発明が上記内容のみに限定さ
れることを意味するものではない。
即ち例えば上記実施例では、ＣＰＵの設置数に応じてア
トｌ／ス空間を複数のブロックに分割し、１個のブロッ
クを１つのＣＰＵに対するアクセスマツプメモリとした
ものであるが、１個のＣＰＵに対シて複数のアクセスマ
ツプメモリを有する方式にてしても差支えなく、その場
合の複数のアクセスマツプメモリの選択は各々のＣＰＵ
の持つシステム゛プログラムによって行なわれることと
なる。
トｌ／ス空間を複数のブロックに分割し、１個のブロッ
クを１つのＣＰＵに対するアクセスマツプメモリとした
ものであるが、１個のＣＰＵに対シて複数のアクセスマ
ツプメモリを有する方式にてしても差支えなく、その場
合の複数のアクセスマツプメモリの選択は各々のＣＰＵ
の持つシステム゛プログラムによって行なわれることと
なる。
以上のようにこの発明によれば、ＣＰＵの設置数に応じ
て設けられたアドレスマツプ記憶部のうちの１つが対応
するＣＰＵからバス取得信号が出力されたときに、該Ｃ
ＰＵからバス全弁して与えられるアドレス情報を取り込
んで該アドレス情報に対応するメモリ空間へのデータの
書込み／読出しの可否をアクセスマツプによって確認す
ることとしたので、ＣＰＵ単位でのアクセスモードの切
換えを可能ならしめることができ、メモリ保護の信頼性
のよシ一層の向上が図れるデータ処理装置が得られるも
のである。
て設けられたアドレスマツプ記憶部のうちの１つが対応
するＣＰＵからバス取得信号が出力されたときに、該Ｃ
ＰＵからバス全弁して与えられるアドレス情報を取り込
んで該アドレス情報に対応するメモリ空間へのデータの
書込み／読出しの可否をアクセスマツプによって確認す
ることとしたので、ＣＰＵ単位でのアクセスモードの切
換えを可能ならしめることができ、メモリ保護の信頼性
のよシ一層の向上が図れるデータ処理装置が得られるも
のである。
第１図はこの発明の一実施例に従うデータ処理装置の構
成図、第２図は従来のデータ処理装置の構成の一例を示
した構成図でちる。 図において、１０１は共有メモリ装置（データ記憶部）
、１０２は共有メモＩＪ、１０３はアクセスマツプメモ
ＩＪＡ、１０４はアクセスマツプメモリＢ（アクセスマ
ツプ記憶部）、１０７Ｈバス、１０８はＣＰＵＡ、
１０９はＣ’ＰＵＢである。 なお各図中、同一符号は同−又は相当部分を示す。
成図、第２図は従来のデータ処理装置の構成の一例を示
した構成図でちる。 図において、１０１は共有メモリ装置（データ記憶部）
、１０２は共有メモＩＪ、１０３はアクセスマツプメモ
ＩＪＡ、１０４はアクセスマツプメモリＢ（アクセスマ
ツプ記憶部）、１０７Ｈバス、１０８はＣＰＵＡ、
１０９はＣ’ＰＵＢである。 なお各図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 少なくとも２以上のＣＰＵと、これら複数のＣＰＵによ
つて共有され入出力データを記憶するメモリ空間が前記
ＣＰＵの数に応じたブロック単位に分割されるとともに
、各々のブロックが前記ＣＰＵに対応して割り当てられ
ているデータ記憶部と、前記夫々のＣＰＵに応じて設け
られこれらＣＰＵからの出力による前記ブロックへのデ
ータの書込み／読出しの可否を判定するための信号を含
む前記ブロックへのアクセスモードを記憶するアクセス
マップ記憶部とを有するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136812A JPS61296464A (ja) | 1985-06-25 | 1985-06-25 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136812A JPS61296464A (ja) | 1985-06-25 | 1985-06-25 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296464A true JPS61296464A (ja) | 1986-12-27 |
Family
ID=15184079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60136812A Pending JPS61296464A (ja) | 1985-06-25 | 1985-06-25 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296464A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117658A (ja) * | 1982-12-24 | 1984-07-07 | Fuji Facom Corp | マルチマイクロプロセツサシステムにおける共通バスアクセス管理装置 |
| JPS59121561A (ja) * | 1982-12-28 | 1984-07-13 | Fuji Facom Corp | マルチプロセサシステムにおける共有資源アクセス保護方式 |
-
1985
- 1985-06-25 JP JP60136812A patent/JPS61296464A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117658A (ja) * | 1982-12-24 | 1984-07-07 | Fuji Facom Corp | マルチマイクロプロセツサシステムにおける共通バスアクセス管理装置 |
| JPS59121561A (ja) * | 1982-12-28 | 1984-07-13 | Fuji Facom Corp | マルチプロセサシステムにおける共有資源アクセス保護方式 |
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