JPH0156419B2 - - Google Patents

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JPH0156419B2
JPH0156419B2 JP60008073A JP807385A JPH0156419B2 JP H0156419 B2 JPH0156419 B2 JP H0156419B2 JP 60008073 A JP60008073 A JP 60008073A JP 807385 A JP807385 A JP 807385A JP H0156419 B2 JPH0156419 B2 JP H0156419B2
Authority
JP
Japan
Prior art keywords
write
processors
memory
output
processor
Prior art date
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Expired
Application number
JP60008073A
Other languages
English (en)
Other versions
JPS61166668A (ja
Inventor
Noboru Ita
Shigeru Mitsugi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PFU Ltd
Original Assignee
PFU Ltd
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Filing date
Publication date
Application filed by PFU Ltd filed Critical PFU Ltd
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Priority to US06/819,658 priority patent/US4803618A/en
Publication of JPS61166668A publication Critical patent/JPS61166668A/ja
Publication of JPH0156419B2 publication Critical patent/JPH0156419B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Storage Device Security (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同一バスを使用する多重プロセツ
サ・システムにおいて、通常は複数のプロセツサ
から共通メモリ又はレジスタにライト
（WRITE）でき、必要なタイミング時に他方か
らのライト動作を禁止できるようにした多重プロ
セツサ制御方式に関するものである。
〔従来技術と問題点〕
複数のプロセツサがメモリを共用する場合、他
方のプロセツサによるメモリの書込みを一時的に
禁止したい場合がある。メモリの書込みを禁止す
る手段として記憶保護コードによるものが知られ
ているが、記憶保護コードによる方法は比較的に
複雑であるという欠点を有している。
〔発明の目的〕
本発明は、上記の考察に基づくものであつて、
他方のプロセツサによる共用メモリ又はレジスタ
の書込みを簡単な機構により一時的に禁止できる
ようにした多重プロセツサ制御方式を提供するこ
とを目的としている。
〔目的を達成するための手段〕
そしてそのため本発明の多重プロセツサ制御方
式は、複数のプロセツサと、該複数のプロセツサ
によつて共用される記憶手段と、複数のプロセツ
サのそれぞれに対応して設けられた書込許可フラ
グと、上記複数のプロセツサに対して上記記憶手
段をアクセス出来る時間帯を定める手段と、プロ
セツサからのリード／ライト信号と対応する書込
み許可フラグとの論理演算出力を当該プロセツサ
に割当てられた時間帯において上記記憶手段の書
込み制御端子に供給する手段とを具備することを
特徴とするものである。
〔発明の実施例〕
以下、本発明を図面を参照しつつ説明する。第
１図は本発明の１実施例のブロツク図である。第
１図において、１―Ａと１―Ｂはマイクロプロセ
ツサ、２はメモリ及びレジスタ、３―Ａと３―Ｂ
はバス、４と５はマルチプレクサ、６は時分割バ
ス、７―Ａと７―Ｂはリード／ライト信号線、８
はマルチプレクサ、９―Ａと９―Ｂはフリツプ・
フロツプ、１０はNAND回路をそれぞれ示して
いる。
マルチプレクサ４は第ｉ時間帯（ｉ＝１、３、
５…）ではバス３―Ａのデータを時分割バス６上
に出力し、第ｉ＋１時間帯ではバス３―Ｂのデー
タを時分割バス６上に出力する。マルチプレクサ
５は、第ｉ時間帯ではリード／ライト信号線７―
Ａの信号を出力し、第ｉ＋１時間帯ではリード／
ライト信号線７―Ｂの信号を出力する。同様に、
マルチプレクサ８は、第ｉ時間帯ではフリツプ・
フロツプ９―Ａの内容を出力し、第ｉ＋１時間帯
ではフリツプ・フロツプ９―Ｂの内容を出力す
る。NAND回路１０は、マルチプレクサ５，８
の出力を入力とし、その出力はメモリ及びレジス
タ２のの＊WRITE端子に入力される。＊
WRITE端子に入力された信号が論理「０」であ
るときには、メモリ及びレジスタ２へのデータの
書込みが可能である。
第２図は第１図の実施例の動作を説明するため
の図である。第２図ａは通常時の動作を示すもの
であつて、通常時ではフリツプ・フロツプ９―Ａ
及び９―Ｂの値が共に論理「１」である。マイク
ロプロセツサ１―Ａ及び１―Ｂがメモリ及びレジ
スタ２の書込み要求を出力すると、第ｉ時間帯で
はフリツプ・フロツプ９―Ａの出力がマルチプレ
クサ８から出力され、マルチプレクサ５からはマ
ルチプロセツサ１―Ａからのリード／ライト信号
が出力され、＊WRITE端子には論理「０」が入
力され、マイクロプロセツサ１―Ａによるメモリ
及びレジスタ２へのデータの書込みが行われ、第
ｉ＋１時間帯ではフリツプ・フロツプ９―Ｂの出
力がマルチプレクサ８から出力され、マルチプレ
クサ５からはマイクロプロセツサ１―Ｂからのリ
ード／ライト信号が出力され、＊WRITE端子に
は論理「０」が入力され、マイクロプロセツサ１
―Ｂによるメモリ及びレジスタ２へのデータの書
込みが行われる。
第２図ｂはマイクロプロセツサ１―Ａからのメ
モリ及びレジスタ２への書込みは許可され、マイ
クロプロセツサ１―Ｂからのメモリ及びレジスタ
２への書込みが禁止されている状態を示してい
る。この場合はフリツプ・フロツプ９―Ａの値は
論理「１」であるが、フリツプ・フロツプ９―Ｂ
の値は論理「０」である。第ｉ時間帯では＊
WRITE端子には論理「０」が入力されるので、
マイクロプロセツサ１―Ａによる書込みは可能で
あるが、第ｉ＋１時間帯では＊WRITE端子には
論理「１」が入力されるので、マイクロプロセツ
サ１―Ｂによる書込みは禁止される。
第２図ｃはマイクロプロセツサ１―Ａからのメ
モリ及びレジスタ２への書込みは禁止され、マイ
クロプロセツサ１―Ｂからのメモリ及びレジスタ
２への書込みが許可されている状態を示してい
る。この場合はフリツプ・フロツプ９―Ａの値は
論理「０」であり、フリツプ・フロツプ９―Ｂの
値は論理「１」である。第ｉ時間帯では＊
WRITE端子には論理「１」が入力されるので、
マイクロプロセツサ１―Ａによる書込みは禁止さ
れるが、第ｉ＋１時間帯では＊WRITE端子には
論理「０」が入力されるので、マイクロプロセツ
サ１―Ｂによる書込みは許可される。フリツプ・
フロツプ１―Ａ及び１―Ｂの内容は任意の値に書
き替えることが出来る。
〔発明の効果〕
以上の説明から明らかなように、本発明によれ
ば、或る処理時間だけ他方のプロセツサによるメ
モリ又はレジスタの書込みを禁止し、複数プロセ
ツサ間のメモリ保護を行うことができる。例えば
２回アクセスしなければ１つのオペレーシヨンを
行えないようなLSIを使用する場合、このLSIの
動作時に他方のプロセツサからの書込みアクセス
を禁止することにより上記LSIの動作を保証する
ことが出来る。この動作保護は多重化プロセツサ
の同一時分割バス制御に不可欠な機能である。ま
た、フアームウエア・ローデング時における他方
への通知フラグとしても利用することが出来、且
つローデイングの間のメモリ保護も行えるという
利点もある。
【図面の簡単な説明】
第１図は本発明の１実施例のブロツク図、第２
図は第１図の実施例の動作を説明するための図で
ある。 １―Ａと１―Ｂ……マイクロプロセツサ、２…
…メモリ及びレジスタ、３―Ａと３―Ｂ……バ
ス、４と５……マルチプレクサ、６……時分割バ
ス、７―Ａと７―Ｂ……リード／ライト信号線、
８……マルチプレクサ、９―Ａと９―Ｂ……フリ
ツプ・フロツプ、１０……NAND回路。

Claims (1)

    【特許請求の範囲】
  1. １ 複数のプロセツサと、該複数のプロセツサに
    よつて共用される記憶手段と、複数のプロセツサ
    のそれぞれに対応して設けられた書込許可フラグ
    と、上記複数のプロセツサに対して上記記憶手段
    をアクセス出来る時間帯を定める手段と、プロセ
    ツサからのリード／ライト信号と対応する書込み
    許可フラグとの論理演算出力を当該プロセツサに
    割当てられた時間帯において上記記憶手段の書込
    み制御端子に供給する手段とを具備することを特
    徴とする多重プロセツサ制御方式。
JP60008073A 1985-01-19 1985-01-19 多重プロセツサ制御方式 Granted JPS61166668A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP60008073A JPS61166668A (ja) 1985-01-19 1985-01-19 多重プロセツサ制御方式
US06/819,658 US4803618A (en) 1985-01-19 1986-01-17 Multiprocessor system having common memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60008073A JPS61166668A (ja) 1985-01-19 1985-01-19 多重プロセツサ制御方式

Publications (2)

Publication Number Publication Date
JPS61166668A JPS61166668A (ja) 1986-07-28
JPH0156419B2 true JPH0156419B2 (ja) 1989-11-30

Family

ID=11683163

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60008073A Granted JPS61166668A (ja) 1985-01-19 1985-01-19 多重プロセツサ制御方式

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US (1) US4803618A (ja)
JP (1) JPS61166668A (ja)

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Also Published As

Publication number Publication date
JPS61166668A (ja) 1986-07-28
US4803618A (en) 1989-02-07

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