JP3057934B2 - 共有バス調停機構 - Google Patents
共有バス調停機構Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
Description
【０００１】
【産業上の利用分野】本発明は共有バス調停機構に関
し、特にマルチプロセッサシステムにおいて複数のＣＰ
Ｕの共有バス占有要求を調停する共有バス調停機構に関
する。
し、特にマルチプロセッサシステムにおいて複数のＣＰ
Ｕの共有バス占有要求を調停する共有バス調停機構に関
する。
【０００２】
【従来の技術】従来のマルチプロセッサシステムにおけ
る共有バスを使用する場合のプロトコルについて、図３
で示す３２ビット拡張スロットバス・アーキテクチャの
一つであるＥＩＳＡバスを引用して説明する。図３は、
従来の共有バス調停機構を示すブロック図であり、ＣＰ
Ｕバスリクェスト３０４、ＤＭＡリクェスト３０５、Ｍ
ＲＥＱ３０６、リフレッシュリクェスト３０７、ＣＰＵ
ホールドアクノリッジ３０８、ＣＰＵホールドリクェス
ト３０９、ＤＭＡアクノリッジ３１０、ＭＡＫ３１１お
よびリフレッシュアクノリッジ３１２を含む各信号に対
応して、ホストＣＰＵ９、ＤＭＡコントローラ１０、Ｅ
ＩＳＡバスマスタ１１、ＤＲＡＭリフレッシュコントロ
ーラ１２および集中型バスアービトレーションコントロ
ール回路１３を備えて構成される。なお、図３の共有バ
ス調停機構は、ＥＩＳＡバス仕様書内の図を参照した。
る共有バスを使用する場合のプロトコルについて、図３
で示す３２ビット拡張スロットバス・アーキテクチャの
一つであるＥＩＳＡバスを引用して説明する。図３は、
従来の共有バス調停機構を示すブロック図であり、ＣＰ
Ｕバスリクェスト３０４、ＤＭＡリクェスト３０５、Ｍ
ＲＥＱ３０６、リフレッシュリクェスト３０７、ＣＰＵ
ホールドアクノリッジ３０８、ＣＰＵホールドリクェス
ト３０９、ＤＭＡアクノリッジ３１０、ＭＡＫ３１１お
よびリフレッシュアクノリッジ３１２を含む各信号に対
応して、ホストＣＰＵ９、ＤＭＡコントローラ１０、Ｅ
ＩＳＡバスマスタ１１、ＤＲＡＭリフレッシュコントロ
ーラ１２および集中型バスアービトレーションコントロ
ール回路１３を備えて構成される。なお、図３の共有バ
ス調停機構は、ＥＩＳＡバス仕様書内の図を参照した。
【０００３】図３においては、ホストＣＰＵ９、ＤＭＡ
コントローラ１０、ＥＩＳＡバスマスタ１１およびＤＲ
ＡＭリフレッシュコントローラ１２により、バスが占有
される。また、他の多数のデバイスからのリクェストを
処理するために、集中型アービトレーションコントロー
ル回路１３が設けられており、この集中型アービトレー
ションコントロール回路１３においては、各デバイス間
において決められている優先度に基づいてバスの占有権
が決定され、ホストＣＰＵ９、ＤＭＡコントローラ１
０、ＥＩＳＡバスマスタ１１およびＤＲＡＭリフレッシ
ュコントローラ１２に対して、それぞれＣＰＵホールド
リクェスト３０９、ＤＭＡアクノリッジ３１０、ＭＡＫ
３１１およびリフレッシュアクノリッジ３１２が出力さ
れて、当該バスの占有権が通知される。
コントローラ１０、ＥＩＳＡバスマスタ１１およびＤＲ
ＡＭリフレッシュコントローラ１２により、バスが占有
される。また、他の多数のデバイスからのリクェストを
処理するために、集中型アービトレーションコントロー
ル回路１３が設けられており、この集中型アービトレー
ションコントロール回路１３においては、各デバイス間
において決められている優先度に基づいてバスの占有権
が決定され、ホストＣＰＵ９、ＤＭＡコントローラ１
０、ＥＩＳＡバスマスタ１１およびＤＲＡＭリフレッシ
ュコントローラ１２に対して、それぞれＣＰＵホールド
リクェスト３０９、ＤＭＡアクノリッジ３１０、ＭＡＫ
３１１およびリフレッシュアクノリッジ３１２が出力さ
れて、当該バスの占有権が通知される。
【０００４】例えば、ホストＣＰＵ９とＤＭＡコントロ
ーラ１０の２者間においてバスの占有権を決定する場合
においては、両者の優先度をホストＣＰＵ９＜ＤＭＡコ
ントローラ１０とすると、ＤＭＡコントローラ１０より
ＤＭＡリクェスト３０５が出力された場合には、集中型
アービトレーションコントロール回路１３より、ホスト
ＣＰＵ９に対してＣＰＵホールドリクェスト３０９が出
力され、ホストＣＰＵ９は強制的にホールド状態に設定
され、バスはＤＭＡコントローラ１０により占有される
状態となる。このＥＩＳＡバスの例において示されるよ
うに、従来は、一般に優先度の低いデバイスを強制的に
ホールド状態にし、優先度の高い方のデバイスによりバ
スが占有されるように共有バス調停機構が形成されてい
る。
ーラ１０の２者間においてバスの占有権を決定する場合
においては、両者の優先度をホストＣＰＵ９＜ＤＭＡコ
ントローラ１０とすると、ＤＭＡコントローラ１０より
ＤＭＡリクェスト３０５が出力された場合には、集中型
アービトレーションコントロール回路１３より、ホスト
ＣＰＵ９に対してＣＰＵホールドリクェスト３０９が出
力され、ホストＣＰＵ９は強制的にホールド状態に設定
され、バスはＤＭＡコントローラ１０により占有される
状態となる。このＥＩＳＡバスの例において示されるよ
うに、従来は、一般に優先度の低いデバイスを強制的に
ホールド状態にし、優先度の高い方のデバイスによりバ
スが占有されるように共有バス調停機構が形成されてい
る。
【０００５】
【発明が解決しようとする課題】上述した従来の共有バ
ス調停機構においては、優先度の高いデバイスがバスを
占有している間は、優先度の低いデバイスは強制的にホ
ールド状態にされるという機構になっているために、優
先度の低いデバイスはバスの占有が許可されてもすぐに
はバスを占有できず、ホールド状態から復帰するための
状態遷移時間が必要となる。例えば、μＰＤ７０１０８
の場合には、ホールド要求のサンプリングから最小２ス
テータスでホールドアクノリッジが返され、ホールド状
態に設定され、またホールド要求の取り下げから最小2
ステータスで、ホールド状態から復帰する。ホールド状
態においては、デバイスは全く動作することができない
上に、状態遷移のための時間も必要であり、さらに状態
遷移時間も必ずしも一定ではないために、常に一定の周
期で共有バス上のメモリをアクセスしたいデバイスに対
して、バス占有を一定周期で許可することができないと
いう欠点がある。
ス調停機構においては、優先度の高いデバイスがバスを
占有している間は、優先度の低いデバイスは強制的にホ
ールド状態にされるという機構になっているために、優
先度の低いデバイスはバスの占有が許可されてもすぐに
はバスを占有できず、ホールド状態から復帰するための
状態遷移時間が必要となる。例えば、μＰＤ７０１０８
の場合には、ホールド要求のサンプリングから最小２ス
テータスでホールドアクノリッジが返され、ホールド状
態に設定され、またホールド要求の取り下げから最小2
ステータスで、ホールド状態から復帰する。ホールド状
態においては、デバイスは全く動作することができない
上に、状態遷移のための時間も必要であり、さらに状態
遷移時間も必ずしも一定ではないために、常に一定の周
期で共有バス上のメモリをアクセスしたいデバイスに対
して、バス占有を一定周期で許可することができないと
いう欠点がある。
【０００６】
【課題を解決するための手段】本発明は、複数のＣＰＵ
の共有バス占有要求を調停する共有バス調停機構におい
て、所定のシステムクロック信号を受けて一定周期でバ
スを切替える制御信号を出力し調停するバス調停回路
と、前記制御信号に同期して前記複数ＣＰＵの１ＣＰＵ
のステータスをデコードするプロセッサステータス検出
回路と、前記プロセッサステータス検出回路のデコード
出力に対応して前記１ＣＰＵの動作クロックを変調して
出力するＣＰＵクロック変調回路と、前記制御信号に同
期して前記各ＣＰＵの１つのアドレスバスおよびデータ
バスをそれぞれ選択して前記共有バスにそれぞれ切替え
接続するアドレスバス切替バッファおよびデータバス切
替バッファとを備えている。
の共有バス占有要求を調停する共有バス調停機構におい
て、所定のシステムクロック信号を受けて一定周期でバ
スを切替える制御信号を出力し調停するバス調停回路
と、前記制御信号に同期して前記複数ＣＰＵの１ＣＰＵ
のステータスをデコードするプロセッサステータス検出
回路と、前記プロセッサステータス検出回路のデコード
出力に対応して前記１ＣＰＵの動作クロックを変調して
出力するＣＰＵクロック変調回路と、前記制御信号に同
期して前記各ＣＰＵの１つのアドレスバスおよびデータ
バスをそれぞれ選択して前記共有バスにそれぞれ切替え
接続するアドレスバス切替バッファおよびデータバス切
替バッファとを備えている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、システム
クロック信号１０１、ステータスサンプリング信号１０
２、クロック信号１０３、プロセッサステータス１０
４、バス切替信号１０５および１０６、ＣＰＵ（１）ア
ドレスバス２０１、ＣＰＵ（２）アドレスバス２０２、
ＣＰＵ（１）データバス２０３、ＣＰＵ（２）データバ
ス２０４、アドレスバス２０５およびデータバス２０
６、ならびにＣＰＵ（１）１、ＣＰＵ（２）２、バス調
停回路３、アドレスバス切替バッファ４、データバス切
替バッファ５、プロセッサステータス検出回路６、クロ
ック変調回路７、および外部メモリ８により構成され
る。また、図２（ａ）、（ｂ）、（ｃ）および（ｄ）
は、本実施例の動作状態の一例をそれぞれ示すタイミン
グ図である。図２(a)は、クロック信号１０３、ＣＰＵ
（１）のプロセッサステータスと併せてＣＰＵ（１）１
とＣＰＵ（２）２によるバス占有権を示す基本型のタイ
ミング図であり、図２（ｂ）は、ＣＰＵ（１）のプロセ
ッサステータスとしてＴｉが一つ挿入された場合のクロ
ック信号１０３、ＣＰＵ（１）のプロセッサステータス
ならびにＣＰＵ（１）１およびＣＰＵ（２）２によるバ
ス占有権を示すタイミング図であり、図２（ｃ）は、Ｃ
ＰＵ（１）のプロセッサステータスとしてＴｉが二つ挿
入された場合のクロック信号１０３、ＣＰＵ（１）のプ
ロセッサステータスならびにＣＰＵ（１）１およびＣＰ
Ｕ（２）２によるバス占有権を示すタイミング図であ
り、そして図２（ｄ）は、ＣＰＵ（１）のプロセッサス
テータスとしてＴｉが三つ挿入された場合のクロック信
号１０３、ＣＰＵ（１）のプロセッサステータスならび
にＣＰＵ（１）１およびＣＰＵ（２）２によるバス占有
権を示すタイミング図である。
である。図１に示されるように、本実施例は、システム
クロック信号１０１、ステータスサンプリング信号１０
２、クロック信号１０３、プロセッサステータス１０
４、バス切替信号１０５および１０６、ＣＰＵ（１）ア
ドレスバス２０１、ＣＰＵ（２）アドレスバス２０２、
ＣＰＵ（１）データバス２０３、ＣＰＵ（２）データバ
ス２０４、アドレスバス２０５およびデータバス２０
６、ならびにＣＰＵ（１）１、ＣＰＵ（２）２、バス調
停回路３、アドレスバス切替バッファ４、データバス切
替バッファ５、プロセッサステータス検出回路６、クロ
ック変調回路７、および外部メモリ８により構成され
る。また、図２（ａ）、（ｂ）、（ｃ）および（ｄ）
は、本実施例の動作状態の一例をそれぞれ示すタイミン
グ図である。図２(a)は、クロック信号１０３、ＣＰＵ
（１）のプロセッサステータスと併せてＣＰＵ（１）１
とＣＰＵ（２）２によるバス占有権を示す基本型のタイ
ミング図であり、図２（ｂ）は、ＣＰＵ（１）のプロセ
ッサステータスとしてＴｉが一つ挿入された場合のクロ
ック信号１０３、ＣＰＵ（１）のプロセッサステータス
ならびにＣＰＵ（１）１およびＣＰＵ（２）２によるバ
ス占有権を示すタイミング図であり、図２（ｃ）は、Ｃ
ＰＵ（１）のプロセッサステータスとしてＴｉが二つ挿
入された場合のクロック信号１０３、ＣＰＵ（１）のプ
ロセッサステータスならびにＣＰＵ（１）１およびＣＰ
Ｕ（２）２によるバス占有権を示すタイミング図であ
り、そして図２（ｄ）は、ＣＰＵ（１）のプロセッサス
テータスとしてＴｉが三つ挿入された場合のクロック信
号１０３、ＣＰＵ（１）のプロセッサステータスならび
にＣＰＵ（１）１およびＣＰＵ（２）２によるバス占有
権を示すタイミング図である。
【００１０】図１において、一つのメモリまたはＩ／Ｏ
のアクセス（リードまたはライト）は、全て１バスサイ
クルで行われ、この１バスサイクルは、基本的にはＴ１
〜Ｔ４の４ステータス（４クロック）により構成され
る。ＣＰＵの動作中においては、アドレス確定からデー
タ取込みまでは、Ｔ２〜Ｔ３ステータスにおいて行われ
るものとする。本実施例においては、ＣＰＵ（１）１と
ＣＰＵ（２）２が外部メモリ８を共有しており、従っ
て、バス占有の競合を防止するために、ＣＰＵ（１）ア
ドレスバス２０１およびＣＰＵ（２）アドレスバス２０
２はアドレスバス切替バッファ４に入力され、またＣＰ
Ｕ（１）データバス２０３およびＣＰＵ（２）データバ
ス２０４はデータバス切替バッファ５に入力される。ア
ドレスバス切替バッファ４およびデータバス切替バッフ
ァ５においては、それぞれ、システムクロック信号１０
１に同期してバス調停回路３より出力されるバス切替信
号１０５および１０６により、その出力が選択切替え制
御され、アドレスバス２０５またはデータバス２０６を
介して、外部メモリ８がアクセスされることになる。従
って、この場合においては、ＣＰＵ（２）２は、ＣＰＵ
（１）１の実行ステータスが外部メモリをアクセスしな
いタイミング、つまり、Ｔ４〜Ｔ１プロセッサステータ
ス中にメモリ８をアクセスすれば、ＣＰＵ（１）１の実
行を停止させることなく共有バスを占有することがで
き、共有バスの占有権も競合しない状況となり、ＣＰＵ
（２）２は一定周期でメモリへアクセス可能となる。
のアクセス（リードまたはライト）は、全て１バスサイ
クルで行われ、この１バスサイクルは、基本的にはＴ１
〜Ｔ４の４ステータス（４クロック）により構成され
る。ＣＰＵの動作中においては、アドレス確定からデー
タ取込みまでは、Ｔ２〜Ｔ３ステータスにおいて行われ
るものとする。本実施例においては、ＣＰＵ（１）１と
ＣＰＵ（２）２が外部メモリ８を共有しており、従っ
て、バス占有の競合を防止するために、ＣＰＵ（１）ア
ドレスバス２０１およびＣＰＵ（２）アドレスバス２０
２はアドレスバス切替バッファ４に入力され、またＣＰ
Ｕ（１）データバス２０３およびＣＰＵ（２）データバ
ス２０４はデータバス切替バッファ５に入力される。ア
ドレスバス切替バッファ４およびデータバス切替バッフ
ァ５においては、それぞれ、システムクロック信号１０
１に同期してバス調停回路３より出力されるバス切替信
号１０５および１０６により、その出力が選択切替え制
御され、アドレスバス２０５またはデータバス２０６を
介して、外部メモリ８がアクセスされることになる。従
って、この場合においては、ＣＰＵ（２）２は、ＣＰＵ
（１）１の実行ステータスが外部メモリをアクセスしな
いタイミング、つまり、Ｔ４〜Ｔ１プロセッサステータ
ス中にメモリ８をアクセスすれば、ＣＰＵ（１）１の実
行を停止させることなく共有バスを占有することがで
き、共有バスの占有権も競合しない状況となり、ＣＰＵ
（２）２は一定周期でメモリへアクセス可能となる。
【００１１】なお、このような場合において、ＣＰＵの
処理速度の向上を図るために、１命令終了ごとに次の命
令のフェッチおよび実行を行うことをしないで、ＣＰＵ
内部において１命令の実行終了時点で、続けて次の命令
を実行することができるように、予め命令のプリフェッ
チを行う場合がある。命令コードフェッチのタイミング
は、データリードと全く同様のタイミングで行われるた
め、或る命令の実行において処理時間を多く要する場合
には、その命令の命令コードをフェッチして実行を開始
した後に、後続の命令に対するプリフェッチが命令キュ
ーが一杯になるまで続行される。当該命令キューが一杯
になっても、命令が実行中で命令キューから命令コード
のフェッチがなされない時には、次のプリフェッチは行
われず、Ｔ３ステータスの次にアイドル・ステータス
（Ｔｉ）が自動的に挿入される。このＴｉステータス
は、現在実行中の命令が終了し、次の命令コードが命令
キューからフェッチされるまで続けて挿入される。アイ
ドルステータス（Ｔｉ）終了後に、バスサイクルにおけ
るＴ４ステータスおよびＴ１ステータスが再び実行され
る。このために、プロセッサステータス検出回路６にお
いては、ＣＰＵ（１）１のプロセッサステータスをクロ
ック信号１０３と同期させてＣＰＵ（１）１のプロセッ
サステータス信号１０４として検出し、ＣＰＵ（２）２
においては、必ずＣＰＵ（１）１のステータスがＴ４〜
Ｔ１にメモリをアクセスするという方法をとっている。
本発明においては、上記理由により挿入されるＴｉステ
ータスを考慮して、図２（ａ）の基本型のタイミング図
に示されるように、常時、ＣＰＵ(１)１のプロセッサス
テータスが、Ｔ２〜Ｔ３ステータスの際に、ＣＰＵ(１)
１により共有バスが占有されるように、図１に示される
構成の共有バス調停機構が設けられている。
処理速度の向上を図るために、１命令終了ごとに次の命
令のフェッチおよび実行を行うことをしないで、ＣＰＵ
内部において１命令の実行終了時点で、続けて次の命令
を実行することができるように、予め命令のプリフェッ
チを行う場合がある。命令コードフェッチのタイミング
は、データリードと全く同様のタイミングで行われるた
め、或る命令の実行において処理時間を多く要する場合
には、その命令の命令コードをフェッチして実行を開始
した後に、後続の命令に対するプリフェッチが命令キュ
ーが一杯になるまで続行される。当該命令キューが一杯
になっても、命令が実行中で命令キューから命令コード
のフェッチがなされない時には、次のプリフェッチは行
われず、Ｔ３ステータスの次にアイドル・ステータス
（Ｔｉ）が自動的に挿入される。このＴｉステータス
は、現在実行中の命令が終了し、次の命令コードが命令
キューからフェッチされるまで続けて挿入される。アイ
ドルステータス（Ｔｉ）終了後に、バスサイクルにおけ
るＴ４ステータスおよびＴ１ステータスが再び実行され
る。このために、プロセッサステータス検出回路６にお
いては、ＣＰＵ（１）１のプロセッサステータスをクロ
ック信号１０３と同期させてＣＰＵ（１）１のプロセッ
サステータス信号１０４として検出し、ＣＰＵ（２）２
においては、必ずＣＰＵ（１）１のステータスがＴ４〜
Ｔ１にメモリをアクセスするという方法をとっている。
本発明においては、上記理由により挿入されるＴｉステ
ータスを考慮して、図２（ａ）の基本型のタイミング図
に示されるように、常時、ＣＰＵ(１)１のプロセッサス
テータスが、Ｔ２〜Ｔ３ステータスの際に、ＣＰＵ(１)
１により共有バスが占有されるように、図１に示される
構成の共有バス調停機構が設けられている。
【００１２】バス調停回路３においては、システムクロ
ック信号１０１を２クロックづつ分周し、ステータスサ
ンプリング信号１０２として出力し、プロセッサステー
タス検出回路６、クロック変調回路７およびＣＰＵ
（１）１に入力される。プロセッサステータス検出回路
６においては、ステータスサンプリング信号１０２に同
期して、ＣＰＵ（１）１よりプロセッサステータス１０
４を読み込み、その際、Ｔ１ステータスまたはＴ４ステ
ータスが検出された場合には、当該ステータスに応じて
クロック変調回路７を駆動し、ＣＰＵ（１）１に対する
入力クロックを変調する。これによりＣＰＵ（１）１に
おける動作クロックが変化するが、アドレスバス切替バ
ッファ４およびデータバス切替バッファ５は、バス調停
回路３から出力されるバス切替え信号１０５および１０
６により２クロックづつ切替えられるために、ＣＰＵ
（２）２は、ＣＰＵ（１）１が外部メモリ８に対してア
クセスを行わない間に、共有バスを介して定期的に外部
メモリ８をアクセスすることが可能となる。
ック信号１０１を２クロックづつ分周し、ステータスサ
ンプリング信号１０２として出力し、プロセッサステー
タス検出回路６、クロック変調回路７およびＣＰＵ
（１）１に入力される。プロセッサステータス検出回路
６においては、ステータスサンプリング信号１０２に同
期して、ＣＰＵ（１）１よりプロセッサステータス１０
４を読み込み、その際、Ｔ１ステータスまたはＴ４ステ
ータスが検出された場合には、当該ステータスに応じて
クロック変調回路７を駆動し、ＣＰＵ（１）１に対する
入力クロックを変調する。これによりＣＰＵ（１）１に
おける動作クロックが変化するが、アドレスバス切替バ
ッファ４およびデータバス切替バッファ５は、バス調停
回路３から出力されるバス切替え信号１０５および１０
６により２クロックづつ切替えられるために、ＣＰＵ
（２）２は、ＣＰＵ（１）１が外部メモリ８に対してア
クセスを行わない間に、共有バスを介して定期的に外部
メモリ８をアクセスすることが可能となる。
【００１３】図２（ｂ）、（ｃ）および（ｄ）は、前述
のようにＴｉステータスが挿入された場合のタイミング
図であり、本来であれば、Ｔｉステータスが挿入される
ことにより、図２（ａ）で示す基本タイミングとは異な
り、ＣＰＵ（２）２が動作するタイミングが、Ｔｉステ
ータスが挿入されたクロック数だけ、ずれることにな
る。このために、プロセッサステータス検出回路６にお
いては、ステータスサンプリング信号１０２に基づいて
ＣＰＵ（１）１のステータスを検出し、検出されるステ
ータスがＴ２ステータスまたはＴ４ステータスでない場
合には、ＣＰＵ（１）１に対するクロックを変調すると
いう処理が行われる。この場合には、図２（ｂ）、
（ｃ）および（ｄ）の三つのケースが考えられる。
のようにＴｉステータスが挿入された場合のタイミング
図であり、本来であれば、Ｔｉステータスが挿入される
ことにより、図２（ａ）で示す基本タイミングとは異な
り、ＣＰＵ（２）２が動作するタイミングが、Ｔｉステ
ータスが挿入されたクロック数だけ、ずれることにな
る。このために、プロセッサステータス検出回路６にお
いては、ステータスサンプリング信号１０２に基づいて
ＣＰＵ（１）１のステータスを検出し、検出されるステ
ータスがＴ２ステータスまたはＴ４ステータスでない場
合には、ＣＰＵ（１）１に対するクロックを変調すると
いう処理が行われる。この場合には、図２（ｂ）、
（ｃ）および（ｄ）の三つのケースが考えられる。
【００１４】図２（ｂ）に示されるケースにおいては、
プロセッサのステータスのサンプリング時に、ＣＰＵ
（１）１によりバスが占有されるタイミングにおいてＴ
１ステータスになった場合には、Ｔｉステータスが一つ
挿入されたものと見なし、Ｔ２ステータスを３クロック
分遷延させ、このうち２クロック分の時間帯においてＣ
ＰＵ（２）２が共有バスを占有し、ＣＰＵ（２）２によ
るバス開放時に、ＣＰＵ（１）１による共有バス対する
占有を可能としている。また、図２（ｃ）に示されるケ
ースにおいては、プロセッサのステータスのサンプリン
グ時に、ＣＰＵ（１）１によりバスが占有されるタイミ
ングにおいてＴ４ステータスになった場合には、Ｔｉス
テータスが２つ挿入されたものと見なし、Ｔ１ステータ
スを２クロック分遷延させている。そして、図２（ｄ）
に示されるケースにおいては、プロセッサのステータス
のサンプリング時に、ＣＰＵ（１）１によりバスが占有
されるタイミングにおいてＴ３ステータスになったため
に、Ｔｉステータスが３つ挿入されたものと見なしてＴ
１ステータスを１クロック分遷延させている。このよう
な共有バス調停機構により、ＣＰＵ（１）１において
は、ＣＰＵ（２）２のバス占有を一定時間に保持しなが
らも、実行を継続して行うことができる。
プロセッサのステータスのサンプリング時に、ＣＰＵ
（１）１によりバスが占有されるタイミングにおいてＴ
１ステータスになった場合には、Ｔｉステータスが一つ
挿入されたものと見なし、Ｔ２ステータスを３クロック
分遷延させ、このうち２クロック分の時間帯においてＣ
ＰＵ（２）２が共有バスを占有し、ＣＰＵ（２）２によ
るバス開放時に、ＣＰＵ（１）１による共有バス対する
占有を可能としている。また、図２（ｃ）に示されるケ
ースにおいては、プロセッサのステータスのサンプリン
グ時に、ＣＰＵ（１）１によりバスが占有されるタイミ
ングにおいてＴ４ステータスになった場合には、Ｔｉス
テータスが２つ挿入されたものと見なし、Ｔ１ステータ
スを２クロック分遷延させている。そして、図２（ｄ）
に示されるケースにおいては、プロセッサのステータス
のサンプリング時に、ＣＰＵ（１）１によりバスが占有
されるタイミングにおいてＴ３ステータスになったため
に、Ｔｉステータスが３つ挿入されたものと見なしてＴ
１ステータスを１クロック分遷延させている。このよう
な共有バス調停機構により、ＣＰＵ（１）１において
は、ＣＰＵ（２）２のバス占有を一定時間に保持しなが
らも、実行を継続して行うことができる。
【００１５】
【発明の効果】以上説明したように、本発明は、共有バ
スを有するマルチプロセッサシステムに適用され、プロ
セッサの１バスサイクル内のステータスを検出するプロ
セッサステータス検出回路と、ＣＰＵに入力されるクロ
ック信号を変調するクロック変調回路とを備えることに
より、プロセッサにより共有バスに対する占有が行われ
ていないサイクルを利用し、プロセッサの動作を停止さ
せることなく、他のプロセッサに共有バスに対する占有
を行わせることができるという効果がある。
スを有するマルチプロセッサシステムに適用され、プロ
セッサの１バスサイクル内のステータスを検出するプロ
セッサステータス検出回路と、ＣＰＵに入力されるクロ
ック信号を変調するクロック変調回路とを備えることに
より、プロセッサにより共有バスに対する占有が行われ
ていないサイクルを利用し、プロセッサの動作を停止さ
せることなく、他のプロセッサに共有バスに対する占有
を行わせることができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における動作の一例を示すタイミング
図である。
図である。
【図３】従来例を示すブロック図である。
１ ＣＰＵ（１） ２ ＣＰＵ（２） ３ バス調停回路 ４ アドレスバス切替バッファ ５ データバス切替バッファ ６ プロセッサステータス検出回路 ７ クロック変調回路 ８ 外部メモリ ９ ホストＣＰＵ １０ ＤＭＡコントローラ １１ ＥＩＳＡバスマスタ １２ ＤＲＡＭリフレッシュコントローラ １３ 集中型アービトレーションコントロール回路１０１ システムクロック信号 １０２ ステータスサンプリング信号 １０３ クロック信号 １０４ プロセッサステータス １０５ アドレスバス切替信号 １０６ データバス切替信号 ２０１ ＣＰＵ（１）アドレスバス ２０２ ＣＰＵ（２）アドレスバス ２０３ ＣＰＵ（１）データバス ２０４ ＣＰＵ（２）データバス ２０５ アドレスバス ２０６ データバス ３０４ ＣＰＵバスリクエスト ３０５ ＤＭＡリクエスト ３０６ ＭＲＥＱ ３０７ リフレッシュリクエスト ３０８ ＣＰＵホールドアクノリッジ ３０９ ＣＰＵホールドリクエスト ３１０ ＤＭＡアクノリッジ ３１１ ＭＡＫ ３１２ リフレッシュアクノリッジ
Claims (1)
- 【請求項１】 複数のＣＰＵの共有バス占有要求を調停
する共有バス調停機構において、 所定のシステムクロック信号を受けて一定周期でバスを
切替える制御信号を出力し調停するバス調停回路と、 前記制御信号に同期して前記複数ＣＰＵの１ＣＰＵのス
テータスをデコードするプロセッサステータス検出回路
と、 前記プロセッサステータス検出回路のデコード出力に対
応して前記１ＣＰＵの動作クロックを変調して出力する
ＣＰＵクロック変調回路と、 前記制御信号に同期して前記各ＣＰＵの１つのアドレス
バスおよびデータバスをそれぞれ選択して前記共有バス
にそれぞれ切替え接続するアドレスバス切替バッファお
よびデータバス切替バッファとを備えることを特徴とす
る共有バス調停機構。
Priority Applications (2)
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|---|---|---|---|
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| US08/144,352 US5553246A (en) | 1992-10-30 | 1993-11-01 | Shared bus mediation system for multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292835A JP3057934B2 (ja) | 1992-10-30 | 1992-10-30 | 共有バス調停機構 |
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| JPH06139189A JPH06139189A (ja) | 1994-05-20 |
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Family
ID=17786976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292835A Expired - Fee Related JP3057934B2 (ja) | 1992-10-30 | 1992-10-30 | 共有バス調停機構 |
Country Status (2)
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1993
- 1993-11-01 US US08/144,352 patent/US5553246A/en not_active Expired - Lifetime
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