JP2806405B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部バスマスタから外
部バスの使用を要求するバス使用権要求信号を受けて、
外部バスマスタに対して外部バスの使用を許可するバス
使用権許可信号を供給するマイクロプロセッサに関し、
特に、主記憶装置としてダイナミック型メモリを用いる
情報処理システムのマイクロプロセッサに関する。

【０００２】

【従来の技術】周知のように、情報処理システムは、マ
イクロプロセッサと、主記憶装置と、ＤＭＡコントロー
ラと、入出力装置と、これらを接続する外部バスとを含
む。外部バスは、外部データバスと外部アドレスバスと
を有する。主記憶装置としてダイナミック型メモリを用
いるものもある。この場合、情報処理システムは、ダイ
ナミック型メモリをリフレッシュするためのリフレッシ
ュ・コントローラを含む。このような情報処理システム
においては、外部バスをある時点では１つの装置しか使
用することができない。

【０００３】従って、たとえば、マイクロプロセッサが
外部バスを使用していると、他の装置、たとえば、ＤＭ
Ａコントローラやリフレッシュ・コントローラ等は外部
バスを使用することができない。このようなことから、
マイクロプロセッサにとっては、ＤＭＡコントローラや
リフレッシュ・コントローラ等は外部バスマスタと呼ば
れる。このような場合、外部バスマスタは、外部バスを
使用したいとき、外部バスの使用を要求するバス使用権
要求信号をマイクロプロセッサに送出する。このバス使
用権要求信号に応答して、マイクロプロセッサは外部バ
スを開放して、外部バスマスタに対して外部バスの使用
を許可するバス使用権許可信号を供給する。

【０００４】尚、マイクロプロセッサを複数個有する情
報処理システムの場合には、あるマイクロプロセッサに
対しては、それ以外の他のマイクロプロセッサが外部バ
スマスタとなる。

【０００５】図３に従来のマイクロプロセッサの構成を
示す。マイクロプロセッサは、外部データバス１と外部
アドレスバス２とから成る外部バスに接続されている。
マイクロプロセッサは、外部データバス１を介してプロ
セッサ外部（例えば、主記憶装置や入出力装置）とデー
タの転送を行う。マイクロプロセッサは、外部アドレス
バス２を介して、主記憶装置（図示せず）にそのアクセ
ス番地を伝える。

【０００６】従来のマイクロプロセッサは、上記外部バ
スと後述する内部バスとの間のバス動作を制御するバス
制御ユニット３と、外部データバス１を介して主記憶装
置から実行すべき命令を先読みして蓄えるプリフェッチ
・キュー４と、命令用内部データバス５を介してプリフ
ェッチ・キュー４から転送される次に実行する命令をデ
コードするプリデコーダ６と、このプリデコーダ６でデ
コードされた命令を実行する実行ユニット７と、を有す
る。また、マイクロプロセッサは、内部バスとして、内
部データバス８と内部アドレスバス９とを有する。内部
データバス８は、実行ユニット７、プリフェッチ・キュ
ー４およびバス制御ユニット３間でのデータ転送を行う
ためのものである。内部アドレスバス９は、主記憶装置
のアクセス番地を実行ユニット７からバス制御ユニット
３に伝送するためのものである。

【０００７】従来のマイクロプロセッサでは、外部バス
マスタ（図示せず）から外部バスの使用を要求するバス
使用権要求信号ＨＬＤＲＱを受けると、バス制御ユニッ
ト３は、現在実行中のバス・サイクルを完了し次第すぐ
に、外部バスを開放して、外部バスマスタに対して外部
バスの使用を許可するバス使用権許可信号ＨＬＤＡＫを
供給している。

【０００８】

【発明が解決しようとする課題】主記憶装置としてダイ
ナミック型メモリを用いた場合、ダイナミック型メモリ
ではリフレッシュ・サイクルに即時的な応答を必要とし
ない。このような即時的な応答を必要としない場合にお
いても、外部バスマスタはバス使用権要求信号ＨＬＤＲ
Ｑをマイクロプロセッサへ送出する。この結果、従来の
マイクロプロセッサでは、バス使用権要求信号ＨＬＤＲ
Ｑに応答して、現在実行中のバス・サイクルを完了し次
第すぐに、外部バスマスタにバスを開放してしまう。こ
れは、マイクロプロセッサの主記憶装置からの命令読み
込みや、外部データバスを介したマイクロプロセッサに
よるデータ転送の妨げとなる。これによって、マイクロ
プロセッサを含む情報処理システムの処理速度を低下さ
せるという欠点があった。

【０００９】従って、本発明の目的は、即時応答が必要
のない場合には、マイクロプロセッサの命令サイクルの
実行を妨害しないタイミングで、外部バスマスタに外部
バスを開放できるマイクロプロセッサを提供することに
ある。

【００１０】本発明のさらに他の目的は、外部バスの空
き時間にバス使用権要求信号を受け付ける機能を有する
マイクロプロセッサを提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明のマイクロプロセッサは、外部バスマスタか
ら外部バスの使用を要求するバス使用権要求信号を受
け、前記外部バスマスタに対して前記外部バスの使用を
許可するバス使用権許可信号を供給するマイクロプロセ
ッサにおいて、前記外部バスマスタは、前記バス使用権
要求信号として、優先度の高い第１のバス使用権要求を
表す高優先度バス使用権要求信号および／または前記第
１のバス使用権要求より優先度の低い第２のバス使用権
要求を表す低優先度バス使用権要求信号を出力し、前記
マイクロプロセッサは、当該マイクロプロセッサ内部で
のデータ処理に所定時間以上掛かるか否かを監視し、前
記データ処理に前記所定時間以上時間が掛かる場合に処
理長時間指示信号を出力する内部状態監視手段と、前記
高優先度バス使用権要求信号についてはそのまま受け付
け、前記低優先度バス使用権要求信号については前記処
理長時間指示信号が出力されている間のみ受け付け、受
け付けたバス使用権要求信号を出力する要求受付回路
と、該受け付けたバス使用権要求信号に応答して、前記
外部バスの空き時間に、前記バス使用権許可信号を前記
外部バスマスタへ出力するバス制御ユニットと、を有す
ることを特徴とする。

【００１２】本発明の第１の態様によれば、前記内部状
態監視手段は、実行すべき命令を先読みして蓄えるプリ
フェッチ・キューを含み、該プリフェッチ・キューは前
記蓄えた命令が当該プリフェッチ・キューの記憶容量が
一杯であるときに、前記処理長時間指示信号としてプリ
フェッチ・キュー・フル信号を出力し、前記要求受付回
路は、前記プリフェッチ・キュー・フル信号と前記低優
先度バス使用権要求信号との論理積を求め、論理積結果
信号を出力する論理積回路と、前記論理積結果信号と前
記高優先度バス使用権要求信号との論理和を求め、論理
和結果信号を前記受け付けたバス使用権要求信号として
出力する論理和回路と、を有する。

【００１３】本発明の第２の態様によれば、前記内部状
態監視手段は、実行すべき命令を先読みして蓄えるプリ
フェッチ・キューと、該プリフェッチ・キューから供給
される次に実行する命令をデコードするプリデコーダと
を含み、前記プリフェッチ・キューは、前記蓄えた命令
が当該プリフェッチ・キューの記憶容量一杯であるとき
に、前記処理長時間指示信号としてプリフェッチ・キュ
ー・フル信号を出力し、前記プリデコーダは、前記次に
実行する命令の実行時間が長いときに、前記処理長時間
指示信号として長クロック命令検出信号を出力し、前記
要求受付回路は、前記プリフェッチ・キュー・フル信号
と前記長クロック命令検出信号と前記低優先度バス使用
権要求信号との論理積を求め、論理積結果信号を出力す
る論理積回路と、前記論理積結果信号と前記高優先度バ
ス使用権要求信号との論理和を求め、論理和結果信号を
前記受け付けたバス使用権要求信号として出力する論理
和回路と、を有する。

【００１４】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１５】図１に本発明の第１の実施例によるマイク
ロプロセッサの構成を示す。

【００１６】尚、図示のマイクロプロセッサにおいて、
図３に示した従来のマイクロプロセッサと同様の構成要
素には同一の符号を付して、それらの説明を省略する。

【００１７】図示のマイクロプロセッサに接続される外
部バスマスタ（図示せず）は、バス使用権要求信号とし
て、優先度の高いバス使用権要求を表す高優先度バス使
用権要求信号ＨＬＤＲＱ（Ｓ）と優先度の低いバス使用
権要求を表す低優先度バス使用権要求信号ＨＬＤＲＱ
（Ｉ）とを出力する。高優先度バス使用権要求信号ＨＬ
ＤＲＱ（Ｓ）と低優先度バス使用権要求信号ＨＬＤＲＱ
（Ｉ）とは後述の要求受付回路２０に供給される。

【００１８】ここで、外部バスマスタは、ダイナミック
型メモリ（図示せず）のリフレッシュ・サイクルのよう
に、即時的な応答を必要としない場合に、上記低優先度
バス使用権要求信号ＨＬＤＲＱ（Ｉ）を出力する。

【００１９】本発明のマイクロプロセッサは、内部状態
監視ユニット１０を含む。この内部状態監視ユニット１
０は、マイクロプロセッサ内部でのデータ処理に所定時
間以上掛かるか否かを監視し、データ処理に所定時間以
上時間が掛かる場合に処理長時間指示信号を出力する。

【００２０】本実施例では、この内部状態監視ユニット
１０は、実行すべき命令を先読みして蓄えるプリフェッ
チ・キュー４´である。プリフェッチ・キュー４´は蓄
えた命令がプリフェッチ・キュー４´の記憶容量一杯で
あるときに、上記処理長時間指示信号としてプリフェッ
チ・キュー・フル信号ＦＳを出力する。

【００２１】要求受付回路２０は、高優先度バス使用権
要求信号ＨＬＤＲＱ（Ｓ）についてはそのまま受け付
け、低優先度バス使用権要求信号ＨＬＤＲＱ（Ｉ）につ
いてはプリフェッチ・キュー・フル信号ＦＳが出力され
ている間のみ受け付け、受け付けたバス使用権要求信号
を出力する。要求受付回路２０の構成については、後で
詳述する。

【００２２】バス制御ユニット３´は、受け付けたバス
使用権要求信号に応答して、外部バスの空き時間に、バ
ス使用権許可信号ＨＬＤＡＫを外部バスマスタへ出力す
る。

【００２３】要求受付回路２０は、プリフェッチ・キュ
ー・フル信号ＦＳと低優先度バス使用権要求信号ＨＬＤ
ＲＱ（Ｉ）との論理積を求め、論理積結果信号ＬＳＰを
出力する論理積回路２１と、論理積結果信号ＬＳＰと高
優先度バス使用権要求信号ＨＬＤＲＱ（Ｓ）との論理和
を求め、論理和結果信号ＬＡＳを受け付けたバス使用権
要求信号として出力する論理和回路２２と、を有する。

【００２４】このような構成により、低優先度バス使用
権要求信号ＨＬＤＲＱ（Ｉ）は、プリフェッチ・キュー
４´からプリフェッチ・キュー・フル信号ＦＳが出力さ
れている間のみ、要求受付回路２０において、受け付け
たバス使用権要求信号として受け付けられる。

【００２５】これにより、即時応答が必要ない場合に
は、バス制御ユニット３´は、当該マイクロプロセッサ
の命令サイクルの実行を妨害しないタイミングで、外部
バスマスタに外部バスを開放することができる。

【００２６】図２に本発明の第２の実施例によるマイク
ロプロセッサの構成を示す。

【００２７】尚、図示のマイクロプロセッサにおいて、
図１および図３に示したものと同様の構成要素には同一
の符号を付してそれらの説明を省略する。

【００２８】本実施例では、内部状態監視ユニット１０
´は、実行すべき命令を先読みして蓄えるプリフェッチ
・キュー４´と、プリフェッチ・キュー４´から供給さ
れる次に実行する命令をデコータするプリデコーダ６´
とを含む。

【００２９】プリデコーダ６´は、次に実行する命令の
実行時間が長いときに、処理長時間指示信号として長ク
ロック命令検出信号ＤＳを出力する。

【００３０】要求受付回路２０´は、プリフェッチ・キ
ュー・フル信号ＦＳと長クロック命令検出信号ＤＳと低
優先度バス使用権要求信号ＨＬＤＲＱ（Ｉ）との論理積
を求め、論理積結果信号ＬＰＳを出力する論理積回路２
１´と、論理積結果信号ＬＰＳと高優先度バス使用権要
求信号ＨＬＤＲＱ（Ｓ）との論理和を求め、論理和結果
信号ＬＳＡを受け付けたバス使用権要求信号として出力
する論理和回路２２´と、を有する。

【００３１】このような構成により、低優先度バス使用
権要求信号ＨＬＤＲＱ（Ｉ）は、プリフェッチ・キュー
４´からプリフェッチ・キュー・フル信号ＦＳが出力さ
れてて、かつ、プリデコーダ６´から長クロック命令検
出信号ＤＳが出力されている間のみ、要求受付回路２０
´において、受け付けたバス使用権要求信号として受け
付けられる。換言すれば、プリフェッチ・キュー４´の
記憶容量が一杯で、かつ、次の命令の実行時間が長い場
合にのみ、低優先度バス使用権要求信号ＨＬＤＲＱ
（Ｉ）を受け付ける状態となる。

【００３２】従って、特に、命令の実行クロック数が少
ない、高速処理可能なマイクロプロセッサにおいて、外
部バスマスタが外部バスを使用しているときに、プリフ
ェッチ・キュー４´に蓄えた命令が空になり、実行ユニ
ット７での命令の実行が妨げられるなどの状況は発生し
にくくなる。

【００３３】

【発明の効果】以上の説明したように、本発明は、外部
バスマスタから供給される低優先度バス使用権要求信号
に対しては、データ処理に所定時間以上時間が掛かる場
合にのみを受け付けるようにしているので、ダイナミッ
ク型メモリのシフレッシュ・サイクルなどの即時的な応
答が必要ない場合、命令読み込みを行わないときに外部
バスを外部バスマスタに開放するため、システムの処理
速度の低下を低減することができるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明の第１実施例によるマイクロプロセッサ
の構成を示すブロック図である。

【図２】本発明の第２実施例によるマイクロプロセッサ
の構成を示すブロック図である。

【図３】従来のマイクロプロセッサの構成を示すブロッ
ク図である。

【符号の説明】

１ 外部データバス ２ 外部アドレスバス ３，３´ バス制御ユニット ４，４´ プリフェッチ・キュー ５ 命令用内部データバス ６，６´ プリデコーダ ７ 実行ユニット ８ 内部データバス ９ 内部アドレスバス １０，１０´ 内部状態監視ユニット ２０，２０´ 要求受付回路 ２１，２１´ 論理積回路 ２２，２２´ 論理和回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 外部バスマスタから外部バスの使用を要
   求するバス使用権要求信号を受け、前記外部バスマスタ
   に対して前記外部バスの使用を許可するバス使用権許可
   信号を供給するマイクロプロセッサにおいて、 前記外部バスマスタは、前記バス使用権要求信号とし
   て、優先度の高い第１のバス使用権要求を表す高優先度
   バス使用権要求信号および／または前記第１のバス使用
   権要求より優先度の低い第２のバス使用権要求を表す低
   優先度バス使用権要求信号を出力し、 前記マイクロプロセッサは、当該マイクロプロセッサ内
   部でのデータ処理に所定時間以上掛かるか否かを監視
   し、前記データ処理に前記所定時間以上時間が掛かる場
   合に処理長時間指示信号を出力する内部状態監視手段
   と、前記高優先度バス使用権要求信号についてはそのま
   ま受け付け、前記低優先度バス使用権要求信号について
   は前記処理長時間指示信号が出力されている間のみ受け
   付け、受け付けたバス使用権要求信号を出力する要求受
   付回路と、該受け付けたバス使用権要求信号に応答し
   て、前記外部バスの空き時間に、前記バス使用権許可信
   号を前記外部バスマスタへ出力するバス制御ユニット
   と、を有することを特徴とするマイクロプロセッサ。
2. 【請求項２】 前記内部状態監視手段は、実行すべき命
   令を先読みして蓄えるプリフェッチ・キューを含み、 該プリフェッチ・キューは前記蓄えた命令が当該プリフ
   ェッチ・キューの記憶容量一杯であるときに、前記処理
   長時間指示信号としてプリフェッチ・キュー・フル信号
   を出力し、 前記要求受付回路は、前記プリフェッチ・キュー・フル
   信号と前記低優先度バス使用権要求信号との論理積を求
   め、論理積結果信号を出力する論理積回路と、前記論理
   積結果信号と前記高優先度バス使用権要求信号との論理
   和を求め、論理和結果信号を前記受け付けたバス使用権
   要求信号として出力する論理和回路と、を有することを
   特徴とする請求項１記載のマイクロプロセッサ。
3. 【請求項３】 前記内部状態監視手段は、実行すべき命
   令を先読みして蓄えるプリフェッチ・キューと、該プリ
   フェッチ・キューから供給される次に実行する命令をデ
   コードするプリデコーダとを含み、 前記プリフェッチ・キューは、前記蓄えた命令が当該プ
   リフェッチ・キューの記憶容量一杯であるときに、前記
   処理長時間指示信号としてプリフェッチ・キュー・フル
   信号を出力し、 前記プリデコーダは、前記次に実行する命令の実行時間
   が長いときに、前記処理長時間指示信号として長クロッ
   ク命令検出信号を出力し、 前記要求受付回路は、前記プリフェッチ・キュー・フル
   信号と前記長クロック命令検出信号と前記低優先度バス
   使用権要求信号との論理積を求め、論理積結果信号を出
   力する論理積回路と、前記論理積結果信号と前記高優先
   度バス使用権要求信号との論理和を求め、論理和結果信
   号を前記受け付けたバス使用権要求信号として出力する
   論理和回路と、を有することを特徴とする請求項１記載
   のマイクロプロセッサ。