JPH1011405A - メモリアクセス競合制御システム - Google Patents

Abstract

(57)【要約】 【課題】 複数のＣＰＵによって共通メモリをアクセス
するとき、共通バスを占有することなく共通メモリを占
有できるようにして、メモリアクセス競合制御を効率良
く行う。 【解決手段】 共通メモリ部１のメモリ１１へのアクセ
ス中を示すフラグ１２を設け、ＣＰＵから共通バス５を
介してメモリ１１へアクセスする場合には、それに先立
ちこのフラグ１２をリードし、リセット（非占有）状態
であれば、このフラグをセット（占有）して直ちにアク
セスを行い、セット状態であれば、他のＣＰＵによる占
有中であるから待機する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリアクセス競合
制御システムに関し、特に複数の情報処理ユニット（以
下単にＣＰＵと称す）が共通バスを介して共通メモリに
対してアクセスする際における共通バスの競合制御方式
に関するものである。

【０００２】

【従来の技術】従来のこの種のバス競合制御方式は、Ｃ
ＰＵを複数用いたコンピュータ装置において、共通バス
を使用して目的とするメモリにアクセスすることを目的
として用いられている。

【０００３】例えば、特開平６−３１８１８４号公報に
は、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）起動を検出する手段と、複数のＤＭＡ起動要求を調
停して他の受付けられなかったＤＭＡ起動要求を待機さ
せ、先の受付けられたＤＭＡ起動要求が終了した後に、
ＤＭＡ制御を開始させる手段とを設けることにより、複
数のバス使用要求を競合制御する技術が開示されてい
る。

【０００４】

【発明が解決しようとする課題】この様な従来のバス競
合制御方式では、一度ＤＭＡ起動要求を終了させると、
他のＤＭＡ要求によりメモリ及び共通バスが占有されて
しまうという問題がある。その理由は、ＤＭＡバスの競
合制御回路を使用してメモリの競合制御を行っているか
らである。

【０００５】本発明の目的は、共通バスを占有すること
なくメモリを占有できるようにして、バス競合制御を効
率的に行うことが可能なバス競合制御システムを提供す
ることである。

【０００６】

【課題を解決するための手段】本発明によれば、複数の
情報処理ユニットが共通バスを介して共通メモリへアク
セスする際におけるメモリアクセス競合制御システムで
あって、前記情報処理ユニットからのバス使用要求信号
の発生に応答してバス使用許可信号を生成するバス競合
制御手段と、前記共通メモリのアクセス中を示すアクセ
ス制御フラグと、前記情報処理ユニットに設けられ、前
記バス使用許可信号に応答して前記アクセス制御フラグ
をリードし、このリード結果がアクセス中を示していな
いときに前記フラグをセットして前記メモリへのアクセ
スを行なう制御手段と、前記アクセス終了に応答して前
記フラグをリセットするリセット手段とを含むことを特
徴とするメモリアクセス競合制御システムが得られる。

【０００７】前記制御手段は、前記メモリへのアクセス
要求に応答して前記フラグをリードするためのバス使用
要求信号を生成し、こバス使用要求信号に対する前記バ
ス競合制御手段からのバス使用許可信号に応答して前記
フラグのリードを行ない、このリード結果がアクセス中
を示していないとき、メモリアクセス権取得のためのバ
ス使用要求信号を生成し、このバス使用要求信号に対す
る前記バス競合制御手段からのバス使用許可信号に応答
して前記メモリへのアクセスを行なうように構成されて
いることを特徴としている。

【０００８】そして、前記メモリは複数設けられてお
り、前記フラグ及び前記リセット手段はこれ等メモリに
対して夫々対応して設けられていることを特徴としてい
る。

【０００９】

【発明の実施の形態】本発明の作用につき述べる。メモ
リ占有とバス占有とを切離して制御することにより、バ
ス占有しなくてもメモリ占有を可能としている。

【００１０】以下に、本発明の実施例について図面を用
いて説明する。

【００１１】図１は本発明の実施例が適用されるシステ
ムブロック図である。図１において、共通メモリ部１と
複数のＣＰＵ２，３とは共通バス５にて接続されてお
り、これ等ＣＰＵ２，３から共通メモリ１へは共通バス
５を介してアクセス可能とされている。バス競合制御部
４は各ＣＰＵ２，３からの共通バス使用要求信号６に対
してバス使用許可信号７を生成するものである。

【００１２】共通メモリ部１の具体例が図２に示されて
いる。この共通メモリ部１において、メモリ１１はＣＰ
Ｕ２，３からのアクセス要求によりデータのリード／ラ
イトが可能であり、アクセス制御フラグ１２はメモリ１
１が占有（アクセス）状態にあるかどうかを表示するフ
ラグである。

【００１３】このアクセス制御フラグ１２はＣＰＵ２，
３からの共通バス５及び内部バス１４を介してのフラグ
リードコマンドによりセットされるものであり、そのリ
セットはデータ受信検出部１３からのリセット信号Ｒに
より行われる。このデータ受信検出部１３はメモリ１１
に対するアクセスによるデータ転送の終了に応答して当
該リセット信号Ｒを生成してフラグ１２を“０”リセッ
トする。

【００１４】尚、１４は共通メモリ部１１の内部バス、
１５は内部バス１４と共通バス５との間のインタフェー
スをなすバスインタフェース（Ｉ／Ｆ）を示している。

【００１５】ＣＰＵ２の具体例が図３に示されており、
他のＣＰＵ３についても同一構成であるものとする。図
３において、プロセッサ２１，メモリ（ローカルメモ
リ）２２，バスインタフェース２４とが内部バス２３に
て接続されている。プロセッサ２１において、共通メモ
リ部１のメモリ１１に対するメモリアクセス要求が発生
すると、バス使用要求信号６が出力されて、バス競合制
御部４へ供給される。バス競合制御部４ではこれに応答
してバス使用許可信号７が生成されるようになってい
る。

【００１６】図４のフローチャート及び図５の動作タイ
ミングチャートを参照しつつ、以下に本発明の実施例の
動作について説明する。

【００１７】先ず、あるＣＰＵ（例えば、ＣＰＵ２とす
る）において、共通メモリ部１へのアクセス要求が生ず
ると、先ず当該ＣＰＵ２はアクセス制御フラグ１２のセ
ット状態をリードするためにバス使用要求信号６を出力
する（ステップＳ１）。

【００１８】バス競合制御部４はこれに応答してバス使
用許可信号７を生成する（ステップＳ２）。このバス使
用許可信号７に応答して、ＣＰＵ２は共通バス５に対し
てアクセス制御フラグ１２のリードコマンドを生成し、
このフラグ１２のリードを行う。この時、フラグ１２が
リセット状態“０”であれば、このリードコマンドの終
縁タイミング（図５参照）にてフラグ１２のセット
“１”が行われる（ステップＳ３）。セット状態にあれ
ば、待機状態となる。

【００１９】アクセス制御フラグ１２がセットされる
と、ＣＰＵ２がこの共通メモリ１を占有していることが
表示されることになり、他のＣＰＵからのメモリアクセ
スは待機状態とされるのである。

【００２０】この状態で、再びＣＰＵ２はメモリアクセ
ス権取得のためのバス使用要求信号６を生成し（ステッ
プＳ４）、バス競合制御部４はこれに応答してバス使用
許可信号７を生成する（ステップＳ５）。しかる後に、
ＣＰＵ２は共通メモリ部１のメモリ１１へのデータ転送
を実行することになる。

【００２１】このデータ転送が終了すると（ステップＳ
７）、アクセス制御フラグ１２のリセットが行われる
（ステップＳ８）。このリセットは、図２に示した如
く、データ受信検出部１３により行われる。例えば、デ
ータ転送が固定長データの転送であるものとすれば、デ
ータ受信検出部１３はこの固定長データ（図５ではＤ1
〜Ｄn ）を、カウンタ等により計数して、データ転送の
終了が検出可能であるので、この検出タイミングでアク
セス制御フラグ１２のリセットが可能となる。

【００２２】一般的なデータ転送終了の検出方法として
は、データ受信検出部１３において、データ長やその種
別を検出する様にしておき、この検出タイミングにより
リセット信号Ｒを生成する方法を用いることもできる。

【００２３】そして、ＣＰＵ２ではバス使用要求信号６
を終了せしめることになる（ステップＳ９）。この場
合、アクセス制御フラグ１２がセット“１”の状態中
に、他のＣＰＵ３がバス使用要求信号６を生成してバス
使用許可信号７を受取り、その後アクセス制御フラグ１
２をリードしていたとすると、このＣＰＵ３は待機状態
にある。

【００２４】従って、図４のステップＳ９の直後には、
待機中の当該ＣＰＵ３はアクセス制御フラグ１２のリセ
ット“０”をリードできるので、この時点で始めて共通
メモリ部１に対するアクセス権を占有可能となる。

【００２５】こうすることにより、ある１つのＣＰＵに
よる共通メモリに対するメモリアクセス中に他のＣＰＵ
によるメモリアクセスがあったとき、共通バスの競合制
御に依存することなく、アクセス制御フラグというメモ
リ占有の可非を示すフラグを設けるのみで、従来極めて
繁雑であった割込み制御を簡単に解決している。

【００２６】図６は本発明の他の実施例を示すブロック
図であり、図３と同等部分は同一符号にて示している。

【００２７】図６においては、共通メモリ部１の他の例
のブロック図が示されており、メモリ１１の他にメモリ
１６を設けている。すなわち、複数のメモリ１１，１６
を設け、これ等各メモリに夫々対応してアクセス制御フ
ラグ１２，１７及びデータ受信検出部１３，１８を設け
た構成である。

【００２８】メモリ１１へのアクセスに先立ち、アクセ
ス制御フラグ１２をリードし、その値が“０”の時には
メモリ１１を占有することができ、値が“１”の時には
他のプロセッサにより占有されているために、フラグリ
セット信号Ｒにより当該フラグ１２がリセットされるま
で、このメモリ１１へのアクセスはできないことにな
る。

【００２９】他のメモリ１６に対しても同様の動作とな
るが、メモリ１１が占有されていても、アクセス制御フ
ラグ１７が“０”の場合には、メモリ１５へのアクセス
が可能となるという利点がある。

【００３０】この様に、図６の実施例では、先の実施例
の効果に加えて、メモリを複数設け、これ等メモリ毎に
アクセス制御フラグを設けることにより、各メモリブロ
ック毎に競合制御が行えることになる。

【００３１】

【発明の効果】本発明によれば、共通バスとメモリとの
競合制御を分離しているので、共通バスを占有せずにメ
モリのみの占有が可能となるという効果がある。

【００３２】また、メモリの占有時間を決める要素が送
受信されるデータ量に依存するようになっているので、
メモリ占有時間を任意にかつ簡単に設定でき、装置の性
能や機能変更が容易となるという効果もある。

【００３３】更にはまた、回路構成が簡単であり、かつ
ＣＰＵの基本動作によって簡単に実現できるので、既存
のシステムに対しても少量の改造のみで適用できること
になる。

【図面の簡単な説明】

【図１】本発明の実施例が適用されるシステムブロック
図である。

【図２】図１の共通メモリ部１の例を示すブロック図で
ある。

【図３】図１のＣＰＵ２の例を示すブロック図である。

【図４】本発明の動作を示すフローチャートである。

【図５】本発明の動作を示すタイミングチャートであ
る。

【図６】共通メモリ部１の他のブロック図である。

【符号の説明】

１ 共通メモリ部 ２，３ ＣＰＵ ４ バス競合制御部 ５ 共通バス ６ バス使用要求信号 ７ バス使用許可信号 １１，１６，２２ メモリ １２，１７ アクセス制御フラグ １３，１８ データ受信検出部 １４，２３ 内部バス １５，２４ バスＩ／Ｆ ２１ プロセッサ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の情報処理ユニットが共通バスを介
   して共通メモリへアクセスする際におけるメモリアクセ
   ス競合制御システムであって、 前記情報処理ユニットからのバス使用要求信号の発生に
   応答してバス使用許可信号を生成するバス競合制御手段
   と、 前記共通メモリのアクセス中を示すアクセス制御フラグ
   と、 前記情報処理ユニットに設けられ、前記バス使用許可信
   号に応答して前記アクセス制御フラグをリードし、この
   リード結果がアクセス中を示していないときに前記フラ
   グをセットして前記メモリへのアクセスを行なう制御手
   段と、 前記アクセス終了に応答して前記フラグをリセットする
   リセット手段と、 を含むことを特徴とするメモリアクセス競合制御システ
   ム。
2. 【請求項２】 前記制御手段は、前記メモリへのアクセ
   ス要求に応答して前記フラグをリードするためのバス使
   用要求信号を生成し、こバス使用要求信号に対する前記
   バス競合制御手段からのバス使用許可信号に応答して前
   記フラグのリードを行ない、このリード結果がアクセス
   中を示していないとき、メモリアクセス権取得のための
   バス使用要求信号を生成し、このバス使用要求信号に対
   する前記バス競合制御手段からのバス使用許可信号に応
   答して前記メモリへのアクセスを行なうように構成され
   ていることを特徴とする請求項１記載のメモリアクセス
   競合制御システム。
3. 【請求項３】 前記メモリは複数設けられており、前記
   フラグ及び前記リセット手段はこれ等メモリに対して夫
   々対応して設けられていることを特徴とする請求項１ま
   たは２記載のメモリアクセス競合制御システム。