JP2000172553A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】メモリへアクセスする場合、現在行っているア
クセスが完了する前に次のアクセスを行うことにより効
率の良いバス調停を実現でき、装置全体の処理性能の向
上を実現するメモリ統合型のデータ処理装置を提供す
る。 【解決手段】メモリへアクセスする場合、現在行ってい
るアクセスに必要なアドレスをアドレスバスに出力し終
わった時点で、当該アクセスに対するデータバスへのデ
ータの転送が完了していなくても、次のアクセスに必要
なアドレスをアドレスバスに出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像表示用のフレ
ームバッファメモリとして、演算処理を行うCPUのメモ
リの一部を用いる統合化メモリ方式（ＵＭＡ：Unified
MemoryArchitecture）のデータ処理装置において、バス
の調停を行う装置に関するもので、特にデータ処理装置
における処理性能を向上する技術に関するものである。

【０００２】

【従来の技術】バスの調停技術の例としては、“並列処
理シリーズ２ 並列計算機アーキテクチャ，Ｐ１１０，
第６章，バス結合：コロナ社，奥川 峻史著”が紹介さ
れている。ここでの構成は、バス制御装置（arbiter ，
調停器）と、いくつかのプロセッサがバス使用要求信
号，バス使用許可信号，ビジー信号と他の線群で繋がっ
ているものが紹介されている。この構成では、シンプル
なバス調停制御システムおよびプロトコルが実現されて
いる。

【０００３】

【発明が解決しようとする課題】従来構成によれば、バ
ス調停制御を行うのに必要最低限の信号線で構成されて
いるため、細かな調停制御が行えず、バスを効率良く使
用する上では不向きである。

【０００４】従来技術に於いてはプロセッサから出力さ
れているビジー信号は１本しかなく、アクセスの種類に
より異なるビジーウェイトに対応できない構成となって
いる。

【０００５】つまり、従来では現在行っているメモリア
クセスが完全に終了した時点、すなわちライトアクセス
の場合では、書き込みたいアドレスとデータをすべて転
送した時点、リードアクセスの場合では読み出したいデ
ータをすべて受け取った時点で、次のメモリアクセスを
開始していた。この方式の場合、バス制御装置はメモリ
の状態から、現在行っているメモリアクセスが完全に終
了したかどうかという情報だけを受ければよいので、バ
ス制御装置のバス調停方式がシンプルになるという点で
は有利である。しかし、次のアクセスの種類によらず、
現在のアクセスが完了するまで次のアクセスを待たせる
ので、バスを効率良く使用するという点では不利であ
る。

【０００６】通常、グラフィックス動画表示を行う場
合、メモリコントローラ５００がメモリ２００に対して
行うリードアクセスの割合は、メモリアクセスの大半を
占めており、システム全体の性能を向上するうえでは、
このリードアクセスをいかに効率良く行うかが課題とな
ってくる。

【０００７】そこで本発明の目的は、メモリアクセスの
種類により、バス使用許可信号を出力するタイミングを
可変にすることで、効率良くバスを使用することを目的
とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、プロセッサが次に行うアクセスの種類
によって異なるビジー信号を複数出力し、その複数のビ
ジー信号と次に行う予定のアクセスの種類に応じて、バ
ス調停制御装置が最適なタイミングでバス使用許可信号
をプロセッサに出力することにより、効率良くバスを使
用することができる。

【０００９】

【発明の実施の形態】以下、本発明に係るデータ処理装
置の実施形態について説明する。

【００１０】図１は本発明に係わるデータ処理装置のシ
ステム構成例を示す。

【００１１】１００はＣＰＵ(Central Processing Uni
t）であり、装置全体の制御を行うと共に、CRT300に表
示データを表示するための描画コマンドを主記憶２１０
に書き込む。また、CPU100は内部にキャッシュ１１０を
内蔵する。２００はメモリであり、記憶空間は、CPU100
が動作するために必要なプログラム，データを記憶した
り、作業領域として使用する主記憶２１０と、CRT300に
表示する表示データを記憶するフレームバッファ２２０
に分割されている。３００はＣＲＴ（CathodeRay Tub
e）であり、表示コントローラで生成した表示データを
表示する装置である。４００は外部ビデオであり、外部
からのビデオ信号の入力装置である。500はメモリコン
トローラであり、CPU100からの表示データをCRT300に表
示する表示データを生成するための装置である。６００
はバス調停回路であり、メモリコントローラ５００の内
部バス２６０のバス調停を行う回路である。７００はＣ
ＰＵインターフェイス回路であり、CPU100がメモリモー
ドレジスタ１２００等のレジスタ類やメモリ２００をア
クセスするための制御を行う回路である。８００は描画
プロセッサであり、主記憶２１０のディスプレイリスト
をフェッチし、そのリストに示されるコマンドに従って
描画を行う回路である。９００はビデオインターフェイ
ス回路であり、外部ビデオ４００との接続に関する制御
を行う回路である。１０００は表示コントローラであ
り、描画プロセッサ８００が描画したデータをフレーム
バッファ２２０から読み出し、表示タイミングに従って
表示データをCRT300に出力する回路である。１１００は
ＤＡＣ（Digital to AnalogConverter ）であり、表示
コントローラ１０００が出力するデジタル形式の表示デ
ータをアナログデータに変換する回路である。１２００
はメモリモードレジスタであり、メモリコントローラの
システム動作を設定するレジスタである。また、メモリ
モードレジスタ１２００は内部にメモリアクセスのタイ
ミングを決めるレジスタMAT1210 を内部に持つ。１３０
０はメモリインターフェイス回路であり、メモリ２００
との接続に関する制御を行う回路である。ＣＰＵバス１
２０，メモリバス２５０，内部バス２６０はそれぞれア
ドレスバスとデータバスから構成されている。

【００１２】以下、本データ処理装置の動作の概要につ
いて説明する。

【００１３】データ処理装置で表示する表示データは、
グラフィックス動画表示を行うことを目的とする。つま
り、１／６０秒や１／３０秒単位で図形の大きさや位置
を少しずつ変化させ、画面を連続的に見ることで、グラ
フィックス図形の動画表示を行うものである。従って、
CPU100やメモリコントローラ５００は、１／６０秒や１
／３０秒毎に１画面分の描画を行わなければならない。
１画面分の図形を描画するためには、次のような手順と
なる。

【００１４】まず、CPU100で表示すべき図形に対して、
方向や大きさ等を計算し、図形の頂点座標の計算を行
う。一般に複雑な図形は、三角形や四角形といった単純
な図形を多数組み合わせて構成されるため、これらの図
形の全ての頂点座標をCPU100で計算する。

【００１５】次に描画プロセッサ８００を用いて多数の
図形をフレームバッファ２２０に描画するため、描画プ
ロセッサ８００が実行できるコマンドの形式に変換し、
主記憶２１０に書き込む。通常、多数の図形の分だけコ
マンドが連結される。このコマンドが連結したものをデ
ィスプレイリストと呼ぶ。ディスプレイリストは数１０
から数１００Ｋバイトの大きさとなる。主記憶２１０に
書き込む手順としては、まず、CPU100からＣＰＵインタ
ーフェイス回路７００を介し、バスアクセス（ライト）
要求信号Ｂ６０３をバス調停回路６００に出力する。バ
ス調停回路６００はバスアクセス（ライト）要求信号Ｂ
６０３を受けて内部バスが使用可能と判断すると、ＣＰ
Ｕインターフェイス回路７００に対してバスアクセス
（ライト）許可信号Ｂ６０４を出力する。ＣＰＵインタ
ーフェイス回路７００はバスアクセス（ライト）許可信
号Ｂ６０４を受けて、内部バス２６０にアドレスとデー
タを出力するとともに、メモリインターフェイス回路１
３００からのアドレス更新許可信号Ｂ７０２に従って順
次アドレスを更新し、メモリ２００にディスプレイリス
トを書き込んでいく。

【００１６】次に、ディスプレイリストを描画プロセッ
サ８００が順次読み込み、そのディスプレイリストに示
されるコマンドに従ってフレームバッファ２２０に図形
を描画する。まず、ディスプレイリストを読み込む手順
としては、描画プロセッサ８００がバス調停回路６００
に対してバスアクセス（リード）要求信号Ｃ６０５を出
力する。バス調停回路６００はバスアクセス（リード）
要求信号Ｃ６０５を受けて内部バスが使用可能と判断す
ると、描画プロセッサ８００に対してバスアクセス（リ
ード）許可信号Ｃ６０６を出力する。描画プロセッサ８
００はバスアクセス（リード）許可信号Ｃ６０６を受け
て内部バス２６０にアドレスを出力するとともに、メモ
リインターフェイス回路１３００からのアドレス更新許
可信号Ｃ８０１に従って順次アドレスを更新する。その
後、メモリインターフェイス回路１３００からのリード
データ有効信号Ｃ８０３に従って、内部バス２６０から
順次データをリードする。これで描画プロセッサ８００
はディスプレイリストに示されるコマンドから、フレー
ムバッファ２２０に描画する図形を描画することが可能
となる。次に、描画プロセッサ８００で描画された描画
データをフレームバッファ２２０に書き込む手順を説明
する。まず、描画プロセッサ８００がバス調停回路６０
０に対してバスアクセス（ライト）要求信号Ｄ６０７を
出力する。バス調停回路６００はバスアクセス（ライ
ト）要求信号Ｄ６０７を受けて内部バスが使用可能と判
断すると、描画プロセッサ８００に対してバスアクセス
（ライト）許可信号Ｄ６０８を出力する。描画プロセッ
サ８００はバスアクセス（ライト）許可信号Ｄ６０８を
受けて、内部バス２６０にアドレスとデータを出力する
とともに、メモリインターフェイス回路１３００からの
アドレス更新許可信号Ｄ８０２に従って順次アドレスを
更新し、メモリ２００に描画データを書き込んでいく。
これで、CRT300に表示するための描画データがフレーム
バッファ２２０に用意できたことになる。

【００１７】次に、表示コントローラ１０００がフレー
ムバッファ２２０に描画された図形を読み込み、表示画
面の合成等を行う。図形を読み込む手順としては、ま
ず、表示コントローラ１０００がバス調停回路６００に
対して、バスアクセス(リード)要求信号Ｆ６１１を出力
する。バス調停回路６００はバスアクセス（リード）要
求信号Ｆ６１１を受けて内部バスが使用可能と判断する
と、表示コントローラ１０００に対してバスアクセス
（リード）許可信号Ｆ６１２を出力する。表示コントロ
ーラ１０００はバスアクセス（リード）許可信号Ｆ６１
２を受けて内部バス２６０にアドレスを出力するととも
に、メモリインターフェイス回路１３００からのアドレ
ス更新許可信号Ｆ１００１に従って順次アドレスを更新
する。その後、メモリインターフェイス回路１３００か
らのリードデータ有効信号F1002 に従って、内部バス２
６０から順次データをリードする。この時、ユーザの設
定によりビデオの合成が必要な場合は、予めビデオイン
ターフェイス回路９００からフレームバッファ２２０に
対してビデオ画像を書き込んでおく必要がある。その手
順としては、まず、外部ビデオ４００から入力される外
部ビデオ入力信号をビデオインターフェイス回路９００
が取り込み、バス調停回路６００に対してバスアクセス
（ライト）要求信号Ｅ６０９を出力する。バス調停回路
６００はバスアクセス（ライト）要求信号Ｅ６０９を受
けて内部バスが使用可能と判断すると、ビデオインター
フェイス回路９００に対してバスアクセス（ライト）許
可信号Ｅ６１０を出力する。ビデオインターフェイス回
路９００はバスアクセス（ライト）許可信号Ｅ６１０を
受けて、内部バス２６０にアドレスとデータを出力する
とともに、メモリインターフェイス回路１３００からの
アドレス更新許可信号Ｅ９０１に従って順次アドレスを
更新し、メモリ２００に描画データを書き込んでいく。
これで表示コントローラ１０００はグラフィックス図形
やビデオ画像などをフレームバッファ２２０からリード
し、合成処理を行ことが可能となる。

【００１８】最後に、表示コントローラ１０００からＤ
ＡＣ１１００を介し、CRT300の表示タイミングに合わせ
て表示データをCRT300に出力することにより、画像を表
示させることが可能となる。

【００１９】以上の手順を１／６０秒や１／３０秒毎に
繰り返すことで、グラフィックスの動画表示等を実現し
ている。

【００２０】上記のように、メモリコントローラ５００
は何らかの処理を行う毎にメモリ２００をアクセスする
ため、メモリコントローラ５００のメモリアクセスの効
率を高めることが、システム全体の性能の向上につなが
る。

【００２１】ここで、通常、メモリ２００に使用するＳ
ＤＲＡＭ（Synchronous DRAM）のメモリアクセスシーケ
ンスについて説明する。ＳＤＲＡＭとは同期式のＤＲＡ
Ｍであり、アクセスはクロックに同期して行われ、高速
なメモリアクセスが可能である。

【００２２】まず、リードアクセスの場合は第１のサイ
クルで読み出しコマンドと要求データ数（バースト長）
を含むアクセス要求（Activeコマンド）をメモリのrow
アドレスと共にメモリに与え、読み出しＲＡＳ−ＣＡＳ
レイテンシサイクル分サイクルをあけた後の各サイクル
で順次リードコマンドと目的とするデータのcolumnアド
レスを同時に与え、最後のサイクルで次のアクセスシー
ケンスのためにプリチャージコマンドを与える。ここ
で、読み出しＲＡＳ−ＣＡＳレイテンシはActiveコマン
ドとrow アドレスを与えた後に、最初のreadコマンドと
columnアドレスを与えることができるようになるまでの
サイクル数を表し、読み出しＣＡＳレイテンシはreadコ
マンドとcolumnアドレスを与えてから当該columnアドレ
スのデータがメモリから出力されるまでのサイクル数を
表し、プリチャージレイテンシは、前回プリチャージコ
マンドを与えてから次のリードコマンドを含むActiveコ
マンドを与えることができるようになるまでのサイクル
数を示す。また、ライトアクセスの場合は、第１のサイ
クルで書き込みコマンドと要求データ数(バースト長)を
含むアクセス要求（Activeコマンド）をメモリのrow ア
ドレスと共にメモリに与え、書き込みＲＡＳ−ＣＡＳレ
イテンシサイクル分サイクルをあけた後の各サイクルで
順次書き込みコマンド（write コマンド）と目的とする
データのcolumnアドレスとデータを同時に与え、最後の
サイクルで次のアクセスシーケンスのためにプリチャー
ジコマンドを与える。ここで、書き込みＲＡＳ−ＣＡＳ
レイテンシはActiveコマンドとrowアドレスを与えた後
に、最初のwriteコマンドとcolumnアドレスを与えるこ
とができるようになるまでのサイクル数を表し、書き込
みＣＡＳレイテンシはwrite コマンドとcolumnアドレス
を与えてから当該columnアドレスのデータを与えるまで
のサイクル数（通常は０）を表し、プリチャージレイテ
ンシは、前回プリチャージコマンドを与えてから次の書
き込みコマンドを含むActiveコマンドを与えることがで
きるようになるまでのサイクル数を表す。ただし、前述
したように書き込み時のＣＡＳレイテンシは通常存在せ
ず、ＲＡＳ−ＣＡＳレイテンシは読み出しも書き込みも
通常同じ値をとるので、以下単にRAS−ＣＡＳレイテン
シと記載した場合は読み出し書き込み両方に共通したＲ
ＡＳ−ＣＡＳレイテンシの値を表し、また、単にＣＡＳ
レイテンシと記載した場合は読み出し時のＣＡＳレイテ
ンシを表すものとする。

【００２３】ここで、メモリ２００のメモリアクセスに
ついて説明する。はじめに、ライトアクセス動作につい
て説明する。ライト動作の場合、メモリ２００に対し
て、書き込みたいアドレスとデータを転送する必要があ
る。通常、ライト動作の場合、アドレスとデータを同じ
タイミングでメモリ２００に転送（ＣＡＳレイテンシ＝
０）するため、書き込みが必要な数だけアドレスとデー
タを転送した時点で、ライトアクセスは完了となる。よ
って、ライトアクセスが完了した直後に他のメモリアク
セスが発生した場合にも、すぐに次のアクセスを実行す
ることができる。次にリードアクセス動作について説明
する。リードアクセス動作の場合、メモリ２００に対し
て読み出したいアドレスを転送する必要がある。通常、
リード動作の場合、アドレスをメモリ２００に転送し、
一定サイクル(ＣＡＳレイテンシ)後にそのアドレスに対
応するデータをメモリ２００から受け取るため、読み出
しが必要な数だけアドレスを転送した時点では、リード
アクセスは完了とはならない。よって、リードアクセス
を行った後に他のメモリアクセスが発生した場合、読み
出したデータがメモリ２００から戻ってくるまで（ＣＡ
Ｓレイテンシ）の間、次のアクセスを実行することがで
きない場合が発生する。

【００２４】ここで、現在行っているメモリアクセスが
リードアクセスで、次に行うメモリアクセスもリードア
クセスであるような場合を考える。リードアクセスにつ
いては前に説明したように、読み出したいアドレスに対
して、データがＣＡＳレイテンシ分遅れてメモリ２００
から転送されてくる。このＣＡＳレイテンシを利用する
と、リードアクセスの後にリードアクセスが発生するよ
うな場合、最初のリードアクセスに対するデータが戻っ
てくる前に、次のリードアクセスのアドレスをメモリ２
００に出力することができる。つまり、最初のリードア
クセスが完了する前に次のリードアクセスを開始するこ
とができる。

【００２５】上記のことから、バス調停回路６００は、
リードアクセス後のリードアクセスの場合、バス使用許
可信号を従来よりも早く出力することができ、従来に比
べ、バスを効率良く使用することができる。

【００２６】次に、図２にバス調停回路６００の構成を
示す。図２において、６０１はCPUインターフェイス回
路からのリードアクセス要求であるバスアクセス（リー
ド）要求信号Ａ，６０３はＣＰＵインターフェイス回路
からのライトアクセス要求であるバスアクセス（ライ
ト）要求信号Ｂ，６０５は描画プロセッサからのリード
アクセス要求であるバスアクセス（リード）要求信号
Ｃ，６０７は描画プロセッサからのライトアクセス要求
であるバスアクセス（ライト）要求信号Ｄ，６０９はビ
デオインターフェイス回路からのライトアクセス要求で
あるバスアクセス（ライト）要求信号Ｅ，６１１は表示
コントローラからのリードアクセス要求であるバスアク
セス（リード）要求信号Ｆ，６１５はメモリインターフ
ェイス回路から、リードアクセスの後にリードアクセス
を行う場合のウェイト信号として出力されるリード−リ
ードアクセスウェイト信号、６１６はメモリインターフ
ェイス回路から、リードアクセスの後にライトアクセス
を行う場合のウェイト信号として出力されるリード−ラ
イトアクセスウェイト信号、６１７はメモリインターフ
ェイス回路から、現在ライトアクセスを行っている場合
のウェイト信号として出力されるライトアクセスウェイ
ト信号、６５０は実際にバス調停を行う部分であるバス
調停シーケンサ部、６５１はバスシーケンサ部６５０か
ら出力された調停結果を保持するラッチ、６５２はラッ
チ６５１から出力された調停結果、すなわち現在の調停
状態、６５３はラッチ６５１の出力からバスアクセス許
可信号を決定する状態デコーダ、６５４は状態デコーダ
６５３でデコードされた信号から、現在のバスアクセス
がリードアクセスなのかライトアクセスなのかを識別す
るアクセス状態信号生成部、６０２はＣＰＵインターフ
ェイス回路に対するリードアクセス許可信号であるバス
アクセス（リード）許可信号Ａ，６０４はＣＰＵインタ
ーフェイス回路に対するライトアクセス許可信号である
バスアクセス（ライト）許可信号Ｂ，６０６は描画プロ
セッサに対するリードアクセス許可信号であるバスアク
セス（リード）許可信号Ｃ，６０８は描画プロセッサに
対するライトアクセス許可信号であるバスアクセス（ラ
イト）許可信号Ｄ，６１０はビデオインターフェイス回
路に対するライトアクセス許可信号であるバスアクセス
（ライト）許可信号Ｅ、６１２は表示コントローラに対
するリードアクセス許可信号であるバスアクセス(リー
ド)許可信号Ｆ，６１３はアクセス状態信号生成部６５
４から出力されるリードアクセス信号、６１４はアクセ
ス状態信号生成部６５４から出力されるライトアクセス
信号である。

【００２７】ここで、図１に記載のメモリインターフェ
イス回路について説明する。メモリインターフェイス回
路はメモリとの接続に関する制御を行う回路であり、具
体的には前に説明したメモリのアクセスシーケンスに従
い、メモリへの読み書き時のアドレス更新タイミングや
読み出しデータの有効期間信号を各バス使用要求信号の
出力元に通知したり、現在行っているメモリアクセスに
より、このアクセスが完了するまで次のメモリアクセス
を一時止めるためのウェイト信号をバス調停回路に出力
する等を行う回路である。ウェイト信号については現在
行っているメモリアクセスの種類と次に行うメモリアク
セスの種類によって、３種類のウェイト信号を出力す
る。まず１つ目は、現在行っているメモリアクセスがリ
ードアクセスの場合で次に行うアクセスがリードアクセ
スの場合に有効となるリード−リードアクセスウェイト
信号である。このリード−リードアクセスウェイト信号
は、まず、現在行っているアクセスがリードの場合に
“１”にし、バス調停回路に対して次のメモリアクセス
を一時止めさせる。ここで、次に行うアクセスがリード
アクセスの場合には、最初のリードアクセスの有効なデ
ータが全てメモリから出力される前に、次のActiveコマ
ンドとrow アドレスを出力できるように、つまり次のリ
ードアクセスを開始できるようにリード−リードアクセ
スウェイト信号を“０”にして、バス調停回路に次のリ
ードアクセスが開始可能であることを通知する信号であ
る。

【００２８】２つ目は現在行っているメモリアクセスが
リードアクセスの場合で次に行うアクセスがライトアク
セスの場合に有効となるリード−ライトアクセスウェイ
ト信号である。このリード−ライトアクセスウェイト信
号は、まず、現在行っているアクセスがリードの場合に
“１”にし、バス調停回路に対して次のメモリアクセス
を一時止めさせる。ここで、次に行うアクセスがライト
アクセスの場合には、最初のリードアクセスの有効なデ
ータが全てメモリから出力されてから、次のActiveコマ
ンドとrow アドレスを出力できるように、つまり次のラ
イトアクセスを開始できるようにリード−ライトアクセ
スウェイト信号を“０”にして、バス調停回路に次のラ
イトアクセスが開始可能であることを通知する信号であ
る。

【００２９】３つ目は現在行っているメモリアクセスが
ライトアクセスの場合に有効となるライトアクセスウェ
イト信号である。このライトアクセスウェイト信号は、
まず、現在行っているアクセスがライトの場合に“１”
にし、バス調停回路に対して次のメモリアクセスを一時
止めさせる。ここで、このライトアクセスの有効なアド
レスとデータが全てメモリバスに出力してから、次のAc
tiveコマンドとrow アドレスを出力できるように、つま
り次のアクセスを開始できるようにライトアクセスウェ
イト信号を“０”にして、バス調停回路に次のアクセス
が開始可能であることを通知する信号である。

【００３０】各ウェイト信号は上記で説明したように、
メモリが次のアクセスを開始できるようになると無効
（“０”）になる。バス調停回路６００はこの３つのウ
ェイト信号から有効なウェイト信号を１つ使用してバス
調停を行う。

【００３１】例としてバスアクセス（リード）要求信号
Ｆ６１１に対してバス使用許可を出す場合を説明する。

【００３２】まず、バス調停シーケンサ部６５０は現在
の調停状態６５２と、バスアクセス（リード）要求信号
Ａ６０１，バスアクセス（ライト）要求信号Ｂ６０３，
バスアクセス（リード）要求信号Ｃ６０５，バスアクセ
ス(ライト)要求信号Ｄ６０７，バスアクセス（ライト）
要求信号Ｅ６０９，バスアクセス（リード）要求信号Ｆ
６１１，リード−リードアクセスウェイト信号６１５，
リード−ライトアクセスウェイト信号６１６，ライトア
クセスウェイト信号６１７を次の状態遷移先の条件信号
として入力する。バス調停シーケンサ部６５０は内部に
持つ優先調停テーブルに従い、バスアクセス（リード）
要求信号Ｆ６１１に対する許可信号を出力することを次
の状態遷移先と判断した場合、この要求信号がリードア
クセス信号であるため、リード−リードアクセスウェイ
ト信号６１５または、ライトアクセスウェイト信号６１
７のどちらか一方の有効信号を使用し、シーケンサ内部
でバス使用許可信号を出力するタイミングを決定する。
ここで、リード−リードアクセスウェイト信号６１５が
有効である場合、リード−リードアクセスウェイト信号
６１５が無効になるまでリード−リードアクセスウェイ
トウェイト状態に留まる。その後、リード−リードアク
セスウェイト信号６１５が無効になると、バスアクセス
（リード）許可信号出力状態に遷移する。この状態を、
ラッチ６５１を介して状態デコーダ６５３に入力し、デ
コード結果としてバスアクセス（リード）許可信号Ｆ６
１２を出力する。また、このバスアクセス（リード）許
可信号Ｆ６１２をアクセス状態信号生成部６５４に入力
し、このアクセスがリードアクセスであることを通知す
るリードアクセス信号を出力する。

【００３３】上記のような手順で、バス調停回路６００
はバス使用要求に対してバス調停を行う。

【００３４】次に、図３において、バス調停回路６００
の状態遷移図を示す。図３では、バス使用要求がリード
アクセスかライトアクセスかの違いによる遷移を示す。
実際には、各回路のバス使用要求毎に状態遷移がある。

【００３５】次に、図４において、バス調停回路６００
の全体のフローチャートを示す。

【００３６】まず、バス調停回路に入力される複数のバ
ス使用要求信号の中から、次にバス使用を許可すべきア
クセスがリードアクセスかライトアクセスかを判断す
る。ここで、次のアクセスがリードアクセスであればリ
ードアクセスウェイトに進み、ライトアクセスであれば
ライトアクセスウェイトに進む。このウェイトが終わる
と、メモリアクセス実行に進む。メモリアクセス実行が
終了すると、再び次のメモリアクセスを開始する。バス
調停回路は、以上の流れを繰り返し実行する。

【００３７】次に、リードアクセスを行う場合に発生す
るウェイト動作の流れについて説明するために、図４に
示されるリードアクセスウェイトのフローチャートを図
５に示す。

【００３８】まず、図４のフローにおいて、リードアク
セスと判断した場合、メモリインターフェイス回路から
出力されるリード−リードアクセスウェイト信号が
“１”か、または、ライトアクセスウェイト信号が
“１”かどうかを判断する。ここで、リード−リードア
クセスウェイト信号が“１”の場合は、リード−リード
アクセスウェイト信号が“０”になるまで待つ。リード
−リードアクセスウェイト信号が“０”になったら、メ
モリアクセス実行に進む。また、ライトアクセスウェイ
ト信号が“１”の場合は、ライトアクセスウェイト信号
が“０”になるまで待つ。ライトアクセスウェイト信号
が“０”になったら、メモリアクセス実行に進む。以上
がリードアクセス時に発生するウェイト処理である。

【００３９】次に、ライトアクセスを行う場合に発生す
るウェイト動作の流れについて説明するために、図４に
示されるライトアクセスウェイトのフローチャートを図
６に示す。

【００４０】まず、図４のフローにおいて、ライトアク
セスと判断した場合、メモリインターフェイス回路から
出力されるリード−ライトアクセスウェイト信号が
“１”か、または、ライトアクセスウェイト信号が
“１”かどうかを判断する。ここで、リード−ライトア
クセスウェイト信号が“１”の場合は、リード−ライト
アクセスウェイト信号が“０”になるまで待つ。リード
−ライトアクセスウェイト信号が“０”になったら、メ
モリアクセス実行に進む。また、ライトアクセスウェイ
ト信号が“１”の場合は、ライトアクセスウェイト信号
が“０”になるまで待つ。ライトアクセスウェイト信号
が“０”になったら、メモリアクセス実行に進む。以上
がライトアクセス時に発生するウェイト処理である。

【００４１】次に、図７において、図４に示されるメモ
リアクセス実行のフローチャートを示す。

【００４２】図４において、各アクセスに対するウェイ
ト処理を経た後、そのアクセスが図１に示されるバスア
クセス（リード）要求信号Ａ，バスアクセス（ライト）
要求信号Ｂ，バスアクセス（リード）要求信号Ｃ，バス
アクセス（ライト）要求信号Ｄ，バスアクセス（ライ
ト）要求信号Ｅ，バスアクセス（リード）要求信号Ｆの
中の、どの要求なのかを判断する。

【００４３】ここで、バスアクセス（リード）要求信号
Ａが“１”である場合、バスアクセス(リード)許可信号
Ａを“１”にし、これを受けてリードアクセス信号を
“１”にする。その後、バスアクセス（リード）要求信
号Ａが“０”かどうかを判断し、“０”になるまでバス
アクセス（リード）許可信号Ａを“１”にしておく。バ
スアクセス（リード）要求信号Ａが“０”になると、バ
スアクセス（リード）許可信号Ａを“０”にし、これを
受けてリードアクセス信号を“０”にする。

【００４４】次に、バスアクセス（ライト）要求信号Ｂ
が“１”である場合、バスアクセス（ライト）許可信号
Ｂを“１”にし、これを受けてライトアクセス信号を
“１”にする。その後、バスアクセス（ライト）要求信
号Ｂが“０”かどうかを判断し、“０”になるまでバス
アクセス（ライト）許可信号Ｂを“１”にしておく。バ
スアクセス（ライト）要求信号Ｂが“０”になると、バ
スアクセス（ライト）許可信号Ｂを“０”にし、これを
受けてライトアクセス信号を“０”にする。

【００４５】次に、バスアクセス（リード）要求信号Ｃ
が“１”である場合、バスアクセス（リード）許可信号
Ｃを“１”にし、これを受けてリードアクセス信号を
“１”にする。その後、バスアクセス（リード）要求信
号Ｃが“０”かどうかを判断し、“０”になるまでバス
アクセス（リード）許可信号Ｃを“１”にしておく。バ
スアクセス（リード）要求信号Ｃが“０”になると、バ
スアクセス（リード）許可信号Ｃを“０”にし、これを
受けてリードアクセス信号を“０”にする。

【００４６】次に、バスアクセス（ライト）要求信号Ｄ
が“１”である場合、バスアクセス（ライト）許可信号
Ｄを“１”にし、これを受けてライトアクセス信号を
“１”にする。その後、バスアクセス（ライト）要求信
号Ｄが“０”かどうかを判断し、“０”になるまでバス
アクセス（ライト）許可信号Ｄを“１”にしておく。バ
スアクセス（ライト）要求信号Ｄが“０”になると、バ
スアクセス（ライト）許可信号Ｄを“０”にし、これを
受けてライトアクセス信号を“０”にする。

【００４７】次に、バスアクセス（ライト）要求信号Ｅ
が“１”である場合、バスアクセス（ライト）許可信号
Ｅを“１”にし、これを受けてライトアクセス信号を
“１”にする。その後、バスアクセス（ライト）要求信
号Ｅが“０”かどうかを判断し、“０”になるまでバス
アクセス（ライト）許可信号Ｅを“１”にしておく。バ
スアクセス（ライト）要求信号Ｅが“０”になると、バ
スアクセス（ライト）許可信号Ｅを“０”にし、これを
受けてライトアクセス信号を“０”にする。

【００４８】次に、バスアクセス（リード）要求信号Ｆ
が“１”である場合、バスアクセス（リード）許可信号
Ｆを“１”にし、これを受けてリードアクセス信号を
“１”にする。その後、バスアクセス（リード）要求信
号Ｆが“０”かどうかを判断し、“０”になるまでバス
アクセス（リード）許可信号Ｆを“１”にしておく。バ
スアクセス（リード）要求信号Ｆが“０”になると、バ
スアクセス（リード）許可信号Ｆを“０”にし、これを
受けてリードアクセス信号を“０”にする。

【００４９】以上のような流れでメモリアクセスを実行
する。

【００５０】次に、図８において、リードアクセス後に
リードアクセスを行う場合のタイムチャートを示す。

【００５１】ここでは、はじめにバスアクセス（リー
ド）要求信号Ｆが“１”で、他のバス使用要求信号やウ
ェイト信号がない場合について説明する。まず、バス調
停回路は他のバス使用要求信号やウェイト信号がないの
で、第１のアクセスであるバスアクセス（リード）要求
信号Ｆに対してバスアクセス（リード）許可信号Ｆを出
力する。これを受けてリードアクセス信号を“１”にす
る。メモリインターフェイス回路は、このリードアクセ
ス信号を受けて、リード−リードアクセスウェイト信号
とリード−ライトアクセスウェイト信号を同時に“１”
にし、次のアクセスに対するウェイト信号を有効にす
る。また、バスアクセス（リード）要求信号Ｆの出力元
である、表示コントローラはアドレス更新許可信号Ｆに
従ってアドレスを更新し、必要なアドレスまで更新する
とバスアクセス（リード）要求信号Ｆを“０”にする。
これを受けて、バス調停回路はバスアクセス（リード）
許可信号Ｆを“０”にすると同時にリードアクセス信号
も“０”にする。表示コントローラはリードデータ有効
信号Ｆに従って有効なデータを取り込む。上記アクセス
の途中で、第２のアクセスであるバスアクセス（リー
ド）要求信号Ｃが“１”になった場合、バス調停回路は
第１のアクセス要求が終了する、つまり、バスアクセス
（リード）要求信号Ｆが“０”になるまでバスアクセス
（リード）要求信号Ｃに対するバスの調停は行わない。
第１のアクセスであるバスアクセス(リード)要求信号Ｆ
が“０”になってから、第２のアクセスであるバスアク
セス(リード)要求信号Ｃの調停に移る。ここで、第２の
アクセスはリードアクセスであるので、バス調停回路は
リード−リードアクセスウェイト信号が“０”かどうか
を判断する。第１のアクセスが終了した時点では、リー
ド−リードアクセスウェイト信号はまだ“１”であるの
でウェイト状態で待機する。その後、リード−リードア
クセスウェイト信号が“０”になったのを受けて、バス
アクセス（リード）許可信号Ｃを出力する。以降、アド
レス更新許可信号Ｃに従って必要なアドレスまで更新
し、データをリードする。

【００５２】以上が、リードアクセス後にリードアクセ
スを行う場合のバス調停のシーケンスである。

【００５３】次に、図９において、リードアクセス後に
ライトアクセスを行う場合のタイムチャートを示す。

【００５４】ここでは、はじめにバスアクセス（リー
ド）要求信号Ｆが“１”で、他のバス使用要求信号やウ
ェイト信号がない場合について説明する。まず、バス調
停回路は他のバス使用要求信号やウェイト信号がないの
で、第１のアクセスであるバスアクセス（リード）要求
信号Ｆに対してバスアクセス（リード）許可信号Ｆを出
力する。これを受けてリードアクセス信号を“１”にす
る。メモリインターフェイス回路は、このリードアクセ
ス信号を受けて、リード−リードアクセスウェイト信号
とリード−ライトアクセスウェイト信号を同時に“１”
にし、次のアクセスに対するウェイト信号を有効にす
る。また、バスアクセス（リード）要求信号Ｆの出力元
である、表示コントローラはアドレス更新許可信号Ｆに
従ってアドレスを更新し、必要なアドレスまで更新する
とバスアクセス（リード）要求信号Ｆを“０”にする。
これを受けて、バス調停回路はバスアクセス（リード）
許可信号Ｆを“０”にすると同時にリードアクセス信号
も“０”にする。表示コントローラはリードデータ有効
信号Ｆに従って有効なデータを取り込む。上記アクセス
の途中で、第２のアクセスであるバスアクセス（ライ
ト）要求信号Ｄが“１”になった場合、バス調停回路は
第１のアクセス要求が終了する、つまり、バスアクセス
（リード）要求信号Ｆが“０”になるまでバスアクセス
（ライト）要求信号Ｄに対するバスの調停は行わない。
第１のアクセスであるバスアクセス(リード)要求信号Ｆ
が“０”になってから、第２のアクセスであるバスアク
セス(ライト)要求信号Ｄの調停に移る。ここで、第２の
アクセスはライトアクセスであるので、バス調停回路は
リード−ライトアクセスウェイト信号が“０”かどうか
を判断する。第１のアクセスが終了した時点では、リー
ド−ライトアクセスウェイト信号はまだ“１”であるの
でウェイト状態で待機する。その後、リード−ライトア
クセスウェイト信号が“０”になったのを受けて、バス
アクセス（ライト）許可信号Ｄを出力する。以降、アド
レス更新許可信号Ｄに従って必要なアドレスまで更新
し、データをライトする。

【００５５】以上が、リードアクセス後にライトアクセ
スを行う場合のバス調停のシーケンスである。

【００５６】次に、図１０において、ライトアクセス後
にリードアクセスを行う場合のタイムチャートを示す。

【００５７】ここでは、はじめにバスアクセス（ライ
ト）要求信号Ｅが“１”で、他のバス使用要求信号やウ
ェイト信号がない場合について説明する。まず、バス調
停回路は他のバス使用要求信号やウェイト信号がないの
で、第１のアクセスであるバスアクセス（ライト）要求
信号Ｅに対してバスアクセス（ライト）許可信号Ｅを出
力する。これを受けてライトアクセス信号を“１”にす
る。メモリインターフェイス回路は、このライトアクセ
ス信号を受けて、ライトアクセスウェイト信号を“１”
にし、次のアクセスに対するウェイト信号を有効にす
る。また、バスアクセス（ライト）要求信号Ｅの出力元
である、ビデオインターフェイス回路はアドレス更新許
可信号Ｅに従ってアドレスを更新し、必要なアドレスま
で更新するとバスアクセス（ライト）要求信号Ｅを
“０”にする。これを受けて、バス調停回路はバスアク
セス（ライト）許可信号Ｅを“０”にすると同時にライ
トアクセス信号も“０”にする。上記アクセスの途中
で、第２のアクセスであるバスアクセス（リード）要求
信号Ｆが“１”になった場合、バス調停回路は第１のア
クセス要求が終了する、つまり、バスアクセス（ライ
ト）要求信号Ｅが“０”になるまでバスアクセス（リー
ド）要求信号Ｆに対するバスの調停は行わない。第１の
アクセスであるバスアクセス（ライト）要求信号Ｅが
“０”になってから、第２のアクセスであるバスアクセ
ス（リード）要求信号Ｆの調停に移る。ここで、第１の
アクセスがライトアクセスであるので、バス調停回路は
ライトアクセスウェイト信号が“０”かどうかを判断す
る。第１のアクセスが終了した時点では、ライトアクセ
スウェイト信号はまだ“１”であるのでウェイト状態で
待機する。その後、ライトアクセスウェイト信号が
“０”になったのを受けて、バスアクセス（リード）許
可信号Ｆを出力する。以降、アドレス更新許可信号Ｆに
従って必要なアドレスまで更新し、データをリードす
る。

【００５８】以上が、ライトアクセス後にリードアクセ
スを行う場合のバス調停のシーケンスである。

【００５９】次に、図１１において、ライトアクセス後
にライトアクセスを行う場合のタイムチャートを示す。

【００６０】ここでは、はじめにバスアクセス（ライ
ト）要求信号Ｅが“１”で、他のバス使用要求信号やウ
ェイト信号がない場合について説明する。まず、バス調
停回路は他のバス使用要求信号やウェイト信号がないの
で、第１のアクセスであるバスアクセス（ライト）要求
信号Ｅに対してバスアクセス（ライト）許可信号Ｅを出
力する。これを受けてライトアクセス信号を“１”にす
る。メモリインターフェイス回路は、このライトアクセ
ス信号を受けて、ライトアクセスウェイト信号を“１”
にし、次のアクセスに対するウェイト信号を有効にす
る。また、バスアクセス（ライト）要求信号Ｅの出力元
である、ビデオインターフェイス回路はアドレス更新許
可信号Ｅに従ってアドレスを更新し、必要なアドレスま
で更新するとバスアクセス（ライト）要求信号Ｅを
“０”にする。これを受けて、バス調停回路はバスアク
セス（ライト）許可信号Ｅを“０”にすると同時にライ
トアクセス信号も“０”にする。上記アクセスの途中
で、第２のアクセスであるバスアクセス（ライト）要求
信号Ｄが“１”になった場合、バス調停回路は第１のア
クセス要求が終了する、つまり、バスアクセス（ライ
ト）要求信号Ｅが“０”になるまでバスアクセス（ライ
ト）要求信号Ｄに対するバスの調停は行わない。第１の
アクセスであるバスアクセス（ライト）要求信号Ｅが
“０”になってから、第２のアクセスであるバスアクセ
ス（ライト）要求信号Ｄの調停に移る。ここで、第１の
アクセスがライトアクセスであるので、バス調停回路は
ライトアクセスウェイト信号が“０”かどうかを判断す
る。第１のアクセスが終了した時点では、ライトアクセ
スウェイト信号はまだ“１”であるのでウェイト状態で
待機する。その後、ライトアクセスウェイト信号が
“０”になったのを受けて、バスアクセス（ライト）許
可信号Ｄを出力する。以降、アドレス更新許可信号Ｄに
従って必要なアドレスまで更新し、データをライトす
る。

【００６１】以上が、ライトアクセス後にライトアクセ
スを行う場合のバス調停のシーケンスである。

【００６２】次に、レイテンシの異なるメモリに対する
アクセスについて説明する。

【００６３】図１において、ＣＰＵ１００からＣＰＵイ
ンターフェイス回路７００を介し、メモリモードレジス
タ１２００内にあるＭＡＴ(Memory Access Timing)１２
１０に任意の値を設定することで、メモリインターフェ
イス回路１３００はMAT1210の情報をもとに、予め定め
られたレイテンシに従ってメモリ２００にアクセスする
ことにより、レイテンシの異なる種々のメモリに対応す
ることが可能となる。具体的には、メモリコントローラ
が前に説明したＲＡＳ−ＣＡＳレイテンシ，ＣＡＳレイ
テンシ，プリチャージレイテンシ等、メモリの種類によ
って異なる各レイテンシに対応できるように、使用する
メモリに合った各レイテンシを任意に設定できるように
したものである。

【００６４】また、ＭＡＴ１２１０の設定を変えた場合
においても、上記で説明したシーケンスでバスの調停を
行うことができ、バスを効率的に使用することが可能で
ある。

【００６５】

【発明の効果】本発明によれば、メモリへアクセスする
場合、現在行っているアクセスに必要なアドレスをアド
レスバスに出力し終わった時点で、データバスが衝突し
ない場合には、次のアクセスに必要なアドレスをアドレ
スバスに出力することにより、効率の良いバス調停を実
現でき、装置全体の処理性能の向上を実現することがで
きる。

【図面の簡単な説明】

【図１】データ処理装置のシステム構成例を示す。

【図２】バス調停回路６００のブロック図を示す。

【図３】バス調停回路６００の状態遷移図を示す。

【図４】バス調停回路６００の全体のフローチャートを
示す。

【図５】リードアクセスウェイトのフローチャートを示
す。

【図６】ライトアクセスウェイトのフローチャートを示
す。

【図７】メモリアクセス実行のフローチャートを示す。

【図８】リードアクセス後にリードアクセスを行う場合
のタイムチャートを示す。

【図９】リードアクセス後にライトアクセスを行う場合
のタイムチャートを示す。

【図１０】ライトアクセス後にリードアクセスを行う場
合のタイムチャートを示す。

【図１１】ライトアクセス後にライトアクセスを行う場
合のタイムチャートを示す。

【符号の説明】

１００…ＣＰＵ、１１０…キャッシュ、１２０…ＣＰＵ
バス、２００…メモリ、２１０…主記憶、２２０…フレ
ームバッファ、２５０…メモリバス、２６０…内部バ
ス、３００…ＣＲＴ、４００…外部ビデオ、５００…メ
モリコントローラ、６００…バス調停回路、６０１…バ
スアクセス（リード）要求信号Ａ、６０２…バスアクセ
ス（リード）許可信号Ａ、６０３…バスアクセス（ライ
ト）要求信号Ｂ、６０４…バスアクセス（ライト）許可
信号Ｂ、６０５…バスアクセス（リード）要求信号Ｃ、
６０６…バスアクセス（リード）許可信号Ｃ、６０７…
バスアクセス（ライト）要求信号Ｄ、６０８…バスアク
セス（ライト）許可信号Ｄ、６０９…バスアクセス（ラ
イト）要求信号Ｅ、６１０…バスアクセス（ライト）許
可信号Ｅ、６１１…バスアクセス（リード）要求信号
Ｆ、６１２…バスアクセス(リード)許可信号Ｆ、６１３
…リードアクセス信号、６１４…ライトアクセス信号、
６１５…リード−リードアクセスウェイト信号、６１６
…リード−ライトアクセスウェイト信号、６１７…ライ
トアクセスウェイト信号、７００…ＣＰＵインターフェ
イス回路、７０１…アドレス更新許可信号Ａ、７０２…
アドレス更新許可信号Ｂ、７０３…リードデータ有効信
号Ａ、８００…描画プロセッサ、８０１…アドレス更新
許可信号Ｃ、８０２…アドレス更新許可信号Ｄ、８０３
…リードデータ有効信号Ｃ、９００…ビデオインターフ
ェイス回路、９０１…アドレス更新許可信号Ｅ、１００
０…表示コントローラ、１００２…リードデータ有効信
号Ｆ、１１００…ＤＡＣ、１２００…メモリモードレジ
スタ、１２１０…ＭＡＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 茂 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 中塚 康弘 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 山岸 一繁 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5B060 CA05 CC09 5C082 AA36 AA37 BA12 BA41 BB13 BB15 CA55 CB01 DA54 DA55 DA87 EA12 MM02

Claims (4)

【特許請求の範囲】
1. 【請求項１】ＣＰＵと、 少なくとも上記ＣＰＵが実行するプログラムと表示する
   ための表示データとを記憶するメモリと、 表示するために上記メモリから表示データを読み出す表
   示制御装置を有し、上記表示制御装置及び上記ＣＰＵの
   上記メモリへのアクセスを制御するメモリコントローラ
   とを有するデータ処理装置であって、 上記メモリコントローラは上記メモリからデータを読み
   出している間にメモリから次のデータを読み出すための
   アドレスを上記メモリへ出力するデータ処理装置。
2. 【請求項２】ＣＰＵと、 少なくとも上記ＣＰＵが実行するプログラムと表示する
   ための表示データとを記憶するメモリと、 表示するために上記メモリから表示データを読み出す表
   示制御装置を有し、上記表示制御装置及び上記ＣＰＵの
   上記メモリへのアクセスを制御するメモリコントローラ
   とを有するデータ処理装置であって、 上記メモリコントローラは上記メモリへのアクセスのタ
   イミングを設定するためのレジスタを有し、上記レジス
   タに設定された値に基づいてアクセスを行うデータ処理
   装置。
3. 【請求項３】ＣＰＵと、 少なくとも上記ＣＰＵが実行するプログラムと表示する
   ための表示データとを記憶するメモリと、 上記表示データを表示する表示装置と、 上記表示装置に表示データを表示するために上記メモリ
   から表示データを読み出す表示制御装置を有し、上記表
   示制御装置及び上記ＣＰＵの上記メモリへのアクセスを
   制御するメモリコントローラとを有するデータ処理シス
   テムであって、 上記メモリコントローラは上記メモリからデータを読み
   出している間にメモリから次のデータを読み出すための
   アドレスを上記メモリへ出力するデータ処理システム。
4. 【請求項４】ＣＰＵと、 少なくとも上記ＣＰＵが実行するプログラムと表示する
   ための表示データとを記憶するメモリと、 上記表示データを表示する表示装置と、 上記表示装置に表示データを表示するために上記メモリ
   から表示データを読み出す表示制御装置を有し、上記表
   示制御装置及び上記ＣＰＵの上記メモリへのアクセスを
   制御するメモリコントローラとを有するデータ処理装置
   であって、 上記メモリコントローラは上記メモリへのアクセスのタ
   イミングを設定するためのレジスタを有し、上記レジス
   タに設定された値に基づいてアクセスを行うデータ処理
   装置。