JPH07311730A

JPH07311730A - メモリ制御方法及び装置

Info

Publication number: JPH07311730A
Application number: JP10578294A
Authority: JP
Inventors: Katsuhiko Nagasaki; 克彦長崎; Kazuhiro Matsubayashi; 一弘松林; Kazutoshi Shimada; 和俊島田; Eisaku Tatsumi; 栄作巽; Shigeki Mori; 重樹森; Ryoji Fukuda; 亮治福田; Takashi Harada; 隆史原田; Shinichi Sunakawa; 伸一砂川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-05-19
Filing date: 1994-05-19
Publication date: 1995-11-28

Abstract

(57)【要約】（修正有）【目的】同期式ＤＲＡＭを複数のプロセッサの共有メ
モリとして用い、プロセッサをウエイトさせることなく
メモリをアクセスできるようにして、プロセッサのスル
ープットを向上させる。【構成】同期式ＤＲＡＭ１０５を共有するＣＰＵ１０
１とＤＳＰ１０２と、同期式ＤＲＡＭ１０５に第１の周
波数のクロックＣを供給し、クロックＣの周波数の１／
２倍の第２の周波数で、位相を第２の周波数の一周期ず
つ互いにずらしたクロックＡ，Ｂを、ＣＰＵ１０１とＤ
ＳＰ１０２に供給するクロックモジュール１０３と、Ｃ
ＰＵ１０１とＤＳＰ１０２より同期式ＤＲＡＭ１０５へ
のアクセスコマンドを入力し、第１の周波数のクロック
Ｃに同期して同期式ＤＲＡＭ１０５のアドレス信号及び
制御信号を出力し、アドレス信号及び制御信号に基づい
て同期式ＤＲＡＭ１０５をアクセスして同期式ＤＲＡＭ
とＮ個のプロセッサとの間でデータ転送を行うＤＲＡＭ
コントローラ１０４とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のプロセッサにより
共有されているメモリをアクセスするメモリ制御方法及
び装置に関するものである。

【０００２】

【従来の技術】半導体技術等の進歩に伴って、コンピュ
ータの処理速度は高速化の一途をたどっているが、この
ような高速化を実現する一手段として、マイクロコンピ
ュータ等のＣＰＵの駆動周波数を高めて処理速度を早め
ることが行われている。この駆動周波数を高めることは
最も一般的に行われており、特にＣＰＵのなかには、ク
ロックの周波数が１００ＭＨｚ以上で動作するものも製
作されている。

【０００３】一方、メモリに関しては、動作可能な周波
数の上限はＣＰＵほど高速化されていないため、ＣＰＵ
がメモリの内容をリードあるいはライトしようとする場
合には、メモリのアクセス速度に合わせるためにＣＰＵ
の処理が待たされる（ウエイトが入る）ことになる。こ
のため、動作クロックの周波数を高めてＣＰＵによる処
理を高速化しても、システム全体の処理速度をそのＣＰ
Ｕの処理速度に比例して高めることができなかった。そ
こで、メモリの内容を先読みして、メモリの速度に合わ
せるためのウエイト時間を少なくする、一種のバッファ
として、キャッシュメモリ構造が提案されている。

【０００４】さらに近年、キャッシュメモリ用に、クロ
ックに同期させてデータのリード／ライトを行う同期式
のＤＲＡＭ（ダイナミックＲＡＭ）が開発され、ＣＰＵ
のクロックに同期させて、キャッシュされている内容を
リード／ライトすることで高速化を図る技術が提案され
ている。

【０００５】

【発明が解決しようとする課題】しかしながら上述した
同期式ＤＲＡＭは、ＣＰＵの動作クロックと同期を取る
ことにより高速にデータのリード／ライトを行っている
ため、キャッシュ以外の使用法は考えられていない。従
って、このようなメモリを用いたとしても、一般的なメ
モリの使用方法に対しては、十分な高速化の対策がたら
れていないため、このようなＤＲＡＭを用いた複数のプ
ロセッサから成るシステムにおけるスループットの向上
は未解決となっていた。

【０００６】本発明は上記従来例に鑑みてなされたもの
で、同期式ＤＲＡＭを複数のプロセッサの共有メモリと
して用い、プロセッサをウエイトさせることなくメモリ
をアクセスできるようにして、プロセッサのスループッ
トを向上させたメモリ制御方法及び装置を提供すること
を目的とする。

【０００７】また本発明の他の目的は、複数のプロセッ
サでＤＲＡＭを共有できるようにして、装置全体を小型
にするメモリ制御方法及び装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明のメモリ制御方法は以下のような工程を備え
る。即ち、Ｎ（Ｎ＞１）個のプロセッサにより同期式Ｄ
ＲＡＭを共有してアクセスするメモリ制御方法であっ
て、前記同期式ＤＲＡＭに第１の周波数のクロックを供
給する工程と、前記Ｎ個のプロセッサのそれぞれに前記
第１の周波数の１／Ｎ倍の第２の周波数で、各プロセッ
サ毎に位相を前記第２の周波数の一周期ずつずらしたク
ロックのそれぞれを供給する工程と、前記Ｎ個のプロセ
ッサのいずれかより前記同期式ＤＲＡＭへのアクセスコ
マンドを入力する工程と、前記アクセスコマンドに対応
する前記同期式ＤＲＡＭのアドレス信号を及び制御信号
を出力する工程と、前記アドレス信号及び制御信号に基
づいて前記同期式ＤＲＡＭをアクセスして前記アクセス
コマンドを発行したプロセッサと前記同期式ＤＲＡＭと
の間でデータを転送する工程とを有する。

【０００９】上記目的を達成するために本発明のメモリ
制御装置は以下のような構成を備える。即ち、同期式Ｄ
ＲＡＭを共有するＮ（Ｎ＞１）個のプロセッサと、前記
同期式ＤＲＡＭに第１の周波数のクロックを供給し、前
記第１の周波数の１／Ｎ倍の第２の周波数で、位相を前
記第２の周波数の一周期ずつ互いにずらしたクロック信
号のそれぞれを前記Ｎ個のプロセッサのそれぞれに供給
するクロック発生手段と、前記Ｎ個のプロセッサのそれ
ぞれより前記同期式ＤＲＡＭへのアクセスコマンドを入
力し、前記第１の周波数のクロックに同期して前記同期
式ＤＲＡＭのアドレス信号及び制御信号を出力する制御
手段と、前記アドレス信号及び制御信号に基づいて前記
同期式ＤＲＡＭをアクセスして前記同期式ＤＲＡＭと前
記Ｎ個のプロセッサの各プロセッサとの間でデータ転送
を行うデータ転送手段とを有する。

【００１０】

【作用】以上の構成において、同期式ＤＲＡＭに第１の
周波数のクロックを供給し、Ｎ個のプロセッサのそれぞ
れに前記第１の周波数の１／Ｎ倍の第２の周波数で、各
プロセッサ毎に位相を前記第２の周波数の一周期ずつず
らしたクロックのそれぞれを供給する。これらＮ個のプ
ロセッサのいずれかより前記同期式ＤＲＡＭへのアクセ
スコマンドを入力すると、そのアクセスコマンドに対応
する同期式ＤＲＡＭのアドレス信号を及び制御信号を出
力し、そのアドレス信号及び制御信号に基づいて、同期
式ＤＲＡＭをアクセスして、そのアクセスコマンドを発
行したプロセッサと同期式ＤＲＡＭとの間でデータを転
送するように動作する。

【００１１】

【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。

【００１２】［第１実施例］図１は本実施例の情報処理
装置の概略構成を示すブロック図である。

【００１３】図１において、１０１はＣＰＵであり、ク
ロックモジュール１０３より出力されるクロック信号
（クロックＡ）を入力して動作し、ＲＯＭ１０６からの
プログラムデータや各種データを読み出して装置全体を
制御している。またＣＰＵ１０１は、キーボード・コン
トローラ１０７を介してキーボード１０９から入力され
るデータを処理するとともに、ディスプレイ・コントロ
ーラ１０８を制御して表示用ＲＡＭ（ＶＲＡＭ）１１４
へデータ書き込んだり、或は表示用ＲＡＭ１１４の内容
を表示ディスプレイ１１０へ表示するように制御してい
る。更に、ＣＰＵ１０１は、ＤＲＡＭコントローラ１０
４を制御し、同期式ＤＲＡＭ１０５との間でのデータの
やり取りを行うとともに、ＤＳＰ（デジタル信号処理装
置：Digital Signal Processor）１０２の制御も行って
いる。

【００１４】ＤＳＰ１０２には、クロックモジュール１
０３よりクロック信号（クロックＢ）が供給され、例え
ばＣＤなどのディジタル・オーディオソース１１１から
ディジタル音声信号を入力して演算処理等を行い、Ｄ／
Ａコンバータ１１２へ処理済ディジタル音声信号を送出
している。こうして送出された音声信号は、Ｄ／Ａコン
バータ１１２によりアナログ信号に変換され、スピーカ
１１３により音声（可聴音）として出力される。また、
ＤＳＰ１０２はＤＲＡＭコントローラ１０４を制御し
て、同期式ＤＲＡＭ１０５との間でデータのやり取りを
行っている。

【００１５】ＤＲＡＭコントローラ１０４は、ＣＰＵ１
０１及びＤＳＰ１０２からの同期式ＤＲＡＭ１０５への
アクセス要求を入力し、クロックモジュール１０３から
のクロック信号により、どちらからの信号を同期式ＤＲ
ＡＭ１０５へ転送するかを選択するアービタとしての役
割を果たす。また同期式ＤＲＡＭ１０５は、クロックモ
ジュール１０３よりクロックＣの供給を受けて動作して
いる。

【００１６】ここで、クロックモジュール１０３より供
給される３種類のクロックＡ，Ｂ，Ｃの各周波数ｆａ，
ｆｂ，ｆｃの関係は、以下の式に従うものとする。

【００１７】２ｆａ＝２ｆｂ＝ｆｃ（１）ここで、クロックＣの周期は、ＤＲＡＭ１０５が２つの
プロセッサ（ＣＰＵ１０１とＤＳＰ１０２）で共有され
ているため、クロックｆa，ｆbの周波数の２倍の周波数
となっており、クロックＡとクロックＢは、図２に示す
ように、クロックＡ（クロックＢ）の一周期分だけ位相
がずれている。

【００１８】これらクロックＡ，Ｂ，Ｃの関係を図２に
示す。

【００１９】ここで同期式ＤＲＡＭ１０５の動作タイミ
ングについて詳しく述べる。この同期式ＤＲＡＭ１０５
の特徴としては、クロック入力端子を持ち、入力される
クロックＣに同期して、コマンドの入力やデータのリー
ド／ライトなどを行う構成となっていること、内部がパ
イプライン構成となっていることなどが挙げられる。そ
の結果、従来のＤＲＡＭより高速化が可能となってい
る。

【００２０】図３に、このＤＲＡＭ１０５の動作タイミ
ングチャートの一例を示す。ここでＣＬＯＣＫはクロッ
クＣに該当し、ＣＫＥはクロックイネーブル信号、ＣＳ
はチップセレクト信号、ＲＡＳはロウアドレス・ストロ
ーブ、ＣＡＳはカラムアドレス・ストローブ、ＷＥはラ
イトイネーブル信号、Ａ１１〜Ａ０はアドレス信号、Ｄ
７〜０はデータ（Ｄａｔａ）の各信号を示す。またこの
ＤＲＡＭ１０５には、ＣＫＥ、ＣＳ、ＲＡＳ、ＣＡＳ、
ＷＥの各信号の組み合わせによりコマンドが入力され
る。

【００２１】図４は、これら信号の組み合わせによるコ
マンド例を説明する図である。また、このＤＲＡＭ１０
５は２バンク構成（バンクＡ，Ｂ）となっており、これ
らバンクの設定はアドレス信号のＡ１１及びＡ１０で行
っている。このバンクの設定は、例えば後述する図６に
示すように、アドレス信号Ａ１１により設定される。こ
うして、例えばＣＰＵ１０１がバンクＡを、ＤＳＰ１０
２がバンクＢを使用するように設定される。

【００２２】図３及び図４より明らかなように、タイミ
ングＴ０では、アクティブ（Ａｃｔｉｖｅ）コマンドの
入力とロウアドレス（ＲＡＳ）の入力を行っている。即
ち、図３のタイミングＴ０では、ＣＫＥ信号がハイレベ
ルでＣＳ信号がロウレベルの状態で、ＲＡＳがロウレベ
ル、ＣＡＳ及びＷＥがともにハイレベルとなって、図４
に示すＡｃｔｉｖｅコマンドが入力されていることが分
かる。またタイミングＴ１では、リード（Ｒｅａｄ）コ
マンドの入力（ＲＡＳとＷＥがハイレベルで、ＣＡＳが
ロウレベル）とカラムアドレス（ＣＡＳ）の入力を行っ
ている。そして、タイミングＴ２からＴ５までにおい
て、データの入出力を行っている。なお、図３の例で
は、バンクはバンクＡを使用している。但し、ここで
は、ＣＡＳＬａｔｅｎｃｙ（ＣＡＳ待ち時間）＝１と
した。

【００２３】ＣＡＳＬａｔｅｎｃｙは、ＣＡＳ信号が
同期式ＤＲＡＭ１０５に入力されてからデータが出力さ
れる（リードの場合）までに要するクロック数を規定す
るもので、図３の例では、ＣＡＳ信号はＴ１で入力され
ているので、データがタイミングＴ２で出力されればＣ
ＡＳＬａｔｅｎｃｙ＝１となり、データがタイミング
Ｔ３で出力されるときは、ＣＡＳＬａｔｅｎｃｙ＝２
となる。このＣＡＳＬａｔｅｎｃｙの値を制御すること
により、同期式ＤＲＡＭ１０５に接続されているデバイ
スの動作に合わせて、ＤらＭ１０５よりデータを入出力
することができる。

【００２４】本実施例のＤＲＡＭコントローラ１０４の
ハードウェア構成の一例を図５に示す。

【００２５】図５において、５０１，５０２のそれぞれ
は、ＣＰＵ１０１，ＤＳＰ１０２のそれぞれよりの同期
式ＤＲＡＭアクセス要求信号とアドレス信号５２０，５
２１とをフェッチするフェッチ部であり、ＣＰＵ１０１
或はＤＳＰ１０２よりのアクセス要求信号を受取ると、
Ａｃｋ信号生成部５０３へ、アクセス要求信号５２２，
５２３のそれぞれを転送する。また、フェッチしたアド
レス信号５２４，５２５のそれぞれを、各ロウ／カラム
アドレス生成部５０４，５０５へ転送する。Ａｃｋ信号
生成部５０３は、フェッチ部５０１或は５０２より受け
取った各アクセス要求信号５２２，５２３に基づいてＡ
ｃｋ信号５２６又はＡｃｋ信号５２７を生成し、それぞ
れＣＰＵ１０１或はＤＳＰ１０２へ送る。

【００２６】制御信号生成部５０６は、例えば図４に示
すコマンドを作成しており、クロックモジュール１０３
からのクロック信号５２８と、Ａｃｋ信号生成部５０３
からのＡｃｋ信号（制御信号生成用信号）５２９を受け
て、同期式ＤＲＡＭ１０５へ制御信号５３０を生成・転
送し、ＣＰＵ１０１或はＤＳＰ１０２からのアドレス信
号（ロウ／カラムアドレス生成部５０４，５０５よりの
信号）を選択してＤＲＡＭ１０５にアドレス信号５３４
を出力するように、マルチプレクサ５０７へ選択信号５
３１を出力している。更には、ＣＰＵ１０１とＤＳＰ１
０２との間でのデータ転送方向を制御するトランシーバ
５０８，５０９のそれぞれに対して、各方向制御信号５
３２，５３３を転送している。

【００２７】次にＤＲＡＭコントローラ１０４の動作タ
イミングを、図６に示したタイミングチャートに基づい
て述べる。ＣＰＵ１０１とＤＳＰ１０２は４相クロック
（４個のクロック（Ｔ０〜Ｔ３）で一動作を実行する）
で動作しているとする。いま、ＣＰＵ１０１とＤＳＰ１
０２から、同期式ＤＲＡＭ１０５に対してデータの読出
し（リード）要求が出力されたとする。これに対してＤ
ＲＡＭコントローラ１０４は、ＣＰＵ１０１とＤＳＰ１
０２のそれぞれに対してタイミングＴ１，Ｔ３でＡｃｋ
信号を返す。そして、ＣＰＵ１よりのアドレス信号５２
４をタイミングＴ１で，タイミングＴ２でロウアドレス
Ｒａ、カラムアドレスＣａに分割して同期式ＤＲＡＭ１
０５へ出力する。また、ＤＳＰ１０２よりのアドレス信
号は、タイミングＴ３，Ｔ４において、ＣＰＵ１０１よ
りのアドレス信号と同様に、Ｒｂ，Ｃｂとして同期式Ｄ
ＲＡＭ１０５へ出力する。更に、ＤＲＡＭコントローラ
１０４は同期式ＤＲＡＭ１０５の制御信号５３０も出力
する。尚、図６のクロック信号５２８の周波数はクロッ
クＣの周波数と同じであり、制御信号５３０は制御信号
生成部５０６より出力される。このクロック信号５２８
はＣＰＵ１０１及びＤＳＰ１０２の動作クロックの周波
数の２倍であるため、ＣＰＵ１０１，ＤＳＰ１０２は、
Ｔ０〜Ｔ７で一動作を完了する。

【００２８】以下、この制御信号５３０に基づいた各相
における同期式ＤＲＡＭ１０５の動作について述べる。

【００２９】タイミングＴ１では、ＣＰＵ１０１よりの
ロウアドレスＲａを読み込み、タイミングＴ２ではＣＰ
Ｕ１０１よりのカラムアドレスＣａの読み込みを行って
いる。またタイミングＴ３では、ＤＳＰ１０２よりのロ
ウアドレスＲｂを読み込み、タイミングＴ４では、ＤＳ
Ｐ１０２よりのカラムアドレスＣｂの読み込みを行って
いる。更にタイミングＴ５では、ロウアドレスＲａ及び
カラムアドレスＣａに応じたデータＤａの出力を行い、
タイミングＴ７ではＲｂ，Ｃｂに応じたデータＤｂの出
力を行っている。ここでは、ＣＡＳＬａｔｅｎｃｙ＝
３としている。このようにＣＡＳＬａｔｅｎｃｙ＝３
とすることにより、データＤａ，ＤｂをＴａ３，Ｔｂ３
の１つ前のクロック（図６のＴ５，Ｔ７）でトランシー
バ５０８，５０９へ出力し、トランシーバ５０８，５０
９からＴａ３，Ｔｂ３においてＣＰＵ１０１，ＤＳＰ１
０２へデータＤａ，Ｄｂを出力する。

【００３０】即ち、ＤＲＡＭコントローラ１０４は、デ
ータＤａ，Ｄｂを各トランシーバ５０８，５０９を通し
て、タイミングＴａ３，Ｔｂ３において、ＣＰＵ１０
１，ＤＳＰ１０２へ出力することで両者のデータ読込み
（リード）が完成する。尚、これらタイミングＴａ３，
Ｔｂ３は、図２に示すクロックＡ（ＣＰＵ１０１の動作
クロック）、クロックＢ（ＤＳＰ１０２の動作クロッ
ク）のタイミングに該当している。

【００３１】以上の様に構成することにより、ＣＰＵ１
０１及びＤＳＰ１０２はともに、同期式ＤＲＡＭ１０５
からウエイトなしにデータを読み込むことができる。本
実施例ではデータの読み込みの場合で説明したが、ＤＲ
ＡＭ１０５へのデータの書込みにおいても同様にして実
現できる。

【００３２】［第２実施例］前述の第１実施例では、Ｃ
ＰＵ１０１とＤＳＰ１０２によりＤＲＡＭ１０５を共有
する構成としたが、図１において表示用ＲＡＭ１１４に
ＤＲＡＭを使用することを考慮して、ＣＰＵ１０１とデ
ィスプレイ・コントローラ１０８でメモリを共有する構
成としてもよい。

【００３３】この第２実施例におけるハードウェア構成
のブロック図を図７に示す。図７において、前述の実施
例と共通する部分は同じ番号で示し、それらの説明を省
略する。ＤＲＡＭコントローラ１０４は前述の実施例と
同様に、ＣＰＵ１０１とディスプレイ・コントローラ１
０８からのアクセス要求に対するアービタの役割を果た
す。その動作については前述実施例とほぼ同様であるの
で、ここでは特に説明しない。

【００３４】この第２実施例においては、ディスプレイ
・コントローラ１０８は同期式ＤＲＡＭ１０５を表示用
メモリとして使用しており、この同期式ＤＲＡＭ１０５
をＣＰＵ１０１と共有している。これにより、同期式Ｄ
ＲＡＭ１０５は、前述の第１実施例の場合よりも、より
頻繁にアクセスされるため、システムのスループットを
より向上できることが期待される。

【００３５】［第３実施例］前述の第１及び第２実施例
では、プロセッサをＣＰＵ１０１とＤＳＰ１０２の２個
使用した例を挙げたが、これを３個以上としてもよい。
第３実施例ではプロセッサを３個使用した例について述
べる。

【００３６】図８に本実施例におけるハードウェア構成
のブロック図を示す。尚、前述の実施例と共通する部分
は同じ番号で示し、それらの説明を省略する。ここでは
３個のＣＰＵ８０１〜８０３を用いた例を挙げている。
クロックモジュール８０３はこれらＣＰＵ８０１〜８０
３及び同期式ＤＲＡＭ１０５、ＤＲＡＭコントローラ１
０４にクロックを供給いている。

【００３７】図９は、クロックモジュール８０４より供
給される４種類のクロック（クロックＤ〜Ｇ）の関係を
示すタイミング図である。ここでは、３個のプロセッサ
がＤＲＡＭ１０５を共有しているので、各クロックの周
波数をそれぞれｆd，ｆe，ｆf，ｆgとすると、ｆd＝３
ｆe＝３ｆf＝３ｆgとなる。また、クロックＦはクロッ
クＥより１周期位相が遅れ、クロックＧは更にクロック
Ｆよりも１周期位相が遅れている。これらクロックＥ，
Ｆ，Ｇのそれぞれに基づいて各ＣＰＵａ８０１，ｂ８０
２，ｃ８０３が動作し、同期式ＤＲＡＭ１０５へアクセ
ス要求を出す。そして、３個のＣＰＵ８０１〜８０３か
らのアクセス要求を受けたＤＲＡＭコントローラ１０４
は、前述の実施例と同様に、アービタの役割を果たして
いる。その動作は第１、第２実施例に準ずるためここで
は述べない。

【００３８】本実施例では、３個のプロセッサによる構
成を示したが、もちろんこれが４個以上の構成も可能で
あることはいうまでもない。

【００３９】尚、本発明は、複数の機器から構成される
システムに適用しても１つの機器から成る装置に適用し
ても良い。また、本発明は、システム或は装置に本発明
を実施するプログラムを供給することによって達成され
る場合にも適用できる。

【００４０】以上説明したように本実施例によれば、従
来よりシステムとしての待ち時間が少なくなりスループ
ットを上げることができる。また、メモリの共有化を行
うため機器の小型化にも効果がある。

【００４１】

【発明の効果】以上説明したように本発明によれば、同
期式ＤＲＡＭを複数のプロセッサの共有メモリとして用
い、プロセッサをウエイトさせることなくメモリをアク
セスできるようにして、プロセッサのスループットを向
上させることができる効果がある。

【００４２】また本発明によれば、複数のプロセッサで
ＤＲＡＭを共有できるようにして、装置全体を小型化で
きる効果がある。

【００４３】

【図面の簡単な説明】

【図１】本発明の第１実施例の情報処理装置のハードウ
ェア構成を示すブロック図である。

【図２】第１実施例のクロックジェネレータから出力さ
れるクロックの関係を示した図である

【図３】本実施例の同期式ＤＲＡＭにおける動作タイミ
ングを示すタイミング図である。

【図４】本実施例の同期式ＤＲＡＭへの入力コマンドと
入力信号の関係を示した図である。

【図５】本実施例のＤＲＡＭコントローラのハードウェ
ア構成を示すブロック図である。

【図６】本実施例のＤＲＡＭコントローラの動作タイミ
ングを示すタイミング図である。

【図７】本発明の第２実施例の情報処理装置の構成を示
すブロック図である。

【図８】本発明の第３実施例の情報処理装置の構成を示
すブロック図である

【図９】第３実施例のクロックジェネレータより出力さ
れる４種類のクロックの関係を説明するタイミング図で
ある。

【符号の説明】１０１，８０１，８０２，８０３ＣＰＵ１０２ＤＳＰ（デジタル信号処理部）１０３，８０４クロックモジュール１０４ＤＲＡＭコントローラ１０５同期式ＤＲＡＭ１０６ＲＯＭ１０７キーボード・コントローラ１０８ディスプレイ・コントローラ１０９キーボード１１０ディスプレイ１１１オーディオソース１１２Ｄ／Ａコンバータ１１３スピーカ１１４表示用ＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者巽栄作東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者森重樹東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者福田亮治東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者原田隆史東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者砂川伸一東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】同期式ＤＲＡＭを共有するＮ（Ｎ＞１）
個のプロセッサと、前記同期式ＤＲＡＭに第１の周波数のクロックを供給
し、前記第１の周波数の１／Ｎ倍の第２の周波数で、位
相を前記第２の周波数の一周期ずつ互いにずらしたクロ
ック信号のそれぞれを前記Ｎ個のプロセッサのそれぞれ
に供給するクロック発生手段と、前記Ｎ個のプロセッサのそれぞれより前記同期式ＤＲＡ
Ｍへのアクセスコマンドを入力し、前記第１の周波数の
クロックに同期して前記同期式ＤＲＡＭのアドレス信号
及び制御信号を出力する制御手段と、前記アドレス信号及び制御信号に基づいて前記同期式Ｄ
ＲＡＭをアクセスして前記同期式ＤＲＡＭと前記Ｎ個の
プロセッサの各プロセッサとの間でデータ転送を行うデ
ータ転送手段と、を有することを特徴とするメモリ制御
装置。
【請求項２】前記ＤＲＡＭのアドレス信号は前記Ｎ個
のプロセッサのそれぞれ毎に異なるタイミングで出力さ
れることを特徴とする請求項１に記載のメモリ制御装
置。
【請求項３】Ｎ（Ｎ＞１）個のプロセッサにより同期
式ＤＲＡＭを共有してアクセスするメモリ制御方法であ
って、前記同期式ＤＲＡＭに第１の周波数のクロックを供給す
る工程と、前記Ｎ個のプロセッサのそれぞれに前記第１の周波数の
１／Ｎ倍の第２の周波数で、各プロセッサ毎に位相を前
記第２の周波数の一周期ずつずらしたクロックのそれぞ
れを供給する工程と、前記Ｎ個のプロセッサのいずれかより前記同期式ＤＲＡ
Ｍへのアクセスコマンドを入力する工程と、前記アクセスコマンドに対応する前記同期式ＤＲＡＭの
アドレス信号を及び制御信号を出力する工程と、前記アドレス信号及び制御信号に基づいて前記同期式Ｄ
ＲＡＭをアクセスして前記アクセスコマンドを発行した
プロセッサと前記同期式ＤＲＡＭとの間でデータを転送
する工程と、を有することを特徴とするメモリ制御方
法。