JP4877424B1 - Plcのcpuユニット、plc用のシステムプログラムおよびplc用のシステムプログラムを格納した記録媒体 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 507
- 230000008569 process Effects 0.000 claims abstract description 506
- 238000012546 transfer Methods 0.000 claims abstract description 484
- 239000000872 buffer Substances 0.000 claims abstract description 403
- 230000006854 communication Effects 0.000 claims abstract description 380
- 238000004891 communication Methods 0.000 claims abstract description 375
- 230000005540 biological transmission Effects 0.000 claims description 227
- 238000012545 processing Methods 0.000 claims description 223
- 230000015654 memory Effects 0.000 claims description 69
- 238000003860 storage Methods 0.000 claims description 28
- 238000002360 preparation method Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 43
- 101100408464 Caenorhabditis elegans plc-1 gene Proteins 0.000 description 33
- 230000006870 function Effects 0.000 description 27
- 230000033001 locomotion Effects 0.000 description 25
- 238000004088 simulation Methods 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 4
- 230000026676 system process Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Images
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0426—Programming the control sequence
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
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- Physics & Mathematics (AREA)
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Abstract
【解決手段】マイクロプロセッサは、出力データを第1転送バッファから第1通信回路を経てPLCシステムバス上の第1機器に出力する処理と、入力データを第1機器から第1通信回路を経て第1転送バッファに入力する処理とを含む第1入出力処理と、出力データを第2転送バッファから第2通信回路を経てフィールドネットワーク上の第2機器に出力する処理と、入力データを第2機器から第2通信回路を経て第2転送バッファに入力する処理とを含む第2入出力処理とが並列に実行されるように、第1通信回路および第2通信回路のうちの少なくとも一方を制御する。
【選択図】図10
Description
本実施の形態に係るPLCは、機械や設備などの制御対象を制御する。本実施の形態に係るPLCは、その構成要素としてCPUユニットを含む。CPUユニットは、マイクロプロセッサと、マイクロプロセッサのメインメモリを含む記憶手段と、通信回路とを含む。本実施の形態に係るPLCのCPUユニットは、出力データの送信と、入力データの受信と、入力データを使用して出力データを生成する制御プログラムの実行とを繰り返すことによって制御対象を制御するように構成されている。
IOユニット14は、一般的な入出力処理に関するユニットであり、オン/オフといった2値化されたデータの入出力を司る。すなわち、IOユニット14は、検出スイッチ6などのセンサが何らかの対象物を検出している状態(オン)および何らの対象物も検出していない状態(オフ)のいずれであるかという情報を収集する。また、IOユニット14は、リレー7やアクチュエータといった出力先に対して、活性化するための指令(オン)および不活性化するための指令(オフ)のいずれかを出力する。
<B.CPUユニットのハードウェア構成>
次に、図2を参照して、CPUユニット13のハードウェア構成について説明する。図2は、本発明の実施の形態に係るCPUユニット13のハードウェア構成を示す模式図である。図2を参照して、CPUユニット13は、マイクロプロセッサ100と、チップセット102と、メインメモリ104と、不揮発性メモリ106と、システムタイマ108と、PLCシステムバスコントローラ120と、フィールドネットワークコントローラ140と、USBコネクタ110とを含む。チップセット102と他のコンポーネントとの間は、各種のバスを介してそれぞれ結合されている。
次に、図3を参照して、本実施の形態に係る各種機能を提供するためのソフトウェア群について説明する。これらのソフトウェアに含まれる命令コードは、適切なタイミングで読み出され、CPUユニット13のマイクロプロセッサ100によって実行される。
ユーザプログラム236は、上述したように、ユーザにおける制御目的(たとえば、対象のラインやプロセス)に応じて作成される。ユーザプログラム236は、典型的には、CPUユニット13のマイクロプロセッサ100で実行可能なオブジェクトプログラム形式になっている。このユーザプログラム236は、PLCサポート装置8などにおいて、ラダー言語などによって記述されたソースプログラムがコンパイルされることで生成される。そして、生成されたオブジェクトプログラム形式のユーザプログラム236は、PLCサポート装置8から接続ケーブル10を介してCPUユニット13へ転送され、不揮発性メモリ106などに格納される。
次に、図4を参照して、CPUユニット13のメインメモリ104に構成される記憶領域について説明する。
(2) PLCシステムバスコントローラ120のDMA制御回路122が行う、第1転送バッファ1044と第1通信回路バッファ126との間のデータ転送のための、メインメモリ104上の第1転送バッファ1044へのアクセス
(3) フィールドネットワークコントローラ140のDMA制御回路142が行う、第2転送バッファ1045と第2通信回路バッファ146との間のデータ転送のための、メインメモリ104上の第2転送バッファ1045へのアクセス
そのため、マイクロプロセッサ100は、出力データを第1転送バッファ1044から第1通信回路(PLCシステムバスコントローラ120)を経てPLCシステムバス11上の第1機器に出力する処理(出力処理)と、入力データを当該第1機器から当該第1通信回路を経て第1転送バッファ1044に入力する処理(入力処理)とを含む第1入出力処理と、出力データを第2転送バッファ1045から第2通信回路(フィールドネットワークコントローラ140)を経てフィールドネットワーク2上の第2機器に出力する処理(出力処理)と、入力データを当該第2機器から当該第2通信回路を経て第2転送バッファ1045に入力する処理(入力処理)とを含む第2入出力処理とが並列に実行されるように、第1通信回路(PLCシステムバスコントローラ120)および第2通信回路(フィールドネットワークコントローラ140)のうちの少なくとも一方を制御する。
CPUユニット13のメインメモリ104においては、演算バッファは、入力データごとおよび出力データごとに生成される。そのため、制御プログラムが複数ある場合には、1つの入力データまたは1つの出力データのための演算バッファは、制御プログラムごとに生成されることになる。
次に、システムプログラム210の全体処理動作について説明する。
メインメモリ104上に、制御プログラムの実行に伴い入力データが読み出されるとともに出力データが書き込まれる演算バッファ1043と、PLCシステムバス11によって送信される出力データおよび受信された入力データを格納する第1転送バッファ1044と、フィールドネットワーク2によって送信される出力データおよび受信された入力データを格納する第2転送バッファ1045とを生成する命令。
(a) 制御プログラム230の実行を開始させる制御プログラム開始命令。
図5は、本発明の実施の形態に係るCPUユニットにおけるシステムプログラムの全体処理を示すフローチャートである。図5に示すように、まず、制御動作の実行準備処理が実行される(ステップS1)。より具体的には、ステップS1においては、マイクロプロセッサ100が実行準備命令を実行し、演算バッファ1043、第1転送バッファ1044、および第2転送バッファ1045をメインメモリ104上に生成する。さらに、制御プログラム230の実行準備処理は、具体的な実装形態に応じたその他の実行準備処理を含みうる。
上述したように、本実施の形態に係るCPUユニット13では、第1入出力処理および第2入出力処理を並列的に実行することができる。また、CPUユニット13(マイクロプロセッサ100)では、制御プログラム230も実行される。そこで、まず、CPUユニット13における並列処理について、図6〜図9を参照してその概要について説明する。図6〜図9は、本発明の実施の形態に係るCPUユニット13の動作のシーケンス図である。
図中の符号「T」は、システムタイマが発生する一定周期の割り込み(制御サイクル開始割り込み)のタイミングを示す。この制御サイクル開始割り込みTの発生によって、制御サイクルが開始される。図6〜図9に示す例では、制御プログラムの実行サイクルは、制御サイクルに等しいものとする。
B:送信処理の開始時刻(送信処理および受信処理の開始時刻をも示す)
C:送信処理の終了時刻(出力処理の終了時刻をも示す)
D:受信処理の開始時刻(入力処理の開始時刻をも示す)
E:受信処理の終了時刻(送信処理および受信処理の終了時刻をも示す)
F:入力転送処理の開始時刻
G:入力転送処理の終了時刻(入力処理の終了時刻、入出力処理の終了時刻をも示す)
また、符号「A」〜「G」に付与される数字「1」および「2」は、それぞれ第1入出力処理および第2入出力処理に関係することを示す。
図7についても、1つの制御サイクル内で、入出力処理を一続きに行う場合のシーケンスの例を示す。図6の場合とは異なり、出力コピー処理を制御プログラム実行の直後に行う。すなわち、出力コピー処理は入出力処理の直前に行われるとは限らない。制御サイクルごとに1つの制御プログラムを実行する場合には、図6および図7に示すいずれのシーケンスにおいても、外部から見たCPUユニット13の動作はほとんど変わらない。但し、後述する図18および図19に示すように、制御サイクルの周期(送受信の周期)よりも制御プログラムの実行周期の方が長い場合には、出力コピー処理を図6に示すように入出力処理の直前に行うか、あるいは、図7に示すように制御プログラム実行の直後に行うかによって、特定の制御プログラムの実行により生成された出力データがいつCPUユニット13から出力されるかが違ってくることがある。
実施の形態1として、図6に示すシーケンスの入出力処理を具体化した一形態について説明する。実施の形態1においては、入出力処理を一体的に行う場合の例を示す。
実施の形態2として、図6に示すシーケンスの入出力処理を具体化した別の形態について説明する。実施の形態2においては、入出力処理を一体的に行う場合の例を示す。
実施の形態3として、図9に示すシーケンスの入出力処理を具体化した一形態について説明する。実施の形態3においては、入出力処理を出力処理と入力処理とに分けて行う場合の例を示す。
実施の形態4として、図8に示すシーケンスの入出力処理を具体化した形態について説明する。実施の形態4においては、入出力処理を出力処理と入力処理とに分けて行う場合の例を示す。
実施の形態5は、制御プログラムが時分割で複数実行される場合の動作例について説明する。
次に、PLC1で実行されるプログラムの作成およびPLC1のメンテナンスなどを行うためのPLCサポート装置8について説明する。
Claims (27)
- 制御対象を制御するPLCのCPUユニットであって、
マイクロプロセッサと、
前記マイクロプロセッサのメインメモリを含む記憶手段と、
PLCシステムバスによって第1出力データの送信および第1入力データの受信を行う第1通信回路と、
フィールドネットワークによって第2出力データの送信および第2入力データの受信を行う第2通信回路とを備え、
前記PLCのCPUユニットは、前記第1出力データおよび前記第2出力データの送信と、前記第1入力データおよび前記第2入力データの受信と、前記第1入力データおよび前記第2入力データを使用して前記第1出力データおよび前記第2出力データを生成する制御プログラムの実行とを繰り返すことによって前記制御対象を制御するように構成されており、
前記記憶手段は、前記制御プログラムと、システムプログラムとの格納に用いられ、
前記マイクロプロセッサは、前記記憶手段に格納された前記システムプログラムおよび前記制御プログラムを実行し、
前記システムプログラムは、前記メインメモリ上に、前記制御プログラムの実行に伴い前記第1入力データおよび前記第2入力データが読み出されるとともに前記第1出力データおよび前記第2出力データが書き込まれる演算バッファと、前記PLCシステムバスによって送信される第1出力データおよび受信された第1入力データを格納する第1転送バッファと、前記フィールドネットワークによって送信される第2出力データおよび受信された第2入力データを格納する第2転送バッファとを生成する命令を含み、
前記システムプログラムは、さらに、前記制御プログラムの実行を制御する命令と、前記第1入力データ、前記第2入力データ、前記第1出力データおよび前記第2出力データの入出力を制御する命令とを含み、
前記マイクロプロセッサは、前記システムプログラムを実行することにより、
前記第1出力データを前記演算バッファから前記第1転送バッファにコピーするとともに前記第2出力データを前記演算バッファから前記第2転送バッファにコピーする出力コピー処理と、
前記第1入力データを前記第1転送バッファから前記演算バッファにコピーするとともに前記第2入力データを前記第2転送バッファから前記演算バッファにコピーする入力コピー処理との実行を制御し、
前記マイクロプロセッサは、前記システムプログラムを実行することにより、
前記第1出力データを前記第1転送バッファから前記第1通信回路を経て前記PLCシステムバス上の第1機器に出力する処理と、前記第1入力データを前記第1機器から前記第1通信回路を経て前記第1転送バッファに入力する処理とを含む第1入出力処理と、
前記第2出力データを前記第2転送バッファから前記第2通信回路を経て前記フィールドネットワーク上の第2機器に出力する処理と、前記第2入力データを前記第2機器から前記第2通信回路を経て前記第2転送バッファに入力する処理とを含む第2入出力処理と、
が並列に実行されるように、前記第1通信回路および前記第2通信回路のうちの少なくとも一方を制御する、PLCのCPUユニット。 - 前記第1通信回路は、第1通信回路バッファを含み、
前記第2通信回路は、第2通信回路バッファを含み、
前記第1入出力処理は、
前記第1出力データを前記第1転送バッファから前記第1通信回路バッファに転送する第1出力転送処理と、
前記第1出力データを前記第1通信回路バッファから前記第1機器に送信する第1送信処理と、
前記第1入力データを前記第1機器から前記第1通信回路バッファに受信する第1受信処理と、
前記第1入力データを前記第1通信回路バッファから前記第1転送バッファに転送する第1入力転送処理とを含み、
前記第2入出力処理は、
前記第2出力データを前記第2転送バッファから前記第2通信回路バッファに転送する第2出力転送処理と、
前記第2出力データを前記第2通信回路バッファから前記第2機器に送信する第2送信処理と、
前記第2入力データを前記第2機器から前記第2通信回路バッファに受信する第2受信処理と、
前記第2入力データを前記第2通信回路バッファから前記第2転送バッファに転送する第2入力転送処理とを含む、請求項1に記載のPLCのCPUユニット。 - 前記マイクロプロセッサは、前記システムプログラムを実行することにより、前記第1出力転送処理および前記第2出力転送処理の一方が開始されてからその出力転送処理に対応する入力転送処理が完了するまでの間に他方の出力転送処理が開始されるように、前記第1通信回路および前記第2通信回路のうちの少なくとも一方を制御する、請求項2に記載のPLCのCPUユニット。
- 前記マイクロプロセッサは、前記システムプログラムを実行することにより、前記第1送信処理および前記第1受信処理である第1送受信処理、ならびに、前記第2送信処理および前記第2受信処理である第2送受信処理、の一方が開始されてからその送受信処理が完了するまでの間に他方の送受信処理が開始されるように、前記第1通信回路および前記第2通信回路のうちの少なくとも一方を制御する、請求項2に記載のPLCのCPUユニット。
- 前記第1入出力処理は、
前記第1出力データを前記第1転送バッファから前記第1機器に出力する第1出力処理と、
前記第1入力データを前記第1機器から前記第1転送バッファに入力する第1入力処理とを含み、
前記第2入出力処理は、
前記第2出力データを前記第2転送バッファから前記第2機器に出力する第2出力処理と、
前記第2入力データを前記第2機器から前記第2転送バッファに入力する第2入力処理とを含み、
前記マイクロプロセッサは、前記システムプログラムを実行することにより、前記第1出力処理と前記第2出力処理との並列実行、および、前記第1入力処理と前記第2入力処理との並列実行、のうちの少なくとも一方が行われるように制御する、請求項1に記載のPLCのCPUユニット。 - 前記マイクロプロセッサは、前記システムプログラムを実行することにより、前記第1出力転送処理および前記第2出力転送処理の一方が開始されてからその出力転送処理に対応する送信処理が完了するまでの間に他方の出力転送処理が開始されるように、前記第1通信回路および前記第2通信回路のうちの少なくとも一方を制御する、請求項2に記載のPLCのCPUユニット。
- 前記マイクロプロセッサは、前記システムプログラムを実行することにより、前記第1送信処理および前記第2送信処理の一方が開始されてからその送信処理が完了するまでの間に他方の送信処理が開始されるように、前記第1通信回路および前記第2通信回路のうちの少なくとも一方を制御する、請求項2に記載のPLCのCPUユニット。
- 前記マイクロプロセッサは、前記システムプログラムを実行することにより、前記第1受信処理および前記第2受信処理の一方が開始されてからその受信処理に対応する入力転送処理が完了するまでの間に他方の受信処理が開始されるように、前記第1通信回路および前記第2通信回路のうちの少なくとも一方を制御する、請求項2に記載のPLCのCPUユニット。
- 前記マイクロプロセッサは、前記システムプログラムを実行することにより、前記第1受信処理および前記第2受信処理の一方が開始されてからその受信処理が完了するまでの間に他方の受信処理が開始されるように、前記第1通信回路および前記第2通信回路のうちの少なくとも一方を制御する、請求項2に記載のPLCのCPUユニット。
- マイクロプロセッサと、前記マイクロプロセッサのメインメモリを含む記憶手段と、PLCシステムバスによって第1出力データの送信および第1入力データの受信を行う第1通信回路と、フィールドネットワークによって第2出力データの送信および第2入力データの受信を行う第2通信回路とを備え、前記第1出力データおよび前記第2出力データの送信と、前記第1入力データおよび前記第2入力データの受信と、前記第1入力データおよび前記第2入力データを使用して前記第1出力データおよび前記第2出力データを生成する、前記記憶手段に格納される制御プログラムの実行とを繰り返すことによって制御対象を制御するPLCのCPUユニットにおいて、前記記憶手段に格納されて前記マイクロプロセッサによって実行されるためのPLC用のシステムプログラムであって、
前記システムプログラムは、制御動作の実行準備命令として、前記メインメモリ上に、前記制御プログラムの実行に伴い前記第1入力データおよび前記第2入力データが読み出されるとともに前記第1出力データおよび前記第2出力データが書き込まれる演算バッファと、前記PLCシステムバスによって送信される第1出力データおよび受信された第1入力データを格納する第1転送バッファと、前記フィールドネットワークによって送信される第2出力データおよび受信された第2入力データを格納する第2転送バッファとを生成する命令を含み、
前記システムプログラムは、制御動作の実行制御命令として、
前記制御プログラムの実行を開始させる制御プログラム開始命令と、
前記第1出力データを前記演算バッファから前記第1転送バッファにコピーするための第1出力コピー命令と、
前記第2出力データを前記演算バッファから前記第2転送バッファにコピーするための第2出力コピー命令と、
前記第1入力データを前記第1転送バッファから前記演算バッファにコピーするための第1入力コピー命令と、
前記第2入力データを前記第2転送バッファから前記演算バッファにコピーするための第2入力コピー命令と、
前記第1通信回路を制御するための第1入出力制御命令および前記第2通信回路を制御するための第2入出力制御命令のうちの少なくとも一方の入出力制御命令であって、前記第1出力データを前記第1転送バッファから前記第1通信回路を経て前記PLCシステムバス上の第1機器に出力する処理と、前記第1入力データを前記第1機器から前記第1通信回路を経て前記第1転送バッファに入力する処理とを含む第1入出力処理と、前記第2出力データを前記第2転送バッファから前記第2通信回路を経て前記フィールドネットワーク上の第2機器に出力する処理と、前記第2入力データを前記第2機器から前記第2通信回路を経て前記第2転送バッファに入力する処理とを含む第2入出力処理とが並列に実行されるようにするための入出力制御命令とを含む、PLC用のシステムプログラム。 - 前記第1通信回路は、第1通信回路バッファを含み、
前記第2通信回路は、第2通信回路バッファを含み、
前記第1入出力処理は、
前記第1出力データを前記第1転送バッファから前記第1通信回路バッファに転送する第1出力転送処理と、
前記第1出力データを前記第1通信回路バッファから前記第1機器に送信する第1送信処理と、
前記第1入力データを前記第1機器から前記第1通信回路バッファに受信する第1受信処理と、
前記第1入力データを前記第1通信回路バッファから前記第1転送バッファに転送する第1入力転送処理とを含み、
前記第2入出力処理は、
前記第2出力データを前記第2転送バッファから前記第2通信回路バッファに転送する第2出力転送処理と、
前記第2出力データを前記第2通信回路バッファから前記第2機器に送信する第2送信処理と、
前記第2入力データを前記第2機器から前記第2通信回路バッファに受信する第2受信処理と、
前記第2入力データを前記第2通信回路バッファから前記第2転送バッファに転送する第2入力転送処理とを含み、
前記第1入出力制御命令は、前記第1出力転送処理を開始させる第1出力転送命令、前記第1送信処理を開始させる第1送信命令、前記第1受信処理を開始させる第1受信命令、前記第1送信処理および前記第1受信処理を開始させる第1送受信命令、前記第1入力転送処理を開始させる第1入力転送命令のうちのいずれかの命令を含み、
前記第2入出力制御命令は、前記第2出力転送処理を開始させる第2出力転送命令、前記第2送信処理を開始させる第2送信命令、前記第2受信処理を開始させる第2受信命令、前記第2送信処理および前記第2受信処理を開始させる第2送受信命令、前記第2入力転送処理を開始させる第2入力転送命令のうちのいずれかの命令を含む、請求項10に記載のPLC用のシステムプログラム。 - 前記第1出力転送命令および前記第2出力転送命令を含み、そのうちの一方の出力転送命令が実行されてからそれによって開始される出力転送処理に対応する入力転送処理が完了するまでの間に他方の出力転送命令が実行されるようにプログラムされている、請求項11に記載のPLC用のシステムプログラム。
- 前記第1送受信命令および前記第2送受信命令を含み、そのうちの一方の送受信命令が実行されてからそれによって開始される送受信処理が完了するまでの間に他方の送受信命令が実行されるようにプログラムされている、請求項11に記載のPLC用のシステムプログラム。
- 前記第1入出力処理は、
前記第1出力データを前記第1転送バッファから前記第1機器に出力する第1出力処理と、
前記第1入力データを前記第1機器から前記第1転送バッファに入力する第1入力処理とを含み、
前記第2入出力処理は、
前記第2出力データを前記第2転送バッファから前記第2機器に出力する第2出力処理と、
前記第2入力データを前記第2機器から前記第2転送バッファに入力する第2入力処理とを含み、
前記第1入出力制御命令は、前記第1出力処理を開始させる第1出力命令および前記第1入力処理を開始させる第1入力命令を含み、
前記第2入出力制御命令は、前記第2出力処理を開始させる第2出力命令および前記第2入力処理を開始させる第2入力命令を含み、
前記第1出力命令および前記第2出力命令の実行による前記第1出力処理と前記第2出力処理との並列実行、ならびに、前記第1入力命令および前記第2入力命令の実行による前記第1入力処理と前記第2入力処理との並列実行、のうちの少なくとも一方が行われるようにプログラムされている、請求項10に記載のPLC用のシステムプログラム。 - 前記第1出力転送命令および前記第2出力転送命令を含み、そのうちの一方の出力転送命令を実行してからそれによって開始される出力転送処理に対応する送信処理が完了するまでの間に他方の出力転送命令が実行されるようにプログラムされている、請求項11に記載のPLC用のシステムプログラム。
- 前記第1送信命令および前記第2送信命令を含み、そのうちの一方の送信命令を実行してからそれによって開始される送信処理が完了するまでの間に他方の送信命令が実行されるようにプログラムされている、請求項11に記載のPLC用のシステムプログラム。
- 前記第1受信命令および前記第2受信命令を含み、そのうちの一方の受信命令を実行してからそれによって開始される受信処理に対応する入力転送処理が完了するまでの間に他方の受信命令が実行されるようにプログラムされている、請求項11に記載のPLC用のシステムプログラム。
- 前記第1受信命令および前記第2受信命令を含み、そのうちの一方の受信命令を実行してからそれによって開始される受信処理が完了するまでの間に他方の受信命令が実行されるようにプログラムされている、請求項11に記載のPLC用のシステムプログラム。
- マイクロプロセッサと、前記マイクロプロセッサのメインメモリを含む記憶手段と、PLCシステムバスによって第1出力データの送信および第1入力データの受信を行う第1通信回路と、フィールドネットワークによって第2出力データの送信および第2入力データの受信を行う第2通信回路とを備え、前記第1出力データおよび前記第2出力データの送信と、前記第1入力データおよび前記第2入力データの受信と、前記第1入力データおよび前記第2入力データを使用して前記第1出力データおよび前記第2出力データを生成する、前記記憶手段に格納される制御プログラムの実行とを繰り返すことによって制御対象を制御するPLCのCPUユニットにおいて、前記記憶手段に格納されて前記マイクロプロセッサによって実行されるためのPLC用のシステムプログラムを格納した記録媒体であって、
前記システムプログラムは、制御動作の実行準備命令として、前記メインメモリ上に、前記制御プログラムの実行に伴い前記第1入力データおよび前記第2入力データが読み出されるとともに前記第1出力データおよび前記第2出力データが書き込まれる演算バッファと、前記PLCシステムバスによって送信される第1出力データおよび受信された第1入力データを格納する第1転送バッファと、前記フィールドネットワークによって送信される第2出力データおよび受信された第2入力データを格納する第2転送バッファとを生成する命令を含み、
前記システムプログラムは、制御動作の実行制御命令として、
前記制御プログラムの実行を開始させる制御プログラム開始命令と、
前記第1出力データを前記演算バッファから前記第1転送バッファにコピーするための第1出力コピー命令と、
前記第2出力データを前記演算バッファから前記第2転送バッファにコピーするための第2出力コピー命令と、
前記第1入力データを前記第1転送バッファから前記演算バッファにコピーするための第1入力コピー命令と、
前記第2入力データを前記第2転送バッファから前記演算バッファにコピーするための第2入力コピー命令と、
前記第1通信回路を制御するための第1入出力制御命令および前記第2通信回路を制御するための第2入出力制御命令のうちの少なくとも一方の入出力制御命令であって、前記第1出力データを前記第1転送バッファから前記第1通信回路を経て前記PLCシステムバス上の第1機器に出力する処理と、前記第1入力データを前記第1機器から前記第1通信回路を経て前記第1転送バッファに入力する処理とを含む第1入出力処理と、前記第2出力データを前記第2転送バッファから前記第2通信回路を経て前記フィールドネットワーク上の第2機器に出力する処理と、前記第2入力データを前記第2機器から前記第2通信回路を経て前記第2転送バッファに入力する処理とを含む第2入出力処理とが並列に実行されるようにするための入出力制御命令とを含む、PLC用のシステムプログラムを格納した記録媒体。 - 前記第1通信回路は、第1通信回路バッファを含み、
前記第2通信回路は、第2通信回路バッファを含み、
前記第1入出力処理は、
前記第1出力データを前記第1転送バッファから前記第1通信回路バッファに転送する第1出力転送処理と、
前記第1出力データを前記第1通信回路バッファから前記第1機器に送信する第1送信処理と、
前記第1入力データを前記第1機器から前記第1通信回路バッファに受信する第1受信処理と、
前記第1入力データを前記第1通信回路バッファから前記第1転送バッファに転送する第1入力転送処理とを含み、
前記第2入出力処理は、
前記第2出力データを前記第2転送バッファから前記第2通信回路バッファに転送する第2出力転送処理と、
前記第2出力データを前記第2通信回路バッファから前記第2機器に送信する第2送信処理と、
前記第2入力データを前記第2機器から前記第2通信回路バッファに受信する第2受信処理と、
前記第2入力データを前記第2通信回路バッファから前記第2転送バッファに転送する第2入力転送処理とを含み、
前記第1入出力制御命令は、前記第1出力転送処理を開始させる第1出力転送命令、前記第1送信処理を開始させる第1送信命令、前記第1受信処理を開始させる第1受信命令、前記第1送信処理および前記第1受信処理を開始させる第1送受信命令、前記第1入力転送処理を開始させる第1入力転送命令のうちのいずれかの命令を含み、
前記第2入出力制御命令は、前記第2出力転送処理を開始させる第2出力転送命令、前記第2送信処理を開始させる第2送信命令、前記第2受信処理を開始させる第2受信命令、前記第2送信処理および前記第2受信処理を開始させる第2送受信命令、前記第2入力転送処理を開始させる第2入力転送命令のうちのいずれかの命令を含む、請求項19に記載のPLC用のシステムプログラムを格納した記録媒体。 - 前記第1出力転送命令および前記第2出力転送命令を含み、そのうちの一方の出力転送命令が実行されてからそれによって開始される出力転送処理に対応する入力転送処理が完了するまでの間に他方の出力転送命令が実行されるようにプログラムされている、請求項20に記載のPLC用のシステムプログラムを格納した記録媒体。
- 前記第1送受信命令および前記第2送受信命令を含み、そのうちの一方の送受信命令が実行されてからそれによって開始される送受信処理が完了するまでの間に他方の送受信命令が実行されるようにプログラムされている、請求項20に記載のPLC用のシステムプログラムを格納した記録媒体。
- 前記第1入出力処理は、
前記第1出力データを前記第1転送バッファから前記第1機器に出力する第1出力処理と、
前記第1入力データを前記第1機器から前記第1転送バッファに入力する第1入力処理とを含み、
前記第2入出力処理は、
前記第2出力データを前記第2転送バッファから前記第2機器に出力する第2出力処理と、
前記第2入力データを前記第2機器から前記第2転送バッファに入力する第2入力処理とを含み、
前記第1入出力制御命令は、前記第1出力処理を開始させる第1出力命令および前記第1入力処理を開始させる第1入力命令を含み、
前記第2入出力制御命令は、前記第2出力処理を開始させる第2出力命令および前記第2入力処理を開始させる第2入力命令を含み、
前記第1出力命令および前記第2出力命令の実行による前記第1出力処理と前記第2出力処理との並列実行、ならびに、前記第1入力命令および前記第2入力命令の実行による前記第1入力処理と前記第2入力処理との並列実行、のうちの少なくとも一方が行われるようにプログラムされている、請求項19に記載のPLC用のシステムプログラムを格納した記録媒体。 - 前記第1出力転送命令および前記第2出力転送命令を含み、そのうちの一方の出力転送命令を実行してからそれによって開始される出力転送処理に対応する送信処理が完了するまでの間に他方の出力転送命令が実行されるようにプログラムされている、請求項20に記載のPLC用のシステムプログラムを格納した記録媒体。
- 前記第1送信命令および前記第2送信命令を含み、そのうちの一方の送信命令を実行してからそれによって開始される送信処理が完了するまでの間に他方の送信命令が実行されるようにプログラムされている、請求項20に記載のPLC用のシステムプログラムを格納した記録媒体。
- 前記第1受信命令および前記第2受信命令を含み、そのうちの一方の受信命令を実行してからそれによって開始される受信処理に対応する入力転送処理が完了するまでの間に他方の受信命令が実行されるようにプログラムされている、請求項20に記載のPLC用のシステムプログラムを格納した記録媒体。
- 前記第1受信命令および前記第2受信命令を含み、そのうちの一方の受信命令を実行してからそれによって開始される受信処理が完了するまでの間に他方の受信命令が実行されるようにプログラムされている、請求項20に記載のPLC用のシステムプログラムを格納した記録媒体。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011056774A JP4877424B1 (ja) | 2011-03-15 | 2011-03-15 | Plcのcpuユニット、plc用のシステムプログラムおよびplc用のシステムプログラムを格納した記録媒体 |
PCT/JP2011/056773 WO2012124137A1 (ja) | 2011-03-15 | 2011-03-22 | Plcのcpuユニット、plc用のシステムプログラムおよびplc用のシステムプログラムを格納した記録媒体 |
EP11860722.5A EP2672345B1 (en) | 2011-03-15 | 2011-03-22 | Cpu of plc and recording medium storing a system program for plc |
CN201180068878.3A CN103430109B (zh) | 2011-03-15 | 2011-03-22 | 可编程控制器的cpu单元以及可编程控制器的cpu单元执行的方法 |
US14/017,720 US9568905B2 (en) | 2011-03-15 | 2013-09-04 | CPU of PLC, system program for PLC, and recording medium storing system program for PLC |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011056774A JP4877424B1 (ja) | 2011-03-15 | 2011-03-15 | Plcのcpuユニット、plc用のシステムプログラムおよびplc用のシステムプログラムを格納した記録媒体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP4877424B1 true JP4877424B1 (ja) | 2012-02-15 |
JP2012194668A JP2012194668A (ja) | 2012-10-11 |
Family
ID=45781983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011056774A Active JP4877424B1 (ja) | 2011-03-15 | 2011-03-15 | Plcのcpuユニット、plc用のシステムプログラムおよびplc用のシステムプログラムを格納した記録媒体 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9568905B2 (ja) |
EP (1) | EP2672345B1 (ja) |
JP (1) | JP4877424B1 (ja) |
CN (1) | CN103430109B (ja) |
WO (1) | WO2012124137A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5547701B2 (ja) * | 2011-09-21 | 2014-07-16 | 日立オートモティブシステムズ株式会社 | 自動車用電子制御装置 |
DE112014004709B4 (de) * | 2014-04-24 | 2021-09-30 | Mitsubishi Electric Corporation | Steuerungssystem, Leitstation, extern gesteuerte Station |
JP6488830B2 (ja) | 2015-03-31 | 2019-03-27 | オムロン株式会社 | 制御装置 |
JP6960841B2 (ja) * | 2017-12-14 | 2021-11-05 | ローム株式会社 | 半導体デバイス、電子機器、データ伝送方法、タイミングコントローラ、自動車 |
JP7132257B2 (ja) * | 2020-02-04 | 2022-09-06 | 株式会社日立製作所 | 制御システム |
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Publication number | Priority date | Publication date | Assignee | Title |
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EP1396772B1 (en) * | 2001-05-31 | 2008-03-05 | Omron Corporation | Safety unit, controller system, controller concatenation method, controller system control method, and controller system monitor method |
JP3669302B2 (ja) | 2001-07-19 | 2005-07-06 | オムロン株式会社 | プログラマブルコントローラ |
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US7379777B2 (en) * | 2006-01-24 | 2008-05-27 | National Instruments Corporation | System and method for automatically updating the memory map of a programmable logic controller to customized hardware |
JP4766252B2 (ja) * | 2006-04-28 | 2011-09-07 | オムロン株式会社 | プログラマブルコントローラおよび通信ユニット |
-
2011
- 2011-03-15 JP JP2011056774A patent/JP4877424B1/ja active Active
- 2011-03-22 EP EP11860722.5A patent/EP2672345B1/en active Active
- 2011-03-22 WO PCT/JP2011/056773 patent/WO2012124137A1/ja active Application Filing
- 2011-03-22 CN CN201180068878.3A patent/CN103430109B/zh active Active
-
2013
- 2013-09-04 US US14/017,720 patent/US9568905B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
EP2672345B1 (en) | 2017-01-18 |
WO2012124137A1 (ja) | 2012-09-20 |
CN103430109B (zh) | 2016-10-12 |
US9568905B2 (en) | 2017-02-14 |
EP2672345A4 (en) | 2014-10-08 |
EP2672345A1 (en) | 2013-12-11 |
JP2012194668A (ja) | 2012-10-11 |
CN103430109A (zh) | 2013-12-04 |
US20140005808A1 (en) | 2014-01-02 |
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---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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