JP4008911B2

JP4008911B2 - 制御装置

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Publication number: JP4008911B2
Application number: JP2004284743A
Authority: JP
Inventors: 和英芦田; 章野島
Original assignee: Toshiba Corp; Toshiba Mitsubishi Electric Industrial Systems Corp
Current assignee: Toshiba Corp; Toshiba Mitsubishi Electric Industrial Systems Corp
Priority date: 2004-09-29
Filing date: 2004-09-29
Publication date: 2007-11-14
Anticipated expiration: 2024-09-29
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Description

本発明は、例えば鉄鋼、製紙プラントや自動車産業などの組立作業を含むＦＡ分野、化学プラントなどのＰＡ分野、あるいは上下水道システム他の公共システムなど、産業用システムの制御に広く使用されている制御装置に関するものであり、特にＩ／Ｏや伝送装置との入出力データを他の制御装置との間で高速に伝送させることができる制御装置に関する。

従来の制御装置４０は、図１３に示すように、システムバス１９を介して互いに接続されているＣＰＵ１１と、プログラムメモリ１２と、データメモリ１３と、制御プログラム実行回路１４と、制御プログラムメモリ１５と、制御データメモリ１６と、Ｉ／Ｏインタフェース１７と、通信インタフェース１８と、データ伝送回路２０と、モジュール間インタフェース２４とによって構成されている。

ＣＰＵ１１は、制御装置４０の全体を管理するプロセッサである。プログラムメモリ１２には、ＣＰＵ１１が使用するシステムプログラム（ＯＳ）や、全体管理のためのソフトウェアが格納されている。また、データメモリ１３には、このシステムプログラム（ＯＳ）や、全体管理のためのソフトウェアが使用するデータが格納されている。

また、制御プログラム実行回路１４は、制御装置４０を使用するためのアプリケーションプログラム（制御プログラム）を実行するための専用回路である。制御プログラム実行回路１４によって実行されるアプリケーションプログラム（制御プログラム）は、制御プログラムメモリ１５に格納される。また、制御データメモリ１６は、このアプリケーションプログラム（制御プログラム）を実行する際のデータが格納されたり、作業領域として使用される。

Ｉ／Ｏインタフェース１７は、制御対象３０に接続されたＩ／Ｏ２をシステムバス１９に接続するために、データ長やデータアクセスタイミングを調整するための回路である。なお、Ｉ／Ｏ２は、制御対象３０と制御装置４０とを接続するための装置であり、制御対象３０の状態を入力したり、制御対象３０を駆動するために使用される。

通信インタフェース１８は、モニタ装置３などのように、シリアルデータ伝送で接続される装置との間でデータの転送速度やタイミングを調整するための回路である。

データ伝送回路２０は、他制御装置２３との間で高速にデータを伝送するために、データ信号の電圧を変更したり、変調、復調を実行したりしてデータ転送を効率良く実行するための回路である。

モジュール間インタフェース２４は、システムバス１９に加えてモジュール間接続バス２５にも接続されており、同様にモジュール間接続バス２５に接続されているその他のモジュール２６と、制御装置４０との間で行われるデータ授受を行うためのインタフェースである。

このような制御装置４０は、その他のモジュール２６と、モジュール間接続バス２５で接続された構成になっており、例えばその他のモジュール２６が伝送モジュールである場合、この伝送モジュールが使用する変数が格納される制御データメモリと、Ｉ／Ｏ用制御変数が使用する制御データメモリ１６とが異なっている。

また、制御装置４０と、他制御装置２３とが、伝送路２２を介してデータ交換するために使用するメモリの領域と、制御データメモリ１６の領域とも異なっている。

したがって、例えば制御装置４０が使用しているＩ／Ｏ２のデータを他制御装置２３へ伝送する際には、Ｉ／Ｏ用制御変数を伝送モジュール用変数が使用する制御データメモリ１６にコピーする必要がある。それに加えて、例えばその他のモジュール２６の一形態である伝送モジュールは、通常、制御装置４０とは別モジュールであることが多いため、制御装置４０とモジュール２６との間でデータ転送する必要があり、伝送時間の他にデータ転送の時間を要している。
特開２００３−２９８０９

しかしながら、このような従来の制御装置では、以下のような問題がある。

すなわち、上述したような従来の制御装置では、制御変数の格納領域が異なる変数を他の周辺回路やモジュール２６に転送する際にオーバヘッドが大きく、制御の高速化が妨げられているという問題がある。

本発明はこのような事情に鑑みてなされたものであり、Ｉ／Ｏデータのみならず、自己に接続される伝送装置や他の機能を持つモジュールが使用するメモリ領域をも一体化して取り扱うようにし、もって、制御変数のコピーに要する時間を削減し、制御動作の高速化を図ることが可能な制御装置を提供することを目的とする。

なお、制御動作の高速化を図った先行技術としては、例えば上記特許文献１がある。これは、リモートＩ／Ｏと、データメモリとの間でデータリフレッシュするリモートＩ／Ｏマスタ部と、ＰＬＣ命令実行部とが共通のデータメモリを使用することで、Ｉ／Ｏデータの転送回数が削減されている。

しかしながら、特許文献１では、制御装置（特許文献１では「ＣＰＵユニット１０」と称されている）は、他の制御装置やモジュール（特許文献１では「リモートＩ／Ｏスレーブ２３」と称されている）のＩ／Ｏデータを見ることができず、いずれにせよデータ伝送が必要となってしまい、高速化を図るには限界がある。

また、本発明では、ある制御装置に接続されている入出力装置や伝送装置の情報を、伝送装置で接続された他の制御装置からでも自由に入出力可能にすることで、複数の制御装置からなるシステム全体を一つの制御装置のように扱うことを可能にする。

上記の目的を達成するために、本発明では、以下のような手段を講じる。

すなわち、請求項１の発明は、データ入出力手段と、プログラム実行手段と、データ伝送手段と、コモンメモリと、ＣＰＵとを備えた制御装置である。データ入出力手段は、ＣＰＵ及びプログラム実行手段と独立して動作することが可能であり、制御対象から制御対象情報を取得し、この取得した制御対象情報をコモンメモリに格納するとともに、コモンメモリに格納されている制御情報を、制御対象に出力する。プログラム実行手段は、データ入出力手段及びデータ伝送手段と独立して動作することが可能であり、コモンメモリに格納された制御対象情報を用いて、制御対象を制御する制御プログラムを実行して制御対象の制御情報を作成し、作成した制御情報をコモンメモリ内に備えられた送信データ領域に格納する。データ伝送手段は、ＣＰＵ及びプログラム実行手段と独立して動作することが可能であり、コモンメモリ内の送信データ領域に格納されている制御情報を、他の制御装置に伝送するとともに、他の制御装置から伝送された制御情報を受信し、受信した制御情報をコモンメモリ内の、他の制御装置それぞれのために備えられた受信データ領域に格納する。ＣＰＵは、コモンメモリに格納されている制御対象情報を読み出し、制御情報をコモンメモリに格納する。そして、コモンメモリには更に、制御装置の下流に配置されたモジュールが保持する情報のコピーが格納され、この情報を他の制御装置によって利用できるようにしている。

従って、請求項１の発明の制御装置においては、以上のような手段を講じることにより、制御対象からの制御対象情報を、別の制御装置に転送する場合に、転送データ用のメモリに一旦送ることなく、コモンメモリからそのまま別の制御装置に転送できるようになるので、制御対象情報を、別の制御装置と高速に共有することが可能となる。

また、データ入出力を行っている最中であっても、制御プログラムを実行することができるので、短い周期での制御プログラム実行も可能となる。

更に、他の制御装置であっても、接続されている任意の制御装置の情報にアクセスできるようになる。このように構成することで、ある制御装置に接続されている制御対象や他の制御装置からの情報を、データ伝送手段によって接続された更に別の制御装置からでも自由に入出力することが可能となり、複数の制御装置からなるシステム全体を一つの制御装置のように扱うことが可能となる。

請求項２の発明は、請求項１の発明の制御装置において、情報を保持または取得することが可能な機器に接続されている場合、この機器によって保持または取得された情報を取得しコモンメモリに格納する情報取得手段を備えている。

従って、請求項２の発明においては、以上のような手段を講じることにより、請求項１の発明で奏される作用効果に加えて、他の制御装置が、接続されている任意の制御装置に接続された機器の情報にアクセスすることもできるようになる。

請求項３の発明は、請求項１の発明の制御装置において、コモンメモリに格納されている情報と、他の制御装置に格納されている情報とを等値化する等値化手段を備えている。

従って、請求項３の発明の制御装置においては、以上のような手段を講じることにより、特別な伝送手段を使用することなく、複数の制御装置間で情報を共有することが可能となる。

本発明によれば、Ｉ／Ｏデータのみならず、自己に接続される伝送装置や他の機能を持つモジュールが使用するメモリ領域をも一体化して取り扱うようにすることができる。

以上により、制御変数のコピーに要する時間を削減し、制御動作の高速化を図ることが可能な制御装置を実現することができる。

また、ある制御装置に接続されている入出力装置や伝送装置の情報を、伝送装置で接続された他の制御装置からでも自由に入出力することが可能となり、複数の制御装置からなるシステム全体を一つの制御装置のように扱うことが可能となる。

以下に、本発明を実施するための最良の形態について図面を参照しながら説明する。なお、以下の各実施の形態の説明に用いる図中の符号は、図１３と同一部分については同一符号を付して示すことにする。

（第１の実施の形態）
本発明の第１の実施の形態を図１から図４を用いて説明する。

図１は、第１の実施の形態に係る制御装置の一例を示す機能ブロック図である。

すなわち、本実施の形態に係る制御装置１は、図１３に示す従来技術の制御装置４０に、コモンメモリ２１を付加するとともに、制御プログラム実行回路１４と、制御プログラムメモリ１５と、制御データメモリ１６とを専用バス２７を介して接続した点が異なっている。このコモンメモリ２１は、Ｉ／Ｏインタフェース１７、データ伝送回路２０、及びシステムバス１９に接続している。また、制御プログラム実行回路１４は、演算回路、バス制御回路、ワークレジスタから構成している。

ここで図１の制御装置１の構成を、Ｉ／Ｏデータの転送に着目して変形したブロック図が図２である。ここで、コモンメモリ２１は、Ｉ／Ｏインタフェース１７やデータ伝送回路２０と直結しており、Ｉ／Ｏデータ用バッファや伝送データ用バッファとして、制御装置１内の各部位から共通の資源として使用されるようにしている。

Ｉ／Ｏインタフェース１７及びデータ伝送回路２０は、ＣＰＵ１１や制御プログラム実行回路１４と独立して動作が可能なように構成している。Ｉ／Ｏインタフェース１７は、Ｉ／Ｏ２から制御対象３０のデータを読出し、また制御対象３０に制御データを出力する。

制御プログラム実行回路１４やＣＰＵ１１は、コモンメモリ２１からＩ／Ｏデータを読出し、制御データをコモンメモリ２１に書き込むことで制御動作を実行する。

同様に、データ伝送回路２０は、コモンメモリ２１内の伝送データを、他制御装置２３などと交換することでネットワーク装置としての機能を果たす。更にデータ伝送回路２０は、他制御装置２３と制御装置１との間でなされるスキャン伝送（サイクリック伝送）を担っている。

したがって、コモンメモリ２１内には、制御装置１と、他制御装置２３とのそれぞれに割り付けられた送信データ領域と受信データ領域とを設けている。これにより、制御装置１の送信データ領域内のデータは、１回のデータ伝送で、同一の伝送路に接続されている全ての制御装置内のコモンメモリ２１に転送されるようにしている。

このようなスキャン伝送の概念を、図３を用いて説明する。図３は、制御装置１（＃１）、制御装置１（＃２）、制御装置１（＃３）、・・・、制御装置１（＃ｎ）が同一の伝送路に接続されている場合である。このＣ_１行に示すように、制御装置１（＃１）の送信データ領域内のデータは、１回のデータ伝送で、同一の伝送路に接続されている全ての制御装置である制御装置１（＃２），１（＃３）〜１（＃ｎ）のそれぞれのコモンメモリ２１に転送される。同様に、Ｃ_２行に示すように、制御装置１（＃２）の送信データ領域内のデータもまた、制御装置１（＃１）、制御装置１（＃３）〜１（＃ｎ）のそれぞれのコモンメモリ２１に転送される。同様に、Ｃ_３行に示すように、制御装置１（＃３）の送信データ領域内のデータもまた、制御装置１（＃１），１（＃２）、制御装置１（＃４）〜１（＃ｎ）のそれぞれのコモンメモリ２１に転送される。同様に、Ｃ_ｎ行に示すように、制御装置ｎの送信データ領域内のデータもまた、制御装置１（＃１）〜１（＃（ｎ−１））のそれぞれのコモンメモリ２１に転送される。

また、図４に、コモンメモリ２１内の伝送データ用領域の割り付け例の概念を示す。例えば、制御装置１でＩ／Ｏ２との入出力データを他制御装置２３にも利用させようとする場合には、制御装置１のコモンメモリ２１に割り付けられた送信データ領域２１ａにＩ／Ｏ２のデータを入力させるように割り付ける。このようにすることにより、制御装置１が持つＩ／Ｏ２のデータを他制御装置２３でも利用できるようにしている。このように構成することにより、Ｉ／Ｏ２のデータを他制御装置２３へ送信しようとする場合に、Ｉ／Ｏ２のデータを読み出した後で、そのデータをＩ／Ｏデータ用のバッファから、データ伝送回路２０が使用する制御データメモリ１６へコピーする動作が不要となることから、制御装置１のＣＰＵ１１や制御プログラム実行回路１４のオーバヘッドを削減し、制御周期の短い制御を実行するようにしている。

次に、以上のように構成した本実施の形態に係る制御装置の作用について説明する。

本実施の形態に係る制御装置１には、図２に示すように、Ｉ／Ｏインタフェース１７やデータ伝送回路２０と直結しているコモンメモリ２１が設けられており、Ｉ／Ｏデータ用バッファや伝送データ用バッファとして、制御装置１内の各部位から共通の資源として使用される。

また、Ｉ／Ｏインタフェース１７及びデータ伝送回路２０は、ＣＰＵ１１や制御プログラム実行回路１４と独立して動作することができる。そして、Ｉ／Ｏインタフェース１７によって、Ｉ／Ｏ２から制御対象３０のデータが読み出され、また制御対象３０に制御データが出力される。

コモンメモリ２１内のＩ／Ｏデータは、制御プログラム実行回路１４やＣＰＵ１１によって読み出される。また、制御データがコモンメモリ２１に書き込まれ、これによって制御動作がなされる。

同様に、データ伝送回路２０は、コモンメモリ２１内の伝送データを、他制御装置２３などと交換することで、ネットワーク装置として用いられる。更にデータ伝送回路２０によって、他制御装置２３と制御装置１との間でなされるスキャン伝送（サイクリック伝送）が行われる。

これを実現するために、コモンメモリ２１内には、図４に示すように、制御装置１と、他制御装置２３とのそれぞれに割り付けられた送信データ領域２１ａと受信データ領域２１ｂとが設けられている。これにより、図３に示すように、制御装置１の送信データ領域２１ａ内のデータは、１回のデータ伝送で、同一の伝送路に接続されている全ての制御装置１（＃２）〜ｎ内のコモンメモリ２１の受信データ領域２１ｂに転送される。

このようにすることにより、制御装置１が持つＩ／Ｏ２のデータは、他制御装置２３でも利用される。また、上記とは逆のデータの流れを使用することで、図４に示すように他制御装置２３から送信されたデータを、制御装置１がもつＩ／Ｏ２へ出力することも可能である。
以上説明したように、本実施の形態に係る制御装置によれば、Ｉ／Ｏ２のデータを他制御装置２３へ送信しようとする場合に、Ｉ／Ｏ２のデータを読み出した後で、そのデータをＩ／Ｏデータ用のバッファから、データ伝送回路２０が使用する制御データメモリ１６へコピーする動作が不要となることから、制御装置１のＣＰＵ１１や制御プログラム実行回路１４のオーバヘッドを削減することができ、もって、制御周期の短い制御を実行することが可能となる。

（第２の実施の形態）
本発明の第２の実施の形態を図５から図６を用いて説明する。なお、図５において、第１の実施の形態で説明した部位と同一部位については同一の符号を付し、重複する説明を省略する。

本実施の形態に係る制御装置は、Ｉ／Ｏインタフェース１７が自立的にＩ／Ｏ２とコモンメモリ２１との間でデータの入出力を行うように構成している。すなわち、図５に示すように、Ｉ／Ｏインタフェース１７が、Ｉ／Ｏ２から取得したＩ／Ｏ入力データ（例えば、Ｉ／Ｏ入力データ１２１ｄ）をコモンメモリ２１に書き込み、更にコモンメモリ２１内のＩ／Ｏ出力データ（例えば、Ｉ／Ｏ出力データ２１ｈ）を取得してＩ／Ｏ２へ書き込む。

このようなＩ／Ｏインタフェース１７によってなされる一括入出力動作は、図６の制御プログラム実行回路１４の動作と、Ｉ／Ｏインタフェース１７の動作とのタイミング図に示すように、制御プログラム実行回路１４の動作と並行して実行するようにしている。そして、制御プログラム実行回路１４が、制御プログラムのスキャン実行を開始する前に、コモンメモリ２１内にＩ／Ｏ２からのＩ／Ｏ入力データを用意し、そのＩ／Ｏ入力データが使用可能であることを、図５に示すようにフラグなどで制御プログラムに知らせるように構成している。

Ｉ／Ｏ２から入力するＩ／Ｏ入力データについては、コモンメモリ２１への書き込み途中のデータを使用せず、転送を完了したデータ群を使用可能な様に複数のバッファ領域と転送完了フラグ（例えば、データ転送完了フラグ１２１ｃ、データ転送完了フラグ２２１ｅ）を持たせる。また、制御プログラム実行回路１４がスキャン実行を終了し、Ｉ／Ｏ出力データ２１ｈをコモンメモリ２１へ書き込んだことをコモンメモリ２１経由でＩ／Ｏインタフェース１７へ通知する。その後、Ｉ／Ｏインタフェース１７は、そのＩ／Ｏ出力データ２１ｈをＩ／Ｏ２へ出力する。

このようにＩ／Ｏインタフェース１７が制御プログラム実行回路１４とハンドシェークしながら、Ｉ／Ｏデータの入出力を一括して行う。通常、コモンメモリ２１に対してデータを入出力する時間は、Ｉ／Ｏデータの入出力にかかる時間よりも短いことから、これによって、制御プログラムの実効的なスキャン時間を短縮する。

本実施の形態に係る制御装置は、Ｉ／Ｏインタフェース１７が自立的にＩ／Ｏ２とコモンメモリ２１との間でデータの入出力を行うように構成されている。これによって、図５に示すように、Ｉ／Ｏインタフェース１７によって、Ｉ／Ｏ２からのＩ／Ｏ入力データ（例えば、Ｉ／Ｏ入力データ１２１ｄ）がコモンメモリ２１に書き込まれ、更にコモンメモリ２１からのＩ／Ｏ出力データ（例えば、Ｉ／Ｏ出力データ２１ｈ）がＩ／Ｏ２へと書き込まれる。

このようなＩ／Ｏインタフェース１７によってなされる一括入出力動作は、図６のタイミング図に示すように、制御プログラム実行回路１４の動作と並行して実行される。そして、制御プログラム実行回路１４が、制御プログラムのスキャン実行を開始する前に、コモンメモリ２１内にＩ／Ｏ２からのＩ／Ｏ入力データが用意され、そのＩ／Ｏ入力データが使用可能であることが、図５に示すようにフラグなどで制御プログラムに通知される。

Ｉ／Ｏ２からのＩ／Ｏ入力データについては、コモンメモリ２１への書き込み途中のデータは使用されず、転送を完了したデータ群を使用可能な様に複数のバッファ領域と転送完了フラグ（例えば、データ転送完了フラグ１２１ｃ、データ転送完了フラグ２２１ｅ）が与えられる。また、制御プログラム実行回路１４がスキャン実行を終了し、Ｉ／Ｏ出力データ２１ｈをコモンメモリ２１へ書き込んだことが、コモンメモリ２１経由でＩ／Ｏインタフェース１７へと通知される。その後、Ｉ／Ｏインタフェース１７によって、そのＩ／Ｏ出力データ２１ｈがＩ／Ｏ２へと出力される。

以上説明したように、本実施の形態に係る制御装置によれば、Ｉ／Ｏインタフェース１７が制御プログラム実行回路１４とハンドシェークしながら、Ｉ／Ｏデータの入出力が一括して行われる。通常、コモンメモリ２１に対してデータを入出力する時間は、Ｉ／Ｏデータの入出力にかかる時間よりも短いことから、これによって、制御プログラムの実効的なスキャン時間を短縮することが可能となる。

（第３の実施の形態）
本発明の第３の実施の形態を図２、図７および図８を用いて説明する。

本実施の形態では、図７に示すように、第１または第２の実施の形態で説明した制御装置１が、制御モジュール３３や伝送モジュール３４とともに同一のユニット３２内に実装された状態を想定している。制御装置１の構成については、第１および第２の実施の形態で説明した通りであるので、ここでは重複説明を避ける。

ユニット３２内に実装された制御装置１、制御モジュール３３、および伝送モジュール３４は、それぞれモジュール間バス３５に接続され、このモジュール間バス３５を介することによって、相互にデータ転送できるようにしている。したがって、制御装置１は、ＣＰＵ１１が、モジュール間インタフェース２４を使用して、モジュール間バス３５を介して制御モジュール３３あるいは伝送モジュール３４からグローバル変数等のデータを読み出し、そのデータをコモンメモリ２１に書き込む。

これらのデータは、コモンメモリ２１内において、図８に示すように、送信データ領域２１ａに書き込まれるようにしている。コモンメモリ２１の内容は、第１の実施の形態で説明したように、データ伝送回路２０を介して他制御装置２３のコモンメモリ２１の内容と等値化されるようにしている。したがって、このように構成することで、制御装置１と同一のユニット３２に実装されている他モジュールである制御モジュール３３や伝送モジュール３４のデータを、制御装置１からアクセスできるようにしている。同様に、コモンメモリ２１の受信データ領域２１ｂに書き込まれているデータ（例えば、制御モジュール３３のグローバル変数、伝送モジュール３４のグローバル変数、伝送モジュール３４の設定データ）もまた、制御モジュール３３や伝送モジュール３４からアクセスできるようにしている。

ユニット３２内に実装された制御装置１、制御モジュール３３、および伝送モジュール３４は、それぞれモジュール間バス３５に接続され、このモジュール間バス３５を介することによって、相互にデータ転送される。したがって、制御モジュール３３あるいは伝送モジュール３４のグローバル変数等のデータが、制御装置１のモジュール間インタフェース２４によって読み出され、読み出されたデータが、図８に示すように、コモンメモリ２１の送信データ領域２１ａに書き込まれる。

以上説明したように、本実施の形態に係る制御装置によれば、制御装置１と同一のユニット３２に実装されている他モジュールである制御モジュール３３や伝送モジュール３４のデータを、制御装置１からアクセスすることが可能となる。同様に、コモンメモリ２１の受信データ領域２１ｂに書き込まれているデータ（例えば、制御モジュール３３のグローバル変数、伝送モジュール３４のグローバル変数、伝送モジュール３４の設定データ）もまた、制御モジュール３３や伝送モジュール３４からアクセスすることが可能となる。

（第４の実施の形態）
本発明の第４の実施の形態を図７および図８を用いて説明する。

本実施の形態に係る制御装置もまた、第３の実施の形態に係る制御装置と同様に、図７に示すように、第１または第２の実施の形態で説明した制御装置１が、制御モジュール３３や伝送モジュール３４とともに同一のユニット３２内に実装された状態を想定している。したがって、ここでは、第３の実施の形態とは異なる点について説明し、重複説明を避ける。

すなわち、本実施の形態は、第３の実施の形態をより具体化したものであって、図７に示すように、同一のユニット３２に実装される伝送モジュール３４が、Profibus（登録商標）モジュールや、DeviceNet（登録商標）モジュールなどのように、伝送用のコモンメモリ（図示せず）をもつ形式である場合に、この伝送用のコモンメモリ（図示せず）の内容を全て制御装置１のコモンメモリ２１にコピーすることで、制御装置１の下流にあるモジュールのデータを他制御装置２３から使用することを可能としている。

図７の例では、伝送モジュール３４には更に、伝送路３７（＃１）を介してリモートＩ／Ｏ３６（＃１）が接続されている。そしてリモートＩ／Ｏ３６（＃１）は伝送路３７（＃２）を介してリモートＩ／Ｏ３６（＃２）に接続され、更にリモートＩ／Ｏ３６（＃２）は伝送路３７（＃３）を介してリモートＩ／Ｏ３６（＃３）に接続されている。

このような場合、伝送モジュール３４に接続されている各リモートＩ／Ｏ３６（＃１〜＃３）からの入力データは、図８に示すように、全て制御装置１のコモンメモリ２１の送信データ領域２１ａに割り付けられるようになる。したがって、制御装置１のデータ伝送回路２０に接続されている他制御装置２３から、リモートＩ／Ｏ３６（＃１〜＃３）からの入力データも含め、制御装置１の下位に接続されている全てのモジュール（例えば、制御モジュール３３および伝送モジュール３４）、および装置（例えば、リモートＩ／０３６（＃１〜＃３））のデータをアクセスできるようにしている。これは、データ伝送回路２０にモニタ装置や監視装置が接続されている場合に特に有用である。

すなわち、図７に示すように、本実施の形態に係る制御装置１と共にユニット３２に実装されている伝送モジュール３４が、Profibus（登録商標）モジュールや、DeviceNet（登録商標）モジュールなどのように、伝送用のコモンメモリ（図示せず）をもつ形式である場合には、この伝送用のコモンメモリ（図示せず）の内容を全て制御装置１のコモンメモリ２１にコピーすることで、制御装置１の下流にあるモジュールのデータは、他制御装置２３によっても使用可能となる。

また、特に、図７の例に示すように、伝送モジュール３４の下流側にリモートＩ／Ｏ３６（＃１〜＃３）が順次直列に接続されているような場合、各リモートＩ／Ｏ３６（＃１〜＃３）からの入力データは、図８に示すように、全て制御装置１のコモンメモリ２１の送信データ領域２１ａに割り付けられる。

これによって、制御装置１のデータ伝送回路２０に接続されている他制御装置２３から、リモートＩ／Ｏ３６（＃１〜＃３）からの入力データも含め、制御装置１の下位に接続されている全てのモジュール（例えば、制御モジュール３３および伝送モジュール３４）、および装置（例えば、リモートＩ／０３６（＃１〜＃３））のデータにアクセスすることが可能となる。これは、データ伝送回路２０にモニタ装置や監視装置が接続されている場合に特に有用である。

（第５の実施の形態）
本発明の第５の実施の形態を図９および図１０を用いて説明する。

本実施の形態では、図９に示すように、第１または第２の実施の形態で説明した複数の制御装置１（例えば、制御装置１（＃１〜＃４））が、伝送路３８を介して互いにデータ授受可能に接続された形態について説明する。制御装置１の構成については、第１および第２の実施の形態で説明した通りであるので、ここでは重複説明を避ける。

ここで、図９に示すように、制御装置１（＃１〜＃３）は、それぞれのＩ／Ｏインタフェース１７（図１参照）を介して、専用のＩ／Ｏ２（＃１〜＃３）と接続している。これによって、第１および第２の実施の形態で説明したようにして、制御装置１がコモンメモリ２１にＩ／Ｏデータ領域を設けることによって、制御装置１とＩ／Ｏ２との間におけるデータ転送を可能としている。すなわち、制御装置１（＃１）がコモンメモリ２１（＃１）にＩ／Ｏ２（＃１）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｄ（＃１）を設けることによって、制御装置１（＃１）とＩ／Ｏ２（＃１）との間におけるＩ／Ｏデータの転送を可能としている。また、制御装置１（＃２）がコモンメモリ２１（＃２）にＩ／Ｏ２（＃２）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｆ（＃２）を設けることによって、制御装置１（＃２）とＩ／Ｏ２（＃２）との間におけるＩ／Ｏデータの転送を可能としている。更に、制御装置１（＃３）がコモンメモリ２１（＃３）にＩ／Ｏ２（＃３）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｉ（＃３）を設けることによって、制御装置１（＃３）とＩ／Ｏ２（＃３）との間におけるＩ／Ｏデータの転送を可能としている。

さて、各制御装置１（＃１〜＃４）は、伝送路３８を介してそれぞれデータ授受可能な状態で接続することによって、ある制御装置１のコモンメモリ２１のＩ／Ｏデータ領域内のＩ／Ｏデータを、別の制御装置１が取得できるようにしている。

したがって、制御装置１（＃１）がコモンメモリ２１（＃１）に、制御装置１（＃２）のＩ／Ｏデータ領域２１ｆ（＃２）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｆ（＃１）を設けることによって、制御装置１（＃２）と制御装置１（＃１）との間におけるＩ／Ｏデータの転送を可能としている。また、制御装置１（＃１）がコモンメモリ２１（＃１）に、制御装置１（＃３）のＩ／Ｏデータ領域２１ｉ（＃３）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｉ（＃１）を設けることによって、制御装置１（＃３）と制御装置１（＃１）との間におけるＩ／Ｏデータの転送を可能としている。これによって、制御装置１（＃１）は、自己に直接的に接続しているＩ／Ｏ２（＃１）のみならず、他の制御装置１（＃２，＃３）に接続しているＩ／Ｏ２（＃２，＃３）との間におけるＩ／Ｏデータの転送を可能としている。

同様にして、制御装置１（＃２）がコモンメモリ２１（＃２）に、制御装置１（＃１）のＩ／Ｏデータ領域２１ｄ（＃１）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｄ（＃２）を設けることによって、制御装置１（＃１）と制御装置１（＃２）との間におけるＩ／Ｏデータの転送を可能としている。また、制御装置１（＃２）がコモンメモリ２１（＃２）に、制御装置１（＃３）のＩ／Ｏデータ領域２１ｉ（＃３）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｉ（＃２）を設けることによって、制御装置１（＃３）と制御装置１（＃２）との間におけるＩ／Ｏデータの転送を可能としている。これによって、制御装置１（＃２）は、自己に直接的に接続しているＩ／Ｏ２（＃２）のみならず、他の制御装置１（＃１，＃３）に接続しているＩ／Ｏ２（＃１，＃３）との間におけるＩ／Ｏデータの転送を可能としている。

また同様に、制御装置１（＃３）がコモンメモリ２１（＃３）に、制御装置１（＃１）のＩ／Ｏデータ領域２１ｄ（＃１）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｄ（＃３）を設けることによって、制御装置１（＃１）と制御装置１（＃３）との間におけるＩ／Ｏデータの転送を可能としている。また、制御装置１（＃３）がコモンメモリ２１（＃３）に、制御装置１（＃２）のＩ／Ｏデータ領域２１ｆ（＃２）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｆ（＃３）を設けることによって、制御装置１（＃２）と制御装置１（＃３）との間におけるＩ／Ｏデータの転送を可能としている。これによって、制御装置１（＃３）は、自己に直接的に接続しているＩ／Ｏ２（＃３）のみならず、他の制御装置１（＃１，＃２）に接続しているＩ／Ｏ２（＃１，＃２）との間におけるＩ／Ｏデータの転送を可能としている。

更に、制御装置１（＃４）がコモンメモリ２１（＃４）に、制御装置１（＃１）のＩ／Ｏデータ領域２１ｄ（＃１）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｄ（＃４）を設けることによって、制御装置１（＃１）と制御装置１（＃４）との間におけるＩ／Ｏデータの転送を可能としている。また、制御装置１（＃４）がコモンメモリ２１（＃４）に、制御装置１（＃２）のＩ／Ｏデータ領域２１ｆ（＃２）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｆ（＃４）を設けることによって、制御装置１（＃２）と制御装置１（＃４）との間におけるＩ／Ｏデータの転送を可能としている。更にまた、制御装置１（＃４）がコモンメモリ２１（＃４）に、制御装置１（＃３）のＩ／Ｏデータ領域２１ｉ（＃３）からのＩ／Ｏデータ用のＩ／Ｏデータ領域２１ｉ（＃４）を設けることによって、制御装置１（＃３）と制御装置１（＃４）との間におけるＩ／Ｏデータの転送を可能としている。これによって、制御装置１（＃４）は、自己に直接的に接続しているＩ／Ｏ２は存在しないものの、他の制御装置１（＃１，＃２，＃３）に接続しているＩ／Ｏ２（＃１，＃２，＃３）との間におけるＩ／Ｏデータの転送を可能としている。

なお、詳細な説明は省略するが、制御装置１（＃３）が、伝送路３７を介してリモートＩ／Ｏ３６と接続されている伝送モジュール３４を備えている場合には、制御装置１（＃３）が伝送モジュール３４を用いてリモートＩ／Ｏ３６からＩ／Ｏデータを取得することができるので、各制御装置１（＃１〜＃４）のコモンメモリ２１に、リモートＩ／Ｏ３６からのＩ／Ｏデータ用のデータ領域を設けることによって、伝送モジュール３４を備えていない制御装置１（＃１，＃２，＃４）であっても、制御装置１（＃３）の伝送モジュール３４に接続しているリモートＩ／Ｏ３６との間におけるＩ／Ｏデータの転送を可能としている。

以上説明したように、第１または第２の実施の形態に係る制御装置１を、伝送路３８を介して互いにデータ授受可能な状態で接続することによって、この伝送路３８に接続されている任意の制御装置１から、他の制御装置１の専用のＩ／Ｏ２またはリモートＩ／Ｏ３６のデータにアクセスすることが可能となる。

特にこの特性は、伝送路３８に接続された複数の制御装置１（＃１〜＃４）のうちの何れかを監視装置として適用した場合において有用である。すなわち、上述したような機能を持つ制御装置１を監視装置とすることにより、この監視装置は、全ての制御装置１のＩ／Ｏデータにアクセスすることができるようになり、特にモニタ用にＩ／Ｏデータを収集するソフトウェアなどを使用することなく、モニタすることが可能となる。

また、この機能を利用することによって、単にＩ／Ｏデータをモニタするのみならず、ある制御装置１のコモンメモリ２１に、他の制御装置１からデータを書き込むことも容易である。これを図１０を用いて説明する。

すなわち、制御装置１（＃２〜＃４）のコモンメモリ２１に、他の制御装置１（＃１）からデータを書き込むためには、図１０に示すように、制御装置１（＃１）の受信データ領域２１ｂ（＃１）に、データ上書き用領域２１ｊ（＃１）を設け、その領域にデータを書き込んだ後に、Ｉ／Ｏインタフェース１７（＃１）を介してＩ／Ｏ２（＃１）へ出力すればよい。これによって、書き込んだデータが、Ｉ／Ｏ２（＃１）によって取得されると、上述したようにして、Ｉ／Ｏ２（＃１）のデータは、他の制御装置１（＃２〜＃４）のコモンメモリ２１（＃２〜＃４）によって取得されるようになる。

（第６の実施の形態）
本発明の第６の実施の形態を図１１および図１２を用いて説明する。

本実施の形態では、図１１に示すように、第１または第２の実施の形態で説明した複数の制御装置１（例えば、制御装置１（＃１〜＃３））が、伝送路３９を介して直列に接続された形態について説明する。すなわち、制御装置１（＃１）と制御装置１（＃２）とは、それぞれＩ／Ｏインタフェース１７（＃１，＃２）同士が伝送路３９（＃１）によってデータ授受可能に接続されている。また、制御装置１（＃２）は、更に制御装置１（＃３）と、それぞれＩ／Ｏインタフェース（＃２，＃３）同士が伝送路３９（＃２）によってデータ授受可能に接続されている。また、制御装置１（＃１）のＩ／Ｏインタフェース１７（＃１）は、Ｉ／Ｏ２（＃２）ともデータ授受可能に接続されている。なお、制御装置１の構成については、第１および第２の実施の形態で説明した通りであるので、ここでは重複説明を避ける。

すなわち、本実施の形態では、複数の制御装置１（＃１〜＃３）をこのように直列に接続することによって、簡易的に制御装置１（＃１〜＃３）間でＩ／Ｏデータを転送することを可能としている。これを実現するための各制御装置１（＃１〜＃３）のコモンメモリ２１（＃１〜＃３）の構成例を図１２に示す。

図１１に示すような構成例では、制御装置１（＃１）のみがＩ／Ｏ２（＃１）を備えている。従って、制御装置１（＃１）は、Ｉ／Ｏインタフェース１７（＃１）を介してＩ／Ｏ２（＃１）からＩ／Ｏ入出力データＩｄ１を取得し、コモンメモリ２１（＃１）の送信データ領域２１ａ（＃１）に格納する。また、制御装置１（＃１）は、自身のグローバルデータＧｄ１を、コモンメモリ２１（＃１）の送信データ領域２１ａ（＃１）に格納する。

このようにしてコモンメモリ２１（＃１）の送信データ領域２１ａ（＃１）に格納されたＩ／Ｏ入出力データＩｄ１およびグローバルデータＧｄ１は、Ｉ／Ｏインタフェース１７（＃１）から伝送路３９（＃１）を介して、制御装置１（＃２）のＩ／Ｏインタフェース１７（＃２）に送信され、制御装置１（＃２）のコモンメモリ２１（＃２）の受信データ領域２１ｂ（＃２）に格納されるようにしている。このようにしてコモンメモリ２１（＃２）の受信データ領域２１ｂ（＃２）に格納されたＩ／Ｏ入出力データＩｄ１およびグローバルデータＧｄ１は、更にＩ／Ｏインタフェース１７（＃２）から伝送路３９（＃２）を介して、制御装置１（＃３）のＩ／Ｏインタフェース１７（＃３）に送信され、制御装置１（＃３）のコモンメモリ２１（＃３）の受信データ領域２１ｂ（＃３）にも格納されるようにしている。

一方、制御装置１（＃２）は、自身のグローバルデータＧｄ２を、コモンメモリ２１（＃２）の送信データ領域２１ａ（＃２）に格納する。このようにして送信データ領域２１ａ（＃２）に格納されたグローバルデータＧｄ２は、Ｉ／Ｏインタフェース１７（＃２）から伝送路３９（＃１）を介して、制御装置１（＃１）のＩ／Ｏインタフェース１７（＃１）に送信され、制御装置１（＃１）のコモンメモリ２１（＃１）の受信データ領域２１ｂ（＃１）に格納されるようにしている。また、Ｉ／Ｏインタフェース１７（＃２）から伝送路３９（＃２）を介して、制御装置１（＃３）のＩ／Ｏインタフェース１７（＃３）に送信され、制御装置１（＃３）のコモンメモリ２１（＃３）の受信データ領域２１ｂ（＃３）にも格納されるようにしている。

更に、制御装置１（＃３）は、自身のグローバルデータＧｄ３を、コモンメモリ２１（＃３）の送信データ領域２１ａ（＃３）に格納する。このようにして送信データ領域２１ａ（＃３）に格納されたグローバルデータＧｄ３は、Ｉ／Ｏインタフェース１７（＃３）から伝送路３９（＃２）を介して、制御装置１（＃２）のＩ／Ｏインタフェース１７（＃２）に送信され、制御装置１（＃２）のコモンメモリ２１（＃２）の受信データ領域２１ｂ（＃２）に格納されるようにしている。このようにしてコモンメモリ２１（＃２）の受信データ領域２１ｂ（＃２）に格納されたグローバルデータＧｄ３は、更にＩ／Ｏインタフェース１７（＃２）から伝送路３９（＃１）を介して、制御装置１（＃１）のＩ／Ｏインタフェース１７（＃１）に送信され、制御装置１（＃１）のコモンメモリ２１（＃１）の受信データ領域２１ｂ（＃１）にも格納されるようにしている。

以上説明したように、第１または第２の実施の形態に係る複数の制御装置１（＃１〜＃３）を、伝送路３９を介して互いにデータ授受可能な状態で直列に接続することによって、各制御装置１（＃１〜＃３）では、コモンメモリ２１（＃１〜＃３）をＩ／Ｏ入出力データの一括入出力データ領域として使用すると共に、制御装置１（＃１〜＃３）間でデータ伝送を実行するためのデータ転送用メモリ領域として使用することも可能となる。

これにより、通常の制御装置１で発生するデータ伝送用メモリとＩ／Ｏ入出力データ用メモリとの間のデータ転送にかかるオーバヘッドをなくし、高速にデータ伝送することが可能となる。また、複数の制御装置１（＃１〜＃３）を伝送路３９（＃１，＃２）を用いて直列に接続することで、伝送回路を使用しないような小規模の制御システムにおける制御装置間のデータ伝送を実施することも可能となる。

以上、本発明を実施するための最良の形態について、添付図面を参照しながら説明したが、本発明はかかる構成に限定されない。特許請求の範囲の発明された技術的思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の技術的範囲に属するものと了解される。

第１の実施の形態に係る制御装置の一例を示す機能ブロック図。図１の制御装置の構成を、Ｉ／Ｏデータの転送に着目して変形したブロック図。スキャン伝送の概念を説明するための図。コモンメモリ内の伝送データ用領域の割り付け例を示す概念図。第２の実施の形態においてＩ／Ｏデータの一括入出力方法を説明するための概念図。制御プログラム実行回路の動作と、Ｉ／Ｏインタフェースの動作とのタイミング図。第３の実施の形態に適用される制御装置が実装されたユニットの構成例を示すブロック図。制御モジュールや伝送モジュールのデータを制御装置のコモンメモリへ配置する様子を説明する概念図。第５の実施の形態における複数の制御装置の接続例を示す図。ある制御装置のコモンメモリに、他の制御装置からデータを書き込む方法の一例を示す概念図。第６の実施の形態における複数の制御装置の接続例を示す図。第６の実施の形態において複数の制御装置間でのデータ交換方法を説明するための図。従来技術による制御装置の構成例を示す機能ブロック図。

符号の説明

１…制御装置、２…Ｉ／Ｏ、３…モニタ装置、１１…ＣＰＵ、１２…プログラムメモリ、１３…データメモリ、１４…制御プログラム実行回路、１５…制御プログラムメモリ、１６…制御データメモリ、１７…Ｉ／Ｏインタフェース、１８…通信インタフェース、１９…システムバス、２０…データ伝送回路、２１…コモンメモリ、２１ａ…送信データ領域、２１ｂ…受信データ領域、２１ｄ…Ｉ／Ｏデータ領域、２１ｆ…Ｉ／Ｏデータ領域、２１ｈ…Ｉ／Ｏ出力データ、２１ｉ…Ｉ／Ｏデータ領域、２１ｊ…データ上書き用領域、２２…伝送路、２３…他制御装置、２４…モジュール間インタフェース、２５…モジュール間接続バス、２６…その他のモジュール、２７…専用バス、３０…制御対象、３２…ユニット、３３…制御モジュール、３４…伝送モジュール、３５…モジュール間バス、３７〜３９…伝送路、４０…制御装置

Claims

データ入出力手段と、プログラム実行手段と、データ伝送手段と、コモンメモリと、ＣＰＵとを備えた制御装置であって、
前記データ入出力手段は、前記ＣＰＵ及び前記プログラム実行手段と独立して動作することが可能であり、前記制御対象から制御対象情報を取得し、この取得した制御対象情報を前記コモンメモリに格納するとともに、前記コモンメモリに格納されている制御情報を、前記制御対象に出力し、
前記プログラム実行手段は、前記データ入出力手段及び前記データ伝送手段と独立して動作することが可能であり、前記コモンメモリに格納された前記制御対象情報を用いて、前記制御対象を制御する制御プログラムを実行して前記制御対象の制御情報を作成し、前記作成した制御情報を前記コモンメモリ内に備えられた送信データ領域に格納し、
前記データ伝送手段は、前記ＣＰＵ及び前記プログラム実行手段と独立して動作することが可能であり、前記コモンメモリ内の前記送信データ領域に格納されている制御情報を、他の制御装置に伝送するとともに、前記他の制御装置から伝送された制御情報を受信し、前記受信した制御情報を前記コモンメモリ内の、前記他の制御装置それぞれのために備えられた受信データ領域に格納し、
前記ＣＰＵは、前記コモンメモリに格納されている制御対象情報を読み出し、前記制御情報を前記コモンメモリに格納し、
前記コモンメモリには更に、前記制御装置の下流に配置されたモジュールが保持する情報のコピーが格納され、この情報を前記他の制御装置によって利用できるようにした制御装置。
請求項１に記載の制御装置において、
情報を保持または取得することが可能な機器に接続されている場合、この機器によって保持または取得された情報を取得し前記コモンメモリに格納する情報取得手段を備えた制御装置。
請求項１に記載の制御装置において、
前記コモンメモリに格納されている情報と、前記他の制御装置に格納されている情報とを等値化する等値化手段を備えた制御装置。