JP2004171678A - 情報記憶装置、情報記憶方法、及び情報記憶プログラム - Google Patents
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Abstract
【課題】同期クロックを用いて動作のタイミングを制御する同期型情報記憶装置において、高効率な動作処理から性能の向上を図ると共に、ＤＲＡＭの特徴である低消費電力も実現させる。
【解決手段】電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有し、該データの入出力のタイミングに同期クロックが用いられる情報記憶装置において、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作又は前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作との２つの動作を前記同期クロックの単独クロックを同期のタイミングとして処理する。
【選択図】 図２
【解決手段】電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有し、該データの入出力のタイミングに同期クロックが用いられる情報記憶装置において、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作又は前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作との２つの動作を前記同期クロックの単独クロックを同期のタイミングとして処理する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は電荷を蓄積させることでデータを記憶するタイプの情報記憶装置に関し、特にクロック信号によって同期をとる方式の同期型情報記憶装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータなどのシステムのメインメモリとして用いられる情報記憶装置の一例として、ＤＲＡＭ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が広く用いられてきており、その中でも従来の非同期なＤＲＡＭよりも高速化が可能なＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：同期型ＤＲＡＭ）を用いる例が増加してきている。ＳＤＲＡＭは、ベースとなるクロック周波数に動作を同期させるメモリ装置であり、タイミングの認識がクロック信号に同期することから確実なものとなり、高速な動作が実現される。特に、システムクロックに同期しながら連続的にデータを出力する（所謂バースト転送時など）場合に高効率なデータ送出が可能となる。
【０００３】
ここで、ＳＤＲＡＭの動作について説明すると、１つのクロック内に行われる動作としては、アクティベート動作、リード動作またはライト動作、プリチャージ動作などの各動作がデータの取扱いに用いられている。これらの動作は外部からの例えばメモリコントローラからのコマンドによって指示される。各基本動作について、簡単には、アクティベート動作は、メモリセルのデータをセンスアンプで増幅するように取り出す動作であり、リード動作はセンスアンプに存在するデータを出力バッファを介して出力する動作であり、ライト動作はＩ／Ｏ線にあるデータをセンスアンプまで送る動作である。また、プリチャージ動作はセンスアンプに存在するデータを以ってメモリセルに書き戻す動作である。
【０００４】
入力バッファの高速応答性を損なうことなく必要な動作サイクルでのみ入力バッファ回路を活性化させ、低消費電流化をも実現することができる同期型半導体記憶装置を提供する技術が知られている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００２−０７４９５３号公報
【０００６】
【発明が解決しようとする課題】
一般に、従来のＳＤＲＡＭは１つのクロック内に行う動作はアクティベート動作、リード動作又はライト動作、プリチャージ動作のいずれか１つを行うように設計されている。また、通常のＳＤＲＡＭにおいても、動作を保証するための時間的な制約があり、コマンドの発行に際してレイテンシーの制約や実時間の制約がある。レイテンシーの制約とは、同期クロックの周波数には無関係の制約であり、リードコマンドを発行してからデータが出てくるまでのクロック数であるＣＡＳレイテンシーなどが代表的な例である。これに対して実時間の制約としては、通常、アクティベート動作からプリチャージ動作までの時間であるＴｒａｓ （ＲＡＳアクティベート時間）、アクティベート動作からリード動作までの時間であるＴｒｃｄ （ＲＡＳ−ＣＡＳ遅延時間）、プリチャージ動作からアクティベート動作までの時間であるＴｒｐ （プリチャージ時間）などのパラメータがあり、コマンド発行には最低でもこれらの時間だけ待つ必要があり、待たない場合には動作保証されないことになる。
【０００７】
ＳＤＲＡＭにおける時間的な制約の中、前述の実時間の制約については、動作周波数が遅くなりクロックの周期が前記実時間の制約よりも長くなる時では、コマンドの発行タイミングは各サイクルごとに決められていることから、クロック毎にコマンドの発行が可能であった場合でもクロックの周期の大半が動作に必要のない空き時間となってしまい、当該ＳＤＲＡＭの性能が低下すると言う問題が生ずる。
【０００８】
また、ＳＤＲＡＭの一例として、アクティベート動作、リード動作又はライト動作、プリチャージ動作の３つの動作を同時に実行する、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の如きＤＲＡＭも知られている。この様なＤＲＡＭにおいては、ページの管理などをＤＲＡＭコントローラーに持たせなくとも済むと言う利点があるものの、全クロック毎にプリチャージ動作を実行してしまうため、ＤＲＡＭの特徴である低消費電力を損なうと言う問題点が生ずる。
【０００９】
そこで、本発明は上述の技術的な課題に鑑み、同期クロックを用いて動作のタイミングを制御する同期型情報記憶装置において、高効率な動作処理から性能の向上を図ると共に、ＤＲＡＭの特徴である低消費電力も実現できる情報記憶装置、及びその情報記憶方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上述の技術的な課題を解決するため、本発明の情報記憶装置は、電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有し、該データの入出力のタイミングに同期クロックが用いられる情報記憶装置において、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作又は前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作との２つの動作を前記同期クロックの単独クロックを同期のタイミングとして処理することを特徴とする。
【００１１】
データの入出力のタイミングに同期クロックが用いられる情報記憶装置では、同期クロックが低周波数側にシフトした場合では、その性能面から１クロックの期間でも十分に２つの動作を行うことが可能な場合がある。従って、２つの動作を行うコマンドを新たに設定し、これら２つの動作を同期クロックの単独クロックを同期のタイミングとして処理することで、高効率なデータ処理が可能となる。また、複数の動作を行う場合でも３つの基本動作の全てを毎クロックごとに行うものではないため、動作の一部が省略可能となり、低消費電力化が可能である。
【００１２】
また、本発明の他の情報記憶装置は、電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有する情報記憶装置において、要求されたメモリセルのアドレスと前記増幅器に一時的に保持されているデータとを比較する比較器を備え、前記比較器は、前記増幅器のデータのアドレスと一致しないとき、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作、前記増幅器について当該情報記憶装置の外部に対する入出力動作、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作の順番で、１つの単独クロックを同期のタイミングとして一度にまとめて処理させるように指示を出すことを特徴とする。
【００１３】
この情報記憶装置によれば、要求信号の受信時に該要求信号にかかるメモリセルのアドレスと、前記受信時における前記増幅器に一時的に保持されているデータのアドレスとが比較されるため、同じアドレスからのデータを連続的に出力する場合などにおいて、特に高速なデータ出力が実現されることになり、当該情報記憶装置の性能向上を図ることができる。
【００１４】
また、本発明の他の情報記憶装置は、電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有し、同期クロックの単独クロック毎に前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作と、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作とを行う情報記憶装置において、要求されたメモリセルのアドレスと前記増幅器に入っているデータを比較する比較器を備え、前記増幅器のデータのアドレスと一致するとき、前記同期クロックの単独クロックを同期のタイミングとして、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作、前記増幅器について当該情報記憶装置の外部に対する入出力動作、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作の順番で一度にまとめて処理させるように指示を出すことを特徴とする。
【００１５】
この情報記憶装置によれば、要求信号の受信時に該要求信号にかかるメモリセルのアドレスと、前記受信時における前記増幅器に一時的に保持されているデータのアドレスとが比較されるため、同じアドレスからのデータを連続的に出力する場合などにおいて、特に高速なデータ出力が実現されることになり、当該情報記憶装置の性能向上を図ることができる。
【００１６】
本発明の情報記憶方法は、要求信号を受けた際に該要求信号にかかるメモリセルのアドレスと増幅器に一時的に保持されているデータのアドレスと比較する手順と、比較した結果に応じて前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作と、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作とを選択的に実行する手順とを有することを特徴とする。
【００１７】
本発明の情報記憶方法によれば、アドレスの比較が行われることから、同一クロック内で並行して処理できる動作が選択可能であり、そのアドレスの比較に基づき最適な動作が選択される。選択された動作は、同一クロック内で並行して処理が可能であり、高速な処理が実現される。
【００１８】
【発明の実施の形態】
本発明の情報記憶装置の一例としてのＳＤＲＡＭ （Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：同期型ＤＲＡＭ）について、図面を参照しながら説明する。
【００１９】
図１は、本実施の形態のメモリユニット３１と該メモリユニット３１に制御信号を送るために設けられるメモリコントローラ３０を示すブロック図である。メモリユニット３１がＳＤＲＡＭの構成になっており、可変なクロック信号ＣＬＫｖが所要の周波数制御部から供給される構造になっている。
【００２０】
メモリコントローラ３０は、ＤＲＡＭであるメモリユニット３１の動作を制御するための制御信号を出力するデバイスである。制御信号は、ＣＳ（チップセレクト）、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）、ＣＫＥ（クロックイネーブル）、ＢＡ（バンク）、行アドレス（カラムアドレス）、列アドレス（ロウアドレス）などの各種制御信号、アドレス信号に加えて、本実施形態ではＥＸＴ（エクステンション）信号とＭＯＤＥ（モード）信号が出力されて、これらの制御信号がメモリユニット３１に入力される。なお、これらの信号とコマンドの対応関係については、図２を参照しながら後述する。また、このメモリコントローラ３０には、可変なクロック周波数ＣＬＫｖの周波数情報Ｉｎｆｑが図示しない周波数制御部やＣＰＵから供給され、周波数情報Ｉｎｆｑに基づく制御も可能である。
【００２１】
メモリユニット３１は、メモリバンク５５と、各セルの充電された電荷を増幅させるセンスアンプ５６や、その他の周辺回路から構成される。メモリバンク５５は、実際にデータを記憶する回路であり、複数のセル５５ａから構成されている。各セル５５ａは、コンデンサ状の構成となっており、データに対応して、各セル５５ａを電荷が充電された状態とするか、または、充電されない状態とすることにより、各セル５５ａの充電状態のパターンによりデータを記憶するものである。本実施の形態においてはセル５５ａは、１個のメモリバンク５５に対して８×８個設けられている例を示しているが、当然のことながら、セル５５ａの数は、これ以外の数であってもよい。
【００２２】
また、メモリバンク５５上の行毎のセル５５ａの集まりは、特にページ５５ｂと呼ばれる。さらに、メモリバンク５５は、リフレッシュ制御回路のリフレッシュタイミング発生器よりリフレッシュ信号が入力されるか、または、行セレクタ５３より読み出し信号が入力されると、信号が入力された行に対応するページ５５ｂ単位で、各セル５５ａの電荷をセンスアンプ５６に転送する。尚、図１中、メモリバンク５５の縦横に表示された番号（０乃至７）は、メモリバンク５５の各セル５５ａの垂直方向の位置を示す行、および、水平方向の位置を示す列のそれぞれの番号を示している。
【００２３】
センスアンプ５６は、行セレクタ５３により指定されたページ５５ｂのセル５５ａのデータが転送されてくると、それを受け取り、さらに、所定の電位まで増幅し、再び、元のページ５５ｂに転送することができる。このとき、電荷が蓄積された状態で、列セレクタ５７より指定された列のデータを読み出し信号が入力されると、センスアンプ５６は、指定された列のデータを読み出して、出力アンプ５８に出力する。
【００２４】
尚、図１中、センスアンプ５６は、１ページ５５ｂ分のセル５５ａの電荷だけしか増幅できない構成となっている。このため、リフレッシュ処理、または、読み出し処理のいずれかの１ページ分の処理だけしか処理できないので、セルフリフレッシュタイミング発生器より発生されるリフレッシュ信号、または、行セレクタ５３より発生される読み出し信号は、これらの処理が、いずれかの行に対して実行されるタイミングとなるように発生されるようにＣＰＵにより制御される。また、センスアンプ５６は、複数のページ（行）に対して、リフレッシュ処理、または、読み出し処理を同時に並列処理できるよう複数に設けるようにしても良い。
【００２５】
列アドレスラッチ５２は、メモリコントローラ３０から入力されるＣＡＳ信号を受信すると、動作状態をオンにし、メモリバンク５５上のセル５５ａの位置を示すアドレスの列の情報を列セレクタ５７に出力する。列セレクタ５７は、列アドレスラッチ５２より入力された列に対応するセンスアンプ５６上のデータの読み出し信号をセンスアンプ５６に出力し、出力アンプ５８に読み出させる。出力アンプ５８は、入力された電荷をさらに倍増して、メモリコントローラ３０を介してＣＰＵにデータを出力する。
【００２６】
次に、ＣＰＵからの指令によりメモリコントローラ３０がメモリバンク５５のセル５５ａのデータを読み出す動作について説明する。例えば、ＣＰＵからの指令により、メモリコントローラ３０がＤＲＡＭのメモリバンク５５の６行４列目のセル５５ａのデータを読み出そうとする場合、ＣＰＵは、メモリコントローラ３０に第６行第４列目のセル５５ａのデータを読み出すように指令する。メモリコントローラ３０の制御信号発生部は、この指令を受け取ると、ＲＡＳ信号を行アドレスラッチ５１に出力した後、対応するアドレスの信号を行アドレスラッチ５１、および、列アドレスラッチ５２に出力する。行アドレスラッチ５１は、ＲＡＳ信号を制御信号発生部より受け取ると、その動作をオンにし、続けて受信されるアドレス情報の行の情報を行セレクタ５３に出力する。従って、本実施の形態のＳＤＲＡＭの場合、「第６行目」という情報が、行セレクタ５３に出力される。
【００２７】
行セレクタ５３は、行アドレスラッチ５１から入力された行の情報に基づいて、その行に対応するページ５５ｂのセル５５ａの電荷をセンスアンプ５６に転送させる読み出し信号を出力する。すると、本実施の形態のＳＤＲＡＭの場合、メモリバンク５５上の図中実線で囲まれた第６行目のページ５５ｂのセル５５ａの電荷が、センスアンプ５６に出力される。センスアンプ５６は、転送されてきた電荷の電荷量を所定の値まで増幅させる。このセル５５ａの情報が読み出されてセンスアンプ５６で増幅される動作がアクティベート動作である。
【００２８】
このとき、制御信号発生部は、ＣＡＳ信号を列アドレスラッチ５２に出力すると共に、アドレス信号を行アドレスラッチ５１、および列アドレスラッチ５２に出力する。列アドレスラッチ５２は、ＣＡＳ信号を制御信号発生部より受け取ると、その動作をオンにし、続けて受信されるアドレス情報の列の情報を列セレクタ５７に出力する。従って、本実施の形態のＳＤＲＡＭの場合、「第４列目」という情報が、列セレクタ５７に出力される。
【００２９】
列セレクタ５７は、入力された列の情報に基づいて、その列に対応するセンスアンプ５６で増幅された電荷を出力アンプ５８に転送させる読み出し信号を出力する。すなわち、本実施の形態のＳＤＲＡＭの場合、センスアンプ５６は、この読み出し信号に基づいて、図中実線で囲まれた第４列目のセル５５ａの電荷が、出力アンプ５８に出力される。このセンスアンプ５６から出力アンプ５８にデータを出力する動作がリード動作である。
【００３０】
出力アンプ５８は、転送されてきた電荷の電荷量を転送に必要な所定の値まで増幅させた後、メモリコントローラ３０を介してＣＰＵにデータを出力する。尚、この後、センスアンプ５６は、増幅した第６行目のページ５５ｂの電荷を、再びメモリバンク５５上の元のセル５５ａに戻すことを行う。これがプリチャージ動作である。従って、データの読み出しがなされた（図１の場合、第６行目）ページ５５ｂ上の８個のセル５５ａは、充電電荷量が元の状態（フルチャージ状態）に戻されることになる。
【００３１】
以上の動作は、一般的なＳＤＲＡＭと同様であり、本実施の形態のＳＤＲＡＭにおいては、更にセル５５ａからセンスアンプ５６までの電荷を取り出すアクティベート動作又はセンスアンプ５６からセル５５ａに対して電荷を蓄積させるプリチャージ動作と、センスアンプ５６について当該ＳＤＲＡＭの外部に対するリード・ライト動作との２つの動作を同期クロックの単独クロックを同期のタイミングとして処理することが可能である。また、本実施の形態のＳＤＲＡＭにおいては、センスアンプ５６に保持されているデータのアドレスに応じ同期クロックの単独クロックで行われる動作として、センスアンプ５６からセル５５ａに対して電荷を蓄積させるプリチャージ動作がセル５５ａからセンスアンプ５６までの電荷を取り出すアクティベート動作よりも先行することも特徴としている。
【００３２】
これらの拡張されたＳＤＲＡＭの動作について更に具体的に説明する。本実施の形態のＳＤＲＡＭでは、単独クロック内の複合動作のパターンとして、アクティベート動作（”Ａ”）に続いて連続的に次のリード動作（”Ｒ”）を行うアクティベート・リード動作（”Ａ＋Ｒ”）と、アクティベート動作（”Ａ”）に続いて連続的に次のライト動作（”Ｗ”）を行うアクティベート・ライト動作（”Ａ＋Ｗ”）と、これらの複合動作のパターンにそれぞれセンスアンプ５６からセル５５ａに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）を単独クロック内で先行させたプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）及びプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）とが４つの拡張複合動作として実行可能となっている。なお、本実施の形態のＳＤＲＡＭのこれら４つの拡張複合動作は一例に過ぎず、他の組み合わせからなる複合動作も可能である。
【００３３】
このような拡張されたＳＤＲＡＭの動作は、図２に示す信号・コマンド対応表によってコマンド発行が行われる。図２に示す信号とコマンドの対応は一例に過ぎず、他の組み合わせによってコマンドを発行するようにしても良い。なお、コマンドの指定を既存の信号の組み合わせではなく、新たな信号を追加して形成するようにすることも可能である。また、バー記号は簡単のために省略している。
【００３４】
図２に示すように、基本的にはＭＯＤＥ信号とＥＸＴ信号が前述の４つの拡張複合動作に対するコマンドを有効化する。すなわち、ＥＸＴ信号が”Ｌ”（低レベル）とされ且つＭＯＤＥ信号も”Ｌ”（低レベル）とされた場合に、センスアンプ５６からセル５５ａに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）を単独クロック内で先行させたプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）及びプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）のどちらかの動作が行われることになり、その際にＷＥ（ライトイネーブル）信号が”Ｈ”（高レベル）の場合に、プリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）が実行され、逆にＷＥ（ライトイネーブル）信号が”Ｌ”（低レベル）の場合に、プリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）が実行される。
【００３５】
残りの２つの拡張複合動作であるアクティベート動作（”Ａ”）に続いて連続的に次のリード動作（”Ｒ”）を行うアクティベート・リード動作（”Ａ＋Ｒ”）と、アクティベート動作（”Ａ”）に続いて連続的に次のライト動作（”Ｗ”）を行うアクティベート・ライト動作（”Ａ＋Ｗ”）とは、ＥＸＴ信号が”Ｌ”（低レベル）とされ且つＭＯＤＥ信号が”Ｈ”（高レベル）とされた場合に実行される。これらの場合でも、アクティベート・リード動作（”Ａ＋Ｒ”）とアクティベート・ライト動作（”Ａ＋Ｗ”）の間の違いは、ＷＥ（ライトイネーブル）信号に依存し、ＷＥ（ライトイネーブル）信号が”Ｈ”（高レベル）の場合に、アクティベート・リード動作（”Ａ＋Ｒ”）が実行され、逆にＷＥ（ライトイネーブル）信号が”Ｌ”（低レベル）の場合に、アクティベート・ライト動作（”Ａ＋Ｗ”）が実行される。
【００３６】
他の動作、すなわちＳＤＲＡＭの基本的な動作は、ＥＸＴ信号が”Ｈ”（高レベル）の時に実行され、ＣＳ（チップセレクト）信号、ＲＡＳ（ロウアドレスストローブ）信号、ＣＡＳ（カラムアドレスストローブ）信号、ＷＥ（ライトイネーブル）信号の組み合わせで各種コマンドが指定される。具体的には、先ず、ＣＳ（チップセレクト）信号が”Ｌ”（低レベル）となった時に、当該メモリユニット３１が選択されている状態となり、ＣＳ信号が”Ｈ”レベルの時、非動作（ＤＥＳＬ）となる。
【００３７】
前述の如きアクティベート動作”Ａ”、リード動作”Ｒ”、プリチャージ動作”Ｐ”のそれぞれコマンドは、ＣＳ（チップセレクト）信号が”Ｌ”レベルで、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）の各信号の組み合わせによって形成される。具体的には、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでアクティベート動作のコマンド（ＡＣＴ）が構成され、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでリード（読み出し）動作のコマンド（ＲＥＡＤ）が構成され、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでライト（書き込み）動作のコマンド（ＷＲＩＴＥ）が構成され、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでプリチャージ動作のコマンド（ＰＲＥ）若しくは全バンクプリチャージ動作のコマンド（ＰＡＬＬ）が構成される。
【００３８】
また、命令なし（ＮＯＰ）は、ＣＳ（チップセレクト）信号が”Ｌ”レベルで、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせで構成され、メモリセルのデータを十分な充電状態とするリフレッシュ（ＲＥＦ）は、ＣＳ信号が”Ｌ”レベルで、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせで構成される。モードセット（ＭＲＳ）はＣＳ信号が”Ｌ”レベルで、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせで構成され、バーストストップ（ＢＳＴ）はＣＳ信号が”Ｌ”レベルで、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせで構成される。
【００３９】
この図２に示す信号とコマンドの対応は一例に過ぎず、他の組み合わせによってコマンドを指定するようにしても良い。また、拡張複合動作としてプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）、プリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）、アクティベート・リード動作（”Ａ＋Ｒ”）、及びアクティベート・ライト動作（”Ａ＋Ｗ”）の４つを例示したが、さらに多くの拡張複合動作を実行可能とさせる場合では、例えばＭＯＤＥの指定について複数ビットに拡張することで対応が可能となる。
【００４０】
次に、図３及び図４を参照しながら、本実施の形態のＳＤＲＡＭによる動作について更に詳しく説明する。図３は低周波数の同期クロックを与えた時の性能を示すものであり、（Ａ）は従来のＤＲＡＭ（比較例）の最高動作周波数（Ｆｍａｘ）でのリード動作を示すタイムチャート、（Ｂ）は従来のＤＲＡＭの最高動作周波数（Ｆｍａｘ）の半分の周波数（Ｆｍａｘ／２）でのリード動作を示すタイムチャート、（Ｃ）は本実施の形態のＳＤＲＡＭを用いて拡張複合動作を実行した場合のタイムチャートである。図中、”Ａ”はアクティベート動作、”Ｒ”はリード動作、”Ｐ”はプリチャージ動作をそれぞれ示す。
【００４１】
従来のＤＲＡＭ（比較例）の場合、図３の（Ａ）に示すように、ＤＲＡＭの最高動作周波数（Ｆｍａｘ）で同期がとれている状態では、データの出力（図中、灰色領域）までにアクティベート動作”Ａ”、リード動作”Ｒ”、プリチャージ動作”Ｐ”の３つが各単独クロックで動作して合計３クロックかかることになる。図３の（Ａ）では３クロック目のプリチャージのクロックでデータの出力がなされていることが分かる。この同じＤＲＡＭを最高動作周波数（Ｆｍａｘ）の半分の周波数（Ｆｍａｘ／２）で動作させた場合を示すのが、図３の（Ｂ）のタイムチャートである。ＤＲＡＭは同期型であるために、クロックの周期が２倍に長くなった場合でも、同様にアクティベート動作”Ａ”、リード動作”Ｒ”、プリチャージ動作”Ｐ”の３つが各単独クロックで動作して合計３クロックかかることには変わりがなく、それぞれのクロックが２倍の周期となることから、最高動作周波数（Ｆｍａｘ）のクロックで第５番目と第６番目に該当するタイミングでデータが出力される。この時、各動作は余裕を以って処理されることになるが、クロックで同期するように制御されることから、動作も２倍多く時間がかかることになる。
【００４２】
図３の（Ｃ）では、アクティベート動作”Ａ”とリード動作”Ｒ”とが複合して行われるアクティベート・リード動作（”Ａ＋Ｒ”）が実行され、その結果としてデータの出力が（Ｂ）の場合に比べて１クロック分も早くなっている。前述のように、アクティベート動作”Ａ”とリード動作”Ｒ”の各動作は、最高動作周波数（Ｆｍａｘ）の単独クロック内で処理が終了するように構成されており、従って、最高動作周波数（Ｆｍａｘ）の周期が２倍に長くなる半分の低い周波数の場合では、１クロックの間に２つの動作を処理でき、ここではアクティベート・リード動作（”Ａ＋Ｒ”）が実行される。その結果、次の第２番目のクロックはプリチャージ動作”Ｐ”となり、（Ｂ）の場合に比べて１クロック分も早く処理が可能となる。このように拡張複合動作であるアクティベート・リード動作（”Ａ＋Ｒ”）を用いることで、全体としての高速処理が実現され、メモリの性能が向上する。
【００４３】
次に図４を参照しながら、本実施の形態のＳＤＲＡＭが低消費電力も達成できる点についても説明する。図４の（Ａ）は、従来のＤＲＡＭの一例として、アクティベート動作、リード動作、プリチャージ動作の３つの動作を単独クロック内に実行する、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の如きＳＤＲＡＭの動作を示すタイムチャートである。この従来のＤＲＡＭの一例では、各クロック毎にそれぞれアクティベート動作、リード動作、プリチャージ動作の３つの動作（”Ａ＋Ｒ＋Ｐ”）が実行される。データも各クロック毎に出力されることになる。３つの動作の中、アクティベート動作（”Ａ”）とプリチャージ動作（”Ｐ”）はそれぞれ各メモリバンクに対応したセンスアンプを稼動させて増幅する動作が伴うため、それぞれ消費電力がリード動作やライト動作に比べて大きくなる。例えば、図４の（Ａ）のように、アクティベート動作、リード動作、プリチャージ動作の３つの動作を単独クロック内に実行することを連続して５回行った場合では、アクティベート動作が合計５回、リード動作が合計５回、プリチャージ動作が合計５回となり、その分だけ電力が消費されることになる。
【００４４】
これに対して本実施の形態のＳＤＲＡＭの場合では、特定のセルをリード動作で読み出すためにアクティベート動作で読み出された行アドレス（ページ）の中に、次回以降の指令で読み出されるデータ（セル）が含まれる場合、アクティベート動作やプリチャージ動作が適度に省略された形式の指令に代えることができ、図４の（Ｂ）の例では、アクティベート・リード動作（”Ａ＋Ｒ”）が第１番目のクロックで指令され、第２番目と第３番目のクロックでリード動作（”Ｒ”）が指令され、第４番目のクロックでプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）が指令され、第５番目のクロックでは再びリード動作（”Ｒ”）が指令される。この一連の動作では、全ての動作にリード動作が含まれることから、データも各クロック毎に出力されることになる。この図４の（Ｂ）の例では、最初の３クロックでは、データの読み出しにかかるアドレス（ページ）が変わらない例となっており、その分だけプリチャージ動作やアクティベート動作を省略することが可能である。また、第４番目のクロックのコマンドは、センスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）がセルからセンスアンプまでの電荷を取り出すアクティベート動作（”Ａ”）よりも先行する。このプリチャージ・アクティベート・リード動作は行アドレス（ページ）が変化する場合に指定すれば良く、逆に読み出しの際にその前後のデータについての行アドレス（ページ）が変化しない場合においては、消費電力の小さなリード動作（”Ｒ”）だけを指定すれば良いことになる。図４の（Ｂ）の例では、５クロックのデータの読み出しに関して、アクティベート動作が合計２回、リード動作が合計５回、プリチャージ動作が合計１回となり、図４の（Ａ）の動作との比較において、アクティベート動作の３回分とプリチャージ動作の４回分だけ電力の消費が節約されることになる。これらアクティベート動作とプリチャージ動作は、元来消費電力が大きいことから、アクティベート動作とプリチャージ動作のそれぞれ動作回数の節約は大幅な消費電力の低減となる。
【００４５】
このような毎回プリチャージを行わない制御方法では、通常はアクティベート・リード動作（”Ａ＋Ｒ”）のコマンドを発行してデータの入出力をする。するとコマンド発行後はページはアクティブのままであり、アクセスにかかるページが同じページである場合では、単なるリード動作を行うようにすれば良い。一方、アクセスにかかるページが異なるページである場合では、１クロック内にプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）をこの順番で、特にセンスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）がセルからセンスアンプまでの電荷を取り出すアクティベート動作（”Ａ”）よりも先行するようにすることで、全くレイテンシーは従来のＳＲＡＭ的なＤＲＡＭと変わらないまま、不必要なアクティベート動作とプリチャージ動作を抑制することができ、低消費電力化を実現できることになる。
【００４６】
次に、図５〜図７を参照して、本実施の形態のＳＤＲＡＭにおける他の制御方法について説明する。図５はリクエストにかかるアドレスとセンスアンプのデータのアドレスの比較を行って複合動作のコマンドを発行するためのフローチャートである。このフローチャートに従って処理を行うのは、例えばメモリコントローラなどの制御デバイスであるが、メモリがマイコンの一部などである場合には、周辺に配設されるメモリ制御回路である。
【００４７】
先ず、手順Ｓ１０でＣＰＵなどの演算処理デバイスからリクエストを受信する。このリクエストは、例えば、データの読み出しや書き込みなどの要求であり、所定のメモリセルのアドレスを指定して要求がメモリコントローラなどの制御デバイスに入力する。次に、手順Ｓ１１でリクエストにかかるセルのアドレスと、ＳＤＲＡＭのセンスアンプに入っている現在のデータのアドレスとを比較する。この比較によって次の３つの場合分けがなされる。
【００４８】
第１はセンスアンプにデータが入っていない場合であり、この場合には手順Ｓ１２に進み、アクティベート・リード動作（”Ａ＋Ｒ”）のコマンド若しくはアクティベート・ライト動作（”Ａ＋Ｗ”）のコマンドを発行してデータの入出力をする。このコマンドの発行の後、手順Ｓ１５に進み、次のリクエストの待機状態に入る。手順Ｓ１１の第２の場合はセンスアンプのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致する場合である。この場合には、手順Ｓ１３に進み、リード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。センスアンプのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致する場合では、セルからセンスアンプまでの電荷を取り出すアクティベート動作（”Ａ”）やセンスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）が不要となることから、単発のリード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドの発行だけで処理を進めることができ、このようにリード動作（”Ｒ”）若しくはライト動作（”Ｗ”）の単発なコマンドで処理を進めることにより、不必要で消費電力が比較的に大きなアクティベート動作とプリチャージ動作を抑制することができる。このコマンドの発行の後、手順Ｓ１５に進み、次のリクエストの待機状態に入る。
【００４９】
手順Ｓ１１の第３の場合は、センスアンプにデータが入っている場合であって、そのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致しない場合である。この場合には、手順Ｓ１４に進み、プリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）のコマンド若しくはプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）のコマンドが発行される。センスアンプのロウアドレスがリクエストにかかるセルのロウアドレスと一致しない場合では、データの置換が必要となり、それには先行するデータを書き戻した後にセンスアンプまで読み出す必要があり、センスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）がセルからセンスアンプまでの電荷を取り出すアクティベート動作（”Ａ”）よりも先行することになる。アクティベート動作（”Ａ”）の後、リード動作（”Ｒ”）若しくはライト動作（”Ｗ”）のコマンドが発行され、所要のリクエストにかかるアドレスのデータが読み込まれ若しくは書き込まれる。このコマンドの発行の後、手順Ｓ１５に進み、次のリクエストの待機状態に入る。
【００５０】
このようなフローチャートに従う処理によって、特にレイテンシーなどを変更せずに、不必要なアクティベート動作とプリチャージ動作を抑制することができ、低消費電力化を実現できることになる。なお、この図５に示す処理は、プリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）のコマンド、プリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）のコマンド、アクティベート・リード動作（”Ａ＋Ｒ”）のコマンド、アクティベート・ライト動作（”Ａ＋Ｗ”）のコマンド、リード動作（”Ｒ”）のコマンド、及びライト動作（”Ｗ”）の６つのコマンドが常に発行できるプログラムとなっている。
【００５１】
図６及び図７を参照して、本実施の形態のＳＤＲＡＭにおける更に他の制御方法について説明する。図６及び図７はプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）の如き３つの動作を単独クロックで実行できる程周波数が低下していない場合も考慮した処理の一例のフローチャートである。なお、図６のＡ（手順Ｓ２５）が図７のＡに連続する。このフローチャートに従って処理を行うのは、例えばメモリコントローラなどの制御デバイスであるが、メモリがマイコンの一部などである場合には、周辺に配設されるメモリ制御回路である。
【００５２】
先ず、手順Ｓ２０でＣＰＵなどの演算処理デバイスからリクエストを受信する。このリクエストは、例えば、データの読み出しや書き込みなどの要求であり、所定のメモリセルのアドレスを指定して要求がメモリコントローラなどの制御デバイスに入力する。次に、手順Ｓ２１でリクエストにかかるセルのアドレスと、ＳＤＲＡＭのセンスアンプに入っている現在のデータのアドレスとを比較する。この比較によって次の３つの場合分けがなされることは図５のフローと同様である。
【００５３】
第１はセンスアンプにデータが入っていない場合であり、この場合には手順Ｓ２２に進み、アクティベート・リード動作（”Ａ＋Ｒ”）のコマンド若しくはアクティベート・ライト動作（”Ａ＋Ｗ”）のコマンドを発行してデータの入出力をする。次に手順Ｓ２４に進み、必要な場合には、リード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。このコマンドの発行の後、手順Ｓ２６に進み、次のリクエストの待機状態に入る。
【００５４】
手順Ｓ２１の第２の場合はセンスアンプのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致する場合である。この場合には、手順Ｓ２３に進み、リード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。センスアンプのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致する場合では、セルからセンスアンプまでの電荷を取り出すアクティベート動作（”Ａ”）やセンスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）が不要となることから、単発のリード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドの発行だけで処理を進めることができ、このようにリード動作（”Ｒ”）若しくはライト動作（”Ｗ”）の単発なコマンドで処理を進めることにより、不必要で消費電力が比較的に大きなアクティベート動作とプリチャージ動作を抑制することができる。このコマンドの発行の後、手順Ｓ２６に進み、次のリクエストの待機状態に入る。
【００５５】
手順Ｓ２１の第３の場合は、センスアンプにデータが入っている場合であって、そのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致しない場合である。この場合には、手順Ｓ２５に進み、図７のフローに移行する。図７では、更に３種類の処理方法が進められるが、プリチャージ動作（”Ｐ”）のコマンドが発行される手順Ｓ３１に進むか、プリチャージ・アクティベート動作（”Ｐ＋Ａ”）のコマンドが発行される手順Ｓ３４に進むか、プリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）のコマンド若しくはプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）のコマンドが発行される手順Ｓ３６に進むかのどれかが選択される。どれを選択するかは、クロック周波数と各動作に必要な期間との関係で決まるようにすることも可能である。例えば、プリチャージ動作、アクティベート動作、リード動作の３つの動作を単独クロックで処理できる場合に手順Ｓ３６に進み、３つの動作を単独クロックで処理できない場合には手順Ｓ３１や手順Ｓ３４に進むように制御できる。
【００５６】
手順Ｓ３１に進んだ場合では、プリチャージ動作（”Ｐ”）を行うためのコマンドが発行され、次いでアクティベート・リード動作（”Ａ＋Ｒ”）のコマンド若しくはアクティベート・ライト動作（”Ａ＋Ｗ”）のコマンドが発行される（手順Ｓ３２）。これらの手順Ｓ３１，Ｓ３２の組み合わせから、プリチャージ動作、アクティベート動作、リード動作若しくはライト動作の３つの動作が実行されることになる。次に手順Ｓ３３に進み、必要な場合には、リード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。このコマンドの発行の後、手順Ｓ３８に進み、次のリクエストの待機状態に入る。
【００５７】
手順Ｓ３４に進んだ場合では、先ず、プリチャージ・アクティベート動作（”Ｐ＋Ａ”）のコマンドが発行され、次いで手順Ｓ３５でリード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。このコマンドの発行の後、手順Ｓ３８に進み、次のリクエストの待機状態に入る。
【００５８】
手順Ｓ３６に進んだ場合では、プリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）のコマンド若しくはプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）のコマンドが発行され、次に手順Ｓ３７に進み、必要な場合には、リード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。このコマンドの発行の後、手順Ｓ３８に進み、次のリクエストの待機状態に入る。
【００５９】
このようなフローチャートに従う処理によって、特にレイテンシーなどを変更せずに、不必要なアクティベート動作とプリチャージ動作を抑制することができ、低消費電力化を実現できることになる。また、プリチャージ動作、アクティベート動作、リード動作の３つの動作を単独クロックで処理できないような低周波数のクロック信号で動作させる場合でも効率の良い処理が可能である。
【００６０】
次に、図８を参照しながら、本発明のＳＤＲＡＭを搭載したＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）の例について説明する。このＰＤＡは図示しない液晶表示部やタッチパネルなどに接続されるＰＤＡコア部６０を有しており、このＰＤＡコア部６０には、所要の情報処理手順を進めるＣＰＵ６１やコプロセッサ６２が配設されている。ＣＰＵ６１はバスライン６６に接続されており、このバスライン６６を介して低速な回路部への接続部となるバスブリッジ６７、高速な描画を実現するグラフィックエンジン６３、画像の取り込みを行うカメラとの接続のためのカメラインターフェイス６５、液晶表示部への信号の送受信を行うＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）コントローラ６４などが接続されている。
【００６１】
バスブリッジ６７には、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラ８１、Ｉ／Ｏ用のＩ／Ｏバス８２、タッチパネルインターフェイス８３、キーボードやジョグダイヤル、発光ダイオードなどのインターフェイス８４などの回路が接続され、更にクロック信号ＣＬＫｖとその周波数情報Ｉｎｆｑを出力する周波数制御部７６もバスブリッジ６７に接続されている。
【００６２】
前述のバスライン６６には、更に情報記憶デバイスであるＳＤＲＡＭ７１及びＤＲＡＭコントローラ７２が接続するように構成され、さらに外部メモリコントローラ７３も接続する。ＤＲＡＭコントローラ７２は、ＳＤＲＡＭ７１に対する制御信号を送る回路部であり、特に本実施の形態のＳＤＲＡＭでは、単独クロック内の複合動作のパターンの一例として、アクティベート・リード動作（”Ａ＋Ｒ”）と、アクティベート・ライト動作（”Ａ＋Ｗ”）と、これらの複合動作のパターンにそれぞれセンスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）を単独クロック内で先行させたプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）及びプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）とが４つの拡張複合動作として実行可能となっている。これらの各コマンドはＤＲＡＭコントローラ７２から情報記憶デバイスであるＳＤＲＡＭ７１に送られる。また、ＤＲＡＭコントローラ７２には、例えば周波数制御部７６から可変とされるクロック信号ＣＬＫｖの周波数情報Ｉｎｆｑが供給される。ＤＲＡＭコントローラ７２は周波数情報Ｉｎｆｑを用いデコードなどの演算処理を行い、クロック信号ＣＬＫｖの周波数が変わったときでもＳＤＲＡＭ７１の最適な処理を行う。これらＳＤＲＡＭ７１とＤＲＡＭコントローラ７２からなるメモリシステム４１では、クロック信号ＣＬＫｖの周波数が変わった際に、周波数情報Ｉｎｆｑに応じた処理で余分な待ち時間を省いた高速な処理が可能である。
【００６３】
また、メモリシステム４１だけではなく、外部メモリコントローラ７３についても拡張複合動作をさせるコマンドを発行し、外部メモリであるＳＤＲＡＭ７５が、複合動作を行うように構成しても良い。この拡張複合動作のパターンの一例として、同様に、アクティベート・リード動作（”Ａ＋Ｒ”）と、アクティベート・ライト動作（”Ａ＋Ｗ”）と、これらの複合動作のパターンにそれぞれセンスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）を単独クロック内で先行させたプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）及びプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）とが４つの拡張複合動作として挙げられる。また、可変とされるクロック信号ＣＬＫｖの周波数情報Ｉｎｆｑを外部メモリコントローラ７３に供給することもできる。外部メモリコントローラ７３は、外部メモリバスを介して接続するＲＯＭ７４やＳＤＲＡＭ７５に対する制御信号を送出する回路である。この外部メモリコントローラ７３でも周波数情報Ｉｎｆｑが用いられてデコードなどの演算処理を行い、クロック信号ＣＬＫｖの周波数が変わった際にＲＯＭ７４やＳＤＲＡＭ７５での余分な待ち時間を省いた最適な処理を行う。これら外部メモリコントローラ７３からなるコントローラ部４２と、ＲＯＭ７４及びＳＤＲＡＭ７５からなるメモリ部４３とでメモリシステムが構成され、前述のメモリシステム４１と同様に高速な処理が実現される。また、外部メモリコントローラ７３に接続するメモリとしてＲＯＭ７４やＳＤＲＡＭ７５は例示に過ぎず他のメモリや他の信号処理素子などであっても良い。更に、外部メモリコントローラ７３とＤＲＡＭコントローラ７２にそれぞれ供給される周波数情報Ｉｎｆｑも同じものであっても良く、異なるクロック信号を用いる場合などでは異なる周波数情報Ｉｎｆｑを用いるようにしても良い。
【００６４】
図８はＰＤＡの例について示したが、本実施の形態にＳＤＲＡＭは、パーソナルコンピュータ、携帯電話機、その他の電子機器にも適用でき、特に低消費電力化が実現されるため、スリープモードや待機状態などが存在する機器に適用して望ましいものである。
【００６５】
なお、上述した一連の処理は、ハードウエアにより実行させることも可能であるが、ソフトウエアにより実行することも可能である。また、プログラムを記述したステップは、記載された順序に沿って時系列的に行われる処理は、必ずしも時系列的な処理に限らず並列的或いは個別的に実行される処理を含むものである。
【００６６】
なお、上述の実施の形態においては、主にメモリなどの記憶素子のコントローラに周波数情報Ｉｎｆｑを読み取り制御を調整する機構を設けたものとして説明しているが、これに限定されず、他の信号処理素子や回路などに可変クロックが供給される場合であっても良く、その可変クロック信号の周波数情報を演算処理することで、必要な待ち時間の計算などにより最適化された情報処理を行う回路であっても良い。
【００６７】
また、本実施の形態が搭載される電子機器もＰＤＡやパーソナルコンピュータに限定されず、プリンターやファクシミリ、パソコン用周辺機器、電話機、テレビジョン受像機、画像表示装置、通信機器、携帯電話機、カメラ、ラジオ、オーディオビデオ機器、デジタル家電製品、照明器具、ゲーム機やラジコンカーなどの玩具、電動工具、医療機器、測定機器、車両搭載用機器、事務機器、健康美容器具、電子制御型ロボット、衣類型電子機器、各種電動機器、車両、船舶、航空機などの輸送用機械、家庭用若しくは事業用発電装置、その他の用途に使用できる種々の電子機器に搭載可能である。
【００６８】
【発明の効果】
本発明の情報記憶装置によれば、２つまたは３つの動作を行う如き拡張複合動作のコマンドを新たに設定し、これら拡張複合動作を同期クロックの略同一クロックを同期のタイミングとして処理することで、高効率なデータ処理が可能となる。また、複数の動作を行う場合でも３つの基本動作の全てを毎クロックごとに行うものではないように処理することで、動作の一部が省略可能となり、低消費電力化が可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態のＳＤＲＡＭとメモリコントローラの一例を示すブロック図である。
【図２】本発明の実施の形態のＳＤＲＡＭで使用される信号とコマンドの対応の一例を示す表である。
【図３】ＤＲＡＭにおけるリード動作の相違から本発明の実施の形態のＳＤＲＡＭの高速動作を説明するためのタイムチャートであって、（Ａ）はＤＲＡＭの最高動作周波数（Ｆｍａｘ）でのリード動作のタイムチャート、（Ｂ）はＤＲＡＭの最高動作周波数の半分の周波数（Ｆｍａｘ／２）でのリード動作のタイムチャート、（Ｃ）は本発明の実施の形態のＳＤＲＡＭにおいて拡張複合動作を実行した場合のリード動作のタイムチャートである。
【図４】ＤＲＡＭにおけるリード動作の相違から本発明の実施の形態のＳＤＲＡＭの低消費電力特性を説明するためのタイムチャートであって、（Ａ）はＤＲＡＭの最高動作周波数（Ｆｍａｘ）でのリード動作のタイムチャート、（Ｂ）は本発明の実施の形態のＳＤＲＡＭにおいて拡張複合動作を実行した場合のリード動作のタイムチャートである。
【図５】本発明の実施の形態のＳＤＲＡＭの動作を説明するためのフローチャートである。
【図６】本発明の実施の形態のＳＤＲＡＭの他の動作を説明するためのフローチャートである。
【図７】本発明の実施の形態のＳＤＲＡＭの他の動作を説明するためのフローチャートであり、図６のＡの続きのフローチャートである。
【図８】ＰＤＡにメモリコントローラと本発明の実施の形態のＳＤＲＡＭを組み込んだ例を示すブロック図である。
【符号の説明】
３０ メモリコントローラ
３１ メモリユニット
６１ ＣＰＵ
６６ バスライン
７１ ＳＤＲＡＭ
７２ ＤＲＡＭコントローラ
７３ 外部メモリコントローラ
７４ ＲＯＭ
７５ ＳＤＲＡＭ
７６ 周波数制御部
Ｉｎｆｑ 周波数情報
ＣＬＫｖ 可変クロック信号
【発明の属する技術分野】
本発明は電荷を蓄積させることでデータを記憶するタイプの情報記憶装置に関し、特にクロック信号によって同期をとる方式の同期型情報記憶装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータなどのシステムのメインメモリとして用いられる情報記憶装置の一例として、ＤＲＡＭ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が広く用いられてきており、その中でも従来の非同期なＤＲＡＭよりも高速化が可能なＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：同期型ＤＲＡＭ）を用いる例が増加してきている。ＳＤＲＡＭは、ベースとなるクロック周波数に動作を同期させるメモリ装置であり、タイミングの認識がクロック信号に同期することから確実なものとなり、高速な動作が実現される。特に、システムクロックに同期しながら連続的にデータを出力する（所謂バースト転送時など）場合に高効率なデータ送出が可能となる。
【０００３】
ここで、ＳＤＲＡＭの動作について説明すると、１つのクロック内に行われる動作としては、アクティベート動作、リード動作またはライト動作、プリチャージ動作などの各動作がデータの取扱いに用いられている。これらの動作は外部からの例えばメモリコントローラからのコマンドによって指示される。各基本動作について、簡単には、アクティベート動作は、メモリセルのデータをセンスアンプで増幅するように取り出す動作であり、リード動作はセンスアンプに存在するデータを出力バッファを介して出力する動作であり、ライト動作はＩ／Ｏ線にあるデータをセンスアンプまで送る動作である。また、プリチャージ動作はセンスアンプに存在するデータを以ってメモリセルに書き戻す動作である。
【０００４】
入力バッファの高速応答性を損なうことなく必要な動作サイクルでのみ入力バッファ回路を活性化させ、低消費電流化をも実現することができる同期型半導体記憶装置を提供する技術が知られている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００２−０７４９５３号公報
【０００６】
【発明が解決しようとする課題】
一般に、従来のＳＤＲＡＭは１つのクロック内に行う動作はアクティベート動作、リード動作又はライト動作、プリチャージ動作のいずれか１つを行うように設計されている。また、通常のＳＤＲＡＭにおいても、動作を保証するための時間的な制約があり、コマンドの発行に際してレイテンシーの制約や実時間の制約がある。レイテンシーの制約とは、同期クロックの周波数には無関係の制約であり、リードコマンドを発行してからデータが出てくるまでのクロック数であるＣＡＳレイテンシーなどが代表的な例である。これに対して実時間の制約としては、通常、アクティベート動作からプリチャージ動作までの時間であるＴｒａｓ （ＲＡＳアクティベート時間）、アクティベート動作からリード動作までの時間であるＴｒｃｄ （ＲＡＳ−ＣＡＳ遅延時間）、プリチャージ動作からアクティベート動作までの時間であるＴｒｐ （プリチャージ時間）などのパラメータがあり、コマンド発行には最低でもこれらの時間だけ待つ必要があり、待たない場合には動作保証されないことになる。
【０００７】
ＳＤＲＡＭにおける時間的な制約の中、前述の実時間の制約については、動作周波数が遅くなりクロックの周期が前記実時間の制約よりも長くなる時では、コマンドの発行タイミングは各サイクルごとに決められていることから、クロック毎にコマンドの発行が可能であった場合でもクロックの周期の大半が動作に必要のない空き時間となってしまい、当該ＳＤＲＡＭの性能が低下すると言う問題が生ずる。
【０００８】
また、ＳＤＲＡＭの一例として、アクティベート動作、リード動作又はライト動作、プリチャージ動作の３つの動作を同時に実行する、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の如きＤＲＡＭも知られている。この様なＤＲＡＭにおいては、ページの管理などをＤＲＡＭコントローラーに持たせなくとも済むと言う利点があるものの、全クロック毎にプリチャージ動作を実行してしまうため、ＤＲＡＭの特徴である低消費電力を損なうと言う問題点が生ずる。
【０００９】
そこで、本発明は上述の技術的な課題に鑑み、同期クロックを用いて動作のタイミングを制御する同期型情報記憶装置において、高効率な動作処理から性能の向上を図ると共に、ＤＲＡＭの特徴である低消費電力も実現できる情報記憶装置、及びその情報記憶方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上述の技術的な課題を解決するため、本発明の情報記憶装置は、電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有し、該データの入出力のタイミングに同期クロックが用いられる情報記憶装置において、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作又は前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作との２つの動作を前記同期クロックの単独クロックを同期のタイミングとして処理することを特徴とする。
【００１１】
データの入出力のタイミングに同期クロックが用いられる情報記憶装置では、同期クロックが低周波数側にシフトした場合では、その性能面から１クロックの期間でも十分に２つの動作を行うことが可能な場合がある。従って、２つの動作を行うコマンドを新たに設定し、これら２つの動作を同期クロックの単独クロックを同期のタイミングとして処理することで、高効率なデータ処理が可能となる。また、複数の動作を行う場合でも３つの基本動作の全てを毎クロックごとに行うものではないため、動作の一部が省略可能となり、低消費電力化が可能である。
【００１２】
また、本発明の他の情報記憶装置は、電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有する情報記憶装置において、要求されたメモリセルのアドレスと前記増幅器に一時的に保持されているデータとを比較する比較器を備え、前記比較器は、前記増幅器のデータのアドレスと一致しないとき、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作、前記増幅器について当該情報記憶装置の外部に対する入出力動作、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作の順番で、１つの単独クロックを同期のタイミングとして一度にまとめて処理させるように指示を出すことを特徴とする。
【００１３】
この情報記憶装置によれば、要求信号の受信時に該要求信号にかかるメモリセルのアドレスと、前記受信時における前記増幅器に一時的に保持されているデータのアドレスとが比較されるため、同じアドレスからのデータを連続的に出力する場合などにおいて、特に高速なデータ出力が実現されることになり、当該情報記憶装置の性能向上を図ることができる。
【００１４】
また、本発明の他の情報記憶装置は、電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有し、同期クロックの単独クロック毎に前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作と、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作とを行う情報記憶装置において、要求されたメモリセルのアドレスと前記増幅器に入っているデータを比較する比較器を備え、前記増幅器のデータのアドレスと一致するとき、前記同期クロックの単独クロックを同期のタイミングとして、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作、前記増幅器について当該情報記憶装置の外部に対する入出力動作、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作の順番で一度にまとめて処理させるように指示を出すことを特徴とする。
【００１５】
この情報記憶装置によれば、要求信号の受信時に該要求信号にかかるメモリセルのアドレスと、前記受信時における前記増幅器に一時的に保持されているデータのアドレスとが比較されるため、同じアドレスからのデータを連続的に出力する場合などにおいて、特に高速なデータ出力が実現されることになり、当該情報記憶装置の性能向上を図ることができる。
【００１６】
本発明の情報記憶方法は、要求信号を受けた際に該要求信号にかかるメモリセルのアドレスと増幅器に一時的に保持されているデータのアドレスと比較する手順と、比較した結果に応じて前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作と、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作とを選択的に実行する手順とを有することを特徴とする。
【００１７】
本発明の情報記憶方法によれば、アドレスの比較が行われることから、同一クロック内で並行して処理できる動作が選択可能であり、そのアドレスの比較に基づき最適な動作が選択される。選択された動作は、同一クロック内で並行して処理が可能であり、高速な処理が実現される。
【００１８】
【発明の実施の形態】
本発明の情報記憶装置の一例としてのＳＤＲＡＭ （Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：同期型ＤＲＡＭ）について、図面を参照しながら説明する。
【００１９】
図１は、本実施の形態のメモリユニット３１と該メモリユニット３１に制御信号を送るために設けられるメモリコントローラ３０を示すブロック図である。メモリユニット３１がＳＤＲＡＭの構成になっており、可変なクロック信号ＣＬＫｖが所要の周波数制御部から供給される構造になっている。
【００２０】
メモリコントローラ３０は、ＤＲＡＭであるメモリユニット３１の動作を制御するための制御信号を出力するデバイスである。制御信号は、ＣＳ（チップセレクト）、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）、ＣＫＥ（クロックイネーブル）、ＢＡ（バンク）、行アドレス（カラムアドレス）、列アドレス（ロウアドレス）などの各種制御信号、アドレス信号に加えて、本実施形態ではＥＸＴ（エクステンション）信号とＭＯＤＥ（モード）信号が出力されて、これらの制御信号がメモリユニット３１に入力される。なお、これらの信号とコマンドの対応関係については、図２を参照しながら後述する。また、このメモリコントローラ３０には、可変なクロック周波数ＣＬＫｖの周波数情報Ｉｎｆｑが図示しない周波数制御部やＣＰＵから供給され、周波数情報Ｉｎｆｑに基づく制御も可能である。
【００２１】
メモリユニット３１は、メモリバンク５５と、各セルの充電された電荷を増幅させるセンスアンプ５６や、その他の周辺回路から構成される。メモリバンク５５は、実際にデータを記憶する回路であり、複数のセル５５ａから構成されている。各セル５５ａは、コンデンサ状の構成となっており、データに対応して、各セル５５ａを電荷が充電された状態とするか、または、充電されない状態とすることにより、各セル５５ａの充電状態のパターンによりデータを記憶するものである。本実施の形態においてはセル５５ａは、１個のメモリバンク５５に対して８×８個設けられている例を示しているが、当然のことながら、セル５５ａの数は、これ以外の数であってもよい。
【００２２】
また、メモリバンク５５上の行毎のセル５５ａの集まりは、特にページ５５ｂと呼ばれる。さらに、メモリバンク５５は、リフレッシュ制御回路のリフレッシュタイミング発生器よりリフレッシュ信号が入力されるか、または、行セレクタ５３より読み出し信号が入力されると、信号が入力された行に対応するページ５５ｂ単位で、各セル５５ａの電荷をセンスアンプ５６に転送する。尚、図１中、メモリバンク５５の縦横に表示された番号（０乃至７）は、メモリバンク５５の各セル５５ａの垂直方向の位置を示す行、および、水平方向の位置を示す列のそれぞれの番号を示している。
【００２３】
センスアンプ５６は、行セレクタ５３により指定されたページ５５ｂのセル５５ａのデータが転送されてくると、それを受け取り、さらに、所定の電位まで増幅し、再び、元のページ５５ｂに転送することができる。このとき、電荷が蓄積された状態で、列セレクタ５７より指定された列のデータを読み出し信号が入力されると、センスアンプ５６は、指定された列のデータを読み出して、出力アンプ５８に出力する。
【００２４】
尚、図１中、センスアンプ５６は、１ページ５５ｂ分のセル５５ａの電荷だけしか増幅できない構成となっている。このため、リフレッシュ処理、または、読み出し処理のいずれかの１ページ分の処理だけしか処理できないので、セルフリフレッシュタイミング発生器より発生されるリフレッシュ信号、または、行セレクタ５３より発生される読み出し信号は、これらの処理が、いずれかの行に対して実行されるタイミングとなるように発生されるようにＣＰＵにより制御される。また、センスアンプ５６は、複数のページ（行）に対して、リフレッシュ処理、または、読み出し処理を同時に並列処理できるよう複数に設けるようにしても良い。
【００２５】
列アドレスラッチ５２は、メモリコントローラ３０から入力されるＣＡＳ信号を受信すると、動作状態をオンにし、メモリバンク５５上のセル５５ａの位置を示すアドレスの列の情報を列セレクタ５７に出力する。列セレクタ５７は、列アドレスラッチ５２より入力された列に対応するセンスアンプ５６上のデータの読み出し信号をセンスアンプ５６に出力し、出力アンプ５８に読み出させる。出力アンプ５８は、入力された電荷をさらに倍増して、メモリコントローラ３０を介してＣＰＵにデータを出力する。
【００２６】
次に、ＣＰＵからの指令によりメモリコントローラ３０がメモリバンク５５のセル５５ａのデータを読み出す動作について説明する。例えば、ＣＰＵからの指令により、メモリコントローラ３０がＤＲＡＭのメモリバンク５５の６行４列目のセル５５ａのデータを読み出そうとする場合、ＣＰＵは、メモリコントローラ３０に第６行第４列目のセル５５ａのデータを読み出すように指令する。メモリコントローラ３０の制御信号発生部は、この指令を受け取ると、ＲＡＳ信号を行アドレスラッチ５１に出力した後、対応するアドレスの信号を行アドレスラッチ５１、および、列アドレスラッチ５２に出力する。行アドレスラッチ５１は、ＲＡＳ信号を制御信号発生部より受け取ると、その動作をオンにし、続けて受信されるアドレス情報の行の情報を行セレクタ５３に出力する。従って、本実施の形態のＳＤＲＡＭの場合、「第６行目」という情報が、行セレクタ５３に出力される。
【００２７】
行セレクタ５３は、行アドレスラッチ５１から入力された行の情報に基づいて、その行に対応するページ５５ｂのセル５５ａの電荷をセンスアンプ５６に転送させる読み出し信号を出力する。すると、本実施の形態のＳＤＲＡＭの場合、メモリバンク５５上の図中実線で囲まれた第６行目のページ５５ｂのセル５５ａの電荷が、センスアンプ５６に出力される。センスアンプ５６は、転送されてきた電荷の電荷量を所定の値まで増幅させる。このセル５５ａの情報が読み出されてセンスアンプ５６で増幅される動作がアクティベート動作である。
【００２８】
このとき、制御信号発生部は、ＣＡＳ信号を列アドレスラッチ５２に出力すると共に、アドレス信号を行アドレスラッチ５１、および列アドレスラッチ５２に出力する。列アドレスラッチ５２は、ＣＡＳ信号を制御信号発生部より受け取ると、その動作をオンにし、続けて受信されるアドレス情報の列の情報を列セレクタ５７に出力する。従って、本実施の形態のＳＤＲＡＭの場合、「第４列目」という情報が、列セレクタ５７に出力される。
【００２９】
列セレクタ５７は、入力された列の情報に基づいて、その列に対応するセンスアンプ５６で増幅された電荷を出力アンプ５８に転送させる読み出し信号を出力する。すなわち、本実施の形態のＳＤＲＡＭの場合、センスアンプ５６は、この読み出し信号に基づいて、図中実線で囲まれた第４列目のセル５５ａの電荷が、出力アンプ５８に出力される。このセンスアンプ５６から出力アンプ５８にデータを出力する動作がリード動作である。
【００３０】
出力アンプ５８は、転送されてきた電荷の電荷量を転送に必要な所定の値まで増幅させた後、メモリコントローラ３０を介してＣＰＵにデータを出力する。尚、この後、センスアンプ５６は、増幅した第６行目のページ５５ｂの電荷を、再びメモリバンク５５上の元のセル５５ａに戻すことを行う。これがプリチャージ動作である。従って、データの読み出しがなされた（図１の場合、第６行目）ページ５５ｂ上の８個のセル５５ａは、充電電荷量が元の状態（フルチャージ状態）に戻されることになる。
【００３１】
以上の動作は、一般的なＳＤＲＡＭと同様であり、本実施の形態のＳＤＲＡＭにおいては、更にセル５５ａからセンスアンプ５６までの電荷を取り出すアクティベート動作又はセンスアンプ５６からセル５５ａに対して電荷を蓄積させるプリチャージ動作と、センスアンプ５６について当該ＳＤＲＡＭの外部に対するリード・ライト動作との２つの動作を同期クロックの単独クロックを同期のタイミングとして処理することが可能である。また、本実施の形態のＳＤＲＡＭにおいては、センスアンプ５６に保持されているデータのアドレスに応じ同期クロックの単独クロックで行われる動作として、センスアンプ５６からセル５５ａに対して電荷を蓄積させるプリチャージ動作がセル５５ａからセンスアンプ５６までの電荷を取り出すアクティベート動作よりも先行することも特徴としている。
【００３２】
これらの拡張されたＳＤＲＡＭの動作について更に具体的に説明する。本実施の形態のＳＤＲＡＭでは、単独クロック内の複合動作のパターンとして、アクティベート動作（”Ａ”）に続いて連続的に次のリード動作（”Ｒ”）を行うアクティベート・リード動作（”Ａ＋Ｒ”）と、アクティベート動作（”Ａ”）に続いて連続的に次のライト動作（”Ｗ”）を行うアクティベート・ライト動作（”Ａ＋Ｗ”）と、これらの複合動作のパターンにそれぞれセンスアンプ５６からセル５５ａに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）を単独クロック内で先行させたプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）及びプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）とが４つの拡張複合動作として実行可能となっている。なお、本実施の形態のＳＤＲＡＭのこれら４つの拡張複合動作は一例に過ぎず、他の組み合わせからなる複合動作も可能である。
【００３３】
このような拡張されたＳＤＲＡＭの動作は、図２に示す信号・コマンド対応表によってコマンド発行が行われる。図２に示す信号とコマンドの対応は一例に過ぎず、他の組み合わせによってコマンドを発行するようにしても良い。なお、コマンドの指定を既存の信号の組み合わせではなく、新たな信号を追加して形成するようにすることも可能である。また、バー記号は簡単のために省略している。
【００３４】
図２に示すように、基本的にはＭＯＤＥ信号とＥＸＴ信号が前述の４つの拡張複合動作に対するコマンドを有効化する。すなわち、ＥＸＴ信号が”Ｌ”（低レベル）とされ且つＭＯＤＥ信号も”Ｌ”（低レベル）とされた場合に、センスアンプ５６からセル５５ａに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）を単独クロック内で先行させたプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）及びプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）のどちらかの動作が行われることになり、その際にＷＥ（ライトイネーブル）信号が”Ｈ”（高レベル）の場合に、プリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）が実行され、逆にＷＥ（ライトイネーブル）信号が”Ｌ”（低レベル）の場合に、プリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）が実行される。
【００３５】
残りの２つの拡張複合動作であるアクティベート動作（”Ａ”）に続いて連続的に次のリード動作（”Ｒ”）を行うアクティベート・リード動作（”Ａ＋Ｒ”）と、アクティベート動作（”Ａ”）に続いて連続的に次のライト動作（”Ｗ”）を行うアクティベート・ライト動作（”Ａ＋Ｗ”）とは、ＥＸＴ信号が”Ｌ”（低レベル）とされ且つＭＯＤＥ信号が”Ｈ”（高レベル）とされた場合に実行される。これらの場合でも、アクティベート・リード動作（”Ａ＋Ｒ”）とアクティベート・ライト動作（”Ａ＋Ｗ”）の間の違いは、ＷＥ（ライトイネーブル）信号に依存し、ＷＥ（ライトイネーブル）信号が”Ｈ”（高レベル）の場合に、アクティベート・リード動作（”Ａ＋Ｒ”）が実行され、逆にＷＥ（ライトイネーブル）信号が”Ｌ”（低レベル）の場合に、アクティベート・ライト動作（”Ａ＋Ｗ”）が実行される。
【００３６】
他の動作、すなわちＳＤＲＡＭの基本的な動作は、ＥＸＴ信号が”Ｈ”（高レベル）の時に実行され、ＣＳ（チップセレクト）信号、ＲＡＳ（ロウアドレスストローブ）信号、ＣＡＳ（カラムアドレスストローブ）信号、ＷＥ（ライトイネーブル）信号の組み合わせで各種コマンドが指定される。具体的には、先ず、ＣＳ（チップセレクト）信号が”Ｌ”（低レベル）となった時に、当該メモリユニット３１が選択されている状態となり、ＣＳ信号が”Ｈ”レベルの時、非動作（ＤＥＳＬ）となる。
【００３７】
前述の如きアクティベート動作”Ａ”、リード動作”Ｒ”、プリチャージ動作”Ｐ”のそれぞれコマンドは、ＣＳ（チップセレクト）信号が”Ｌ”レベルで、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）の各信号の組み合わせによって形成される。具体的には、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでアクティベート動作のコマンド（ＡＣＴ）が構成され、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでリード（読み出し）動作のコマンド（ＲＥＡＤ）が構成され、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでライト（書き込み）動作のコマンド（ＷＲＩＴＥ）が構成され、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでプリチャージ動作のコマンド（ＰＲＥ）若しくは全バンクプリチャージ動作のコマンド（ＰＡＬＬ）が構成される。
【００３８】
また、命令なし（ＮＯＰ）は、ＣＳ（チップセレクト）信号が”Ｌ”レベルで、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせで構成され、メモリセルのデータを十分な充電状態とするリフレッシュ（ＲＥＦ）は、ＣＳ信号が”Ｌ”レベルで、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせで構成される。モードセット（ＭＲＳ）はＣＳ信号が”Ｌ”レベルで、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせで構成され、バーストストップ（ＢＳＴ）はＣＳ信号が”Ｌ”レベルで、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせで構成される。
【００３９】
この図２に示す信号とコマンドの対応は一例に過ぎず、他の組み合わせによってコマンドを指定するようにしても良い。また、拡張複合動作としてプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）、プリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）、アクティベート・リード動作（”Ａ＋Ｒ”）、及びアクティベート・ライト動作（”Ａ＋Ｗ”）の４つを例示したが、さらに多くの拡張複合動作を実行可能とさせる場合では、例えばＭＯＤＥの指定について複数ビットに拡張することで対応が可能となる。
【００４０】
次に、図３及び図４を参照しながら、本実施の形態のＳＤＲＡＭによる動作について更に詳しく説明する。図３は低周波数の同期クロックを与えた時の性能を示すものであり、（Ａ）は従来のＤＲＡＭ（比較例）の最高動作周波数（Ｆｍａｘ）でのリード動作を示すタイムチャート、（Ｂ）は従来のＤＲＡＭの最高動作周波数（Ｆｍａｘ）の半分の周波数（Ｆｍａｘ／２）でのリード動作を示すタイムチャート、（Ｃ）は本実施の形態のＳＤＲＡＭを用いて拡張複合動作を実行した場合のタイムチャートである。図中、”Ａ”はアクティベート動作、”Ｒ”はリード動作、”Ｐ”はプリチャージ動作をそれぞれ示す。
【００４１】
従来のＤＲＡＭ（比較例）の場合、図３の（Ａ）に示すように、ＤＲＡＭの最高動作周波数（Ｆｍａｘ）で同期がとれている状態では、データの出力（図中、灰色領域）までにアクティベート動作”Ａ”、リード動作”Ｒ”、プリチャージ動作”Ｐ”の３つが各単独クロックで動作して合計３クロックかかることになる。図３の（Ａ）では３クロック目のプリチャージのクロックでデータの出力がなされていることが分かる。この同じＤＲＡＭを最高動作周波数（Ｆｍａｘ）の半分の周波数（Ｆｍａｘ／２）で動作させた場合を示すのが、図３の（Ｂ）のタイムチャートである。ＤＲＡＭは同期型であるために、クロックの周期が２倍に長くなった場合でも、同様にアクティベート動作”Ａ”、リード動作”Ｒ”、プリチャージ動作”Ｐ”の３つが各単独クロックで動作して合計３クロックかかることには変わりがなく、それぞれのクロックが２倍の周期となることから、最高動作周波数（Ｆｍａｘ）のクロックで第５番目と第６番目に該当するタイミングでデータが出力される。この時、各動作は余裕を以って処理されることになるが、クロックで同期するように制御されることから、動作も２倍多く時間がかかることになる。
【００４２】
図３の（Ｃ）では、アクティベート動作”Ａ”とリード動作”Ｒ”とが複合して行われるアクティベート・リード動作（”Ａ＋Ｒ”）が実行され、その結果としてデータの出力が（Ｂ）の場合に比べて１クロック分も早くなっている。前述のように、アクティベート動作”Ａ”とリード動作”Ｒ”の各動作は、最高動作周波数（Ｆｍａｘ）の単独クロック内で処理が終了するように構成されており、従って、最高動作周波数（Ｆｍａｘ）の周期が２倍に長くなる半分の低い周波数の場合では、１クロックの間に２つの動作を処理でき、ここではアクティベート・リード動作（”Ａ＋Ｒ”）が実行される。その結果、次の第２番目のクロックはプリチャージ動作”Ｐ”となり、（Ｂ）の場合に比べて１クロック分も早く処理が可能となる。このように拡張複合動作であるアクティベート・リード動作（”Ａ＋Ｒ”）を用いることで、全体としての高速処理が実現され、メモリの性能が向上する。
【００４３】
次に図４を参照しながら、本実施の形態のＳＤＲＡＭが低消費電力も達成できる点についても説明する。図４の（Ａ）は、従来のＤＲＡＭの一例として、アクティベート動作、リード動作、プリチャージ動作の３つの動作を単独クロック内に実行する、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の如きＳＤＲＡＭの動作を示すタイムチャートである。この従来のＤＲＡＭの一例では、各クロック毎にそれぞれアクティベート動作、リード動作、プリチャージ動作の３つの動作（”Ａ＋Ｒ＋Ｐ”）が実行される。データも各クロック毎に出力されることになる。３つの動作の中、アクティベート動作（”Ａ”）とプリチャージ動作（”Ｐ”）はそれぞれ各メモリバンクに対応したセンスアンプを稼動させて増幅する動作が伴うため、それぞれ消費電力がリード動作やライト動作に比べて大きくなる。例えば、図４の（Ａ）のように、アクティベート動作、リード動作、プリチャージ動作の３つの動作を単独クロック内に実行することを連続して５回行った場合では、アクティベート動作が合計５回、リード動作が合計５回、プリチャージ動作が合計５回となり、その分だけ電力が消費されることになる。
【００４４】
これに対して本実施の形態のＳＤＲＡＭの場合では、特定のセルをリード動作で読み出すためにアクティベート動作で読み出された行アドレス（ページ）の中に、次回以降の指令で読み出されるデータ（セル）が含まれる場合、アクティベート動作やプリチャージ動作が適度に省略された形式の指令に代えることができ、図４の（Ｂ）の例では、アクティベート・リード動作（”Ａ＋Ｒ”）が第１番目のクロックで指令され、第２番目と第３番目のクロックでリード動作（”Ｒ”）が指令され、第４番目のクロックでプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）が指令され、第５番目のクロックでは再びリード動作（”Ｒ”）が指令される。この一連の動作では、全ての動作にリード動作が含まれることから、データも各クロック毎に出力されることになる。この図４の（Ｂ）の例では、最初の３クロックでは、データの読み出しにかかるアドレス（ページ）が変わらない例となっており、その分だけプリチャージ動作やアクティベート動作を省略することが可能である。また、第４番目のクロックのコマンドは、センスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）がセルからセンスアンプまでの電荷を取り出すアクティベート動作（”Ａ”）よりも先行する。このプリチャージ・アクティベート・リード動作は行アドレス（ページ）が変化する場合に指定すれば良く、逆に読み出しの際にその前後のデータについての行アドレス（ページ）が変化しない場合においては、消費電力の小さなリード動作（”Ｒ”）だけを指定すれば良いことになる。図４の（Ｂ）の例では、５クロックのデータの読み出しに関して、アクティベート動作が合計２回、リード動作が合計５回、プリチャージ動作が合計１回となり、図４の（Ａ）の動作との比較において、アクティベート動作の３回分とプリチャージ動作の４回分だけ電力の消費が節約されることになる。これらアクティベート動作とプリチャージ動作は、元来消費電力が大きいことから、アクティベート動作とプリチャージ動作のそれぞれ動作回数の節約は大幅な消費電力の低減となる。
【００４５】
このような毎回プリチャージを行わない制御方法では、通常はアクティベート・リード動作（”Ａ＋Ｒ”）のコマンドを発行してデータの入出力をする。するとコマンド発行後はページはアクティブのままであり、アクセスにかかるページが同じページである場合では、単なるリード動作を行うようにすれば良い。一方、アクセスにかかるページが異なるページである場合では、１クロック内にプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）をこの順番で、特にセンスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）がセルからセンスアンプまでの電荷を取り出すアクティベート動作（”Ａ”）よりも先行するようにすることで、全くレイテンシーは従来のＳＲＡＭ的なＤＲＡＭと変わらないまま、不必要なアクティベート動作とプリチャージ動作を抑制することができ、低消費電力化を実現できることになる。
【００４６】
次に、図５〜図７を参照して、本実施の形態のＳＤＲＡＭにおける他の制御方法について説明する。図５はリクエストにかかるアドレスとセンスアンプのデータのアドレスの比較を行って複合動作のコマンドを発行するためのフローチャートである。このフローチャートに従って処理を行うのは、例えばメモリコントローラなどの制御デバイスであるが、メモリがマイコンの一部などである場合には、周辺に配設されるメモリ制御回路である。
【００４７】
先ず、手順Ｓ１０でＣＰＵなどの演算処理デバイスからリクエストを受信する。このリクエストは、例えば、データの読み出しや書き込みなどの要求であり、所定のメモリセルのアドレスを指定して要求がメモリコントローラなどの制御デバイスに入力する。次に、手順Ｓ１１でリクエストにかかるセルのアドレスと、ＳＤＲＡＭのセンスアンプに入っている現在のデータのアドレスとを比較する。この比較によって次の３つの場合分けがなされる。
【００４８】
第１はセンスアンプにデータが入っていない場合であり、この場合には手順Ｓ１２に進み、アクティベート・リード動作（”Ａ＋Ｒ”）のコマンド若しくはアクティベート・ライト動作（”Ａ＋Ｗ”）のコマンドを発行してデータの入出力をする。このコマンドの発行の後、手順Ｓ１５に進み、次のリクエストの待機状態に入る。手順Ｓ１１の第２の場合はセンスアンプのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致する場合である。この場合には、手順Ｓ１３に進み、リード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。センスアンプのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致する場合では、セルからセンスアンプまでの電荷を取り出すアクティベート動作（”Ａ”）やセンスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）が不要となることから、単発のリード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドの発行だけで処理を進めることができ、このようにリード動作（”Ｒ”）若しくはライト動作（”Ｗ”）の単発なコマンドで処理を進めることにより、不必要で消費電力が比較的に大きなアクティベート動作とプリチャージ動作を抑制することができる。このコマンドの発行の後、手順Ｓ１５に進み、次のリクエストの待機状態に入る。
【００４９】
手順Ｓ１１の第３の場合は、センスアンプにデータが入っている場合であって、そのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致しない場合である。この場合には、手順Ｓ１４に進み、プリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）のコマンド若しくはプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）のコマンドが発行される。センスアンプのロウアドレスがリクエストにかかるセルのロウアドレスと一致しない場合では、データの置換が必要となり、それには先行するデータを書き戻した後にセンスアンプまで読み出す必要があり、センスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）がセルからセンスアンプまでの電荷を取り出すアクティベート動作（”Ａ”）よりも先行することになる。アクティベート動作（”Ａ”）の後、リード動作（”Ｒ”）若しくはライト動作（”Ｗ”）のコマンドが発行され、所要のリクエストにかかるアドレスのデータが読み込まれ若しくは書き込まれる。このコマンドの発行の後、手順Ｓ１５に進み、次のリクエストの待機状態に入る。
【００５０】
このようなフローチャートに従う処理によって、特にレイテンシーなどを変更せずに、不必要なアクティベート動作とプリチャージ動作を抑制することができ、低消費電力化を実現できることになる。なお、この図５に示す処理は、プリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）のコマンド、プリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）のコマンド、アクティベート・リード動作（”Ａ＋Ｒ”）のコマンド、アクティベート・ライト動作（”Ａ＋Ｗ”）のコマンド、リード動作（”Ｒ”）のコマンド、及びライト動作（”Ｗ”）の６つのコマンドが常に発行できるプログラムとなっている。
【００５１】
図６及び図７を参照して、本実施の形態のＳＤＲＡＭにおける更に他の制御方法について説明する。図６及び図７はプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）の如き３つの動作を単独クロックで実行できる程周波数が低下していない場合も考慮した処理の一例のフローチャートである。なお、図６のＡ（手順Ｓ２５）が図７のＡに連続する。このフローチャートに従って処理を行うのは、例えばメモリコントローラなどの制御デバイスであるが、メモリがマイコンの一部などである場合には、周辺に配設されるメモリ制御回路である。
【００５２】
先ず、手順Ｓ２０でＣＰＵなどの演算処理デバイスからリクエストを受信する。このリクエストは、例えば、データの読み出しや書き込みなどの要求であり、所定のメモリセルのアドレスを指定して要求がメモリコントローラなどの制御デバイスに入力する。次に、手順Ｓ２１でリクエストにかかるセルのアドレスと、ＳＤＲＡＭのセンスアンプに入っている現在のデータのアドレスとを比較する。この比較によって次の３つの場合分けがなされることは図５のフローと同様である。
【００５３】
第１はセンスアンプにデータが入っていない場合であり、この場合には手順Ｓ２２に進み、アクティベート・リード動作（”Ａ＋Ｒ”）のコマンド若しくはアクティベート・ライト動作（”Ａ＋Ｗ”）のコマンドを発行してデータの入出力をする。次に手順Ｓ２４に進み、必要な場合には、リード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。このコマンドの発行の後、手順Ｓ２６に進み、次のリクエストの待機状態に入る。
【００５４】
手順Ｓ２１の第２の場合はセンスアンプのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致する場合である。この場合には、手順Ｓ２３に進み、リード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。センスアンプのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致する場合では、セルからセンスアンプまでの電荷を取り出すアクティベート動作（”Ａ”）やセンスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）が不要となることから、単発のリード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドの発行だけで処理を進めることができ、このようにリード動作（”Ｒ”）若しくはライト動作（”Ｗ”）の単発なコマンドで処理を進めることにより、不必要で消費電力が比較的に大きなアクティベート動作とプリチャージ動作を抑制することができる。このコマンドの発行の後、手順Ｓ２６に進み、次のリクエストの待機状態に入る。
【００５５】
手順Ｓ２１の第３の場合は、センスアンプにデータが入っている場合であって、そのデータのロウアドレスがリクエストにかかるセルのロウアドレスと一致しない場合である。この場合には、手順Ｓ２５に進み、図７のフローに移行する。図７では、更に３種類の処理方法が進められるが、プリチャージ動作（”Ｐ”）のコマンドが発行される手順Ｓ３１に進むか、プリチャージ・アクティベート動作（”Ｐ＋Ａ”）のコマンドが発行される手順Ｓ３４に進むか、プリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）のコマンド若しくはプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）のコマンドが発行される手順Ｓ３６に進むかのどれかが選択される。どれを選択するかは、クロック周波数と各動作に必要な期間との関係で決まるようにすることも可能である。例えば、プリチャージ動作、アクティベート動作、リード動作の３つの動作を単独クロックで処理できる場合に手順Ｓ３６に進み、３つの動作を単独クロックで処理できない場合には手順Ｓ３１や手順Ｓ３４に進むように制御できる。
【００５６】
手順Ｓ３１に進んだ場合では、プリチャージ動作（”Ｐ”）を行うためのコマンドが発行され、次いでアクティベート・リード動作（”Ａ＋Ｒ”）のコマンド若しくはアクティベート・ライト動作（”Ａ＋Ｗ”）のコマンドが発行される（手順Ｓ３２）。これらの手順Ｓ３１，Ｓ３２の組み合わせから、プリチャージ動作、アクティベート動作、リード動作若しくはライト動作の３つの動作が実行されることになる。次に手順Ｓ３３に進み、必要な場合には、リード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。このコマンドの発行の後、手順Ｓ３８に進み、次のリクエストの待機状態に入る。
【００５７】
手順Ｓ３４に進んだ場合では、先ず、プリチャージ・アクティベート動作（”Ｐ＋Ａ”）のコマンドが発行され、次いで手順Ｓ３５でリード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。このコマンドの発行の後、手順Ｓ３８に進み、次のリクエストの待機状態に入る。
【００５８】
手順Ｓ３６に進んだ場合では、プリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）のコマンド若しくはプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）のコマンドが発行され、次に手順Ｓ３７に進み、必要な場合には、リード動作（”Ｒ”）のコマンド若しくはライト動作（”Ｗ”）のコマンドが発行される。このコマンドの発行の後、手順Ｓ３８に進み、次のリクエストの待機状態に入る。
【００５９】
このようなフローチャートに従う処理によって、特にレイテンシーなどを変更せずに、不必要なアクティベート動作とプリチャージ動作を抑制することができ、低消費電力化を実現できることになる。また、プリチャージ動作、アクティベート動作、リード動作の３つの動作を単独クロックで処理できないような低周波数のクロック信号で動作させる場合でも効率の良い処理が可能である。
【００６０】
次に、図８を参照しながら、本発明のＳＤＲＡＭを搭載したＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）の例について説明する。このＰＤＡは図示しない液晶表示部やタッチパネルなどに接続されるＰＤＡコア部６０を有しており、このＰＤＡコア部６０には、所要の情報処理手順を進めるＣＰＵ６１やコプロセッサ６２が配設されている。ＣＰＵ６１はバスライン６６に接続されており、このバスライン６６を介して低速な回路部への接続部となるバスブリッジ６７、高速な描画を実現するグラフィックエンジン６３、画像の取り込みを行うカメラとの接続のためのカメラインターフェイス６５、液晶表示部への信号の送受信を行うＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）コントローラ６４などが接続されている。
【００６１】
バスブリッジ６７には、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラ８１、Ｉ／Ｏ用のＩ／Ｏバス８２、タッチパネルインターフェイス８３、キーボードやジョグダイヤル、発光ダイオードなどのインターフェイス８４などの回路が接続され、更にクロック信号ＣＬＫｖとその周波数情報Ｉｎｆｑを出力する周波数制御部７６もバスブリッジ６７に接続されている。
【００６２】
前述のバスライン６６には、更に情報記憶デバイスであるＳＤＲＡＭ７１及びＤＲＡＭコントローラ７２が接続するように構成され、さらに外部メモリコントローラ７３も接続する。ＤＲＡＭコントローラ７２は、ＳＤＲＡＭ７１に対する制御信号を送る回路部であり、特に本実施の形態のＳＤＲＡＭでは、単独クロック内の複合動作のパターンの一例として、アクティベート・リード動作（”Ａ＋Ｒ”）と、アクティベート・ライト動作（”Ａ＋Ｗ”）と、これらの複合動作のパターンにそれぞれセンスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）を単独クロック内で先行させたプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）及びプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）とが４つの拡張複合動作として実行可能となっている。これらの各コマンドはＤＲＡＭコントローラ７２から情報記憶デバイスであるＳＤＲＡＭ７１に送られる。また、ＤＲＡＭコントローラ７２には、例えば周波数制御部７６から可変とされるクロック信号ＣＬＫｖの周波数情報Ｉｎｆｑが供給される。ＤＲＡＭコントローラ７２は周波数情報Ｉｎｆｑを用いデコードなどの演算処理を行い、クロック信号ＣＬＫｖの周波数が変わったときでもＳＤＲＡＭ７１の最適な処理を行う。これらＳＤＲＡＭ７１とＤＲＡＭコントローラ７２からなるメモリシステム４１では、クロック信号ＣＬＫｖの周波数が変わった際に、周波数情報Ｉｎｆｑに応じた処理で余分な待ち時間を省いた高速な処理が可能である。
【００６３】
また、メモリシステム４１だけではなく、外部メモリコントローラ７３についても拡張複合動作をさせるコマンドを発行し、外部メモリであるＳＤＲＡＭ７５が、複合動作を行うように構成しても良い。この拡張複合動作のパターンの一例として、同様に、アクティベート・リード動作（”Ａ＋Ｒ”）と、アクティベート・ライト動作（”Ａ＋Ｗ”）と、これらの複合動作のパターンにそれぞれセンスアンプからセルに対して電荷を蓄積させるプリチャージ動作（”Ｐ”）を単独クロック内で先行させたプリチャージ・アクティベート・リード動作（”Ｐ＋Ａ＋Ｒ”）及びプリチャージ・アクティベート・ライト動作（”Ｐ＋Ａ＋Ｗ”）とが４つの拡張複合動作として挙げられる。また、可変とされるクロック信号ＣＬＫｖの周波数情報Ｉｎｆｑを外部メモリコントローラ７３に供給することもできる。外部メモリコントローラ７３は、外部メモリバスを介して接続するＲＯＭ７４やＳＤＲＡＭ７５に対する制御信号を送出する回路である。この外部メモリコントローラ７３でも周波数情報Ｉｎｆｑが用いられてデコードなどの演算処理を行い、クロック信号ＣＬＫｖの周波数が変わった際にＲＯＭ７４やＳＤＲＡＭ７５での余分な待ち時間を省いた最適な処理を行う。これら外部メモリコントローラ７３からなるコントローラ部４２と、ＲＯＭ７４及びＳＤＲＡＭ７５からなるメモリ部４３とでメモリシステムが構成され、前述のメモリシステム４１と同様に高速な処理が実現される。また、外部メモリコントローラ７３に接続するメモリとしてＲＯＭ７４やＳＤＲＡＭ７５は例示に過ぎず他のメモリや他の信号処理素子などであっても良い。更に、外部メモリコントローラ７３とＤＲＡＭコントローラ７２にそれぞれ供給される周波数情報Ｉｎｆｑも同じものであっても良く、異なるクロック信号を用いる場合などでは異なる周波数情報Ｉｎｆｑを用いるようにしても良い。
【００６４】
図８はＰＤＡの例について示したが、本実施の形態にＳＤＲＡＭは、パーソナルコンピュータ、携帯電話機、その他の電子機器にも適用でき、特に低消費電力化が実現されるため、スリープモードや待機状態などが存在する機器に適用して望ましいものである。
【００６５】
なお、上述した一連の処理は、ハードウエアにより実行させることも可能であるが、ソフトウエアにより実行することも可能である。また、プログラムを記述したステップは、記載された順序に沿って時系列的に行われる処理は、必ずしも時系列的な処理に限らず並列的或いは個別的に実行される処理を含むものである。
【００６６】
なお、上述の実施の形態においては、主にメモリなどの記憶素子のコントローラに周波数情報Ｉｎｆｑを読み取り制御を調整する機構を設けたものとして説明しているが、これに限定されず、他の信号処理素子や回路などに可変クロックが供給される場合であっても良く、その可変クロック信号の周波数情報を演算処理することで、必要な待ち時間の計算などにより最適化された情報処理を行う回路であっても良い。
【００６７】
また、本実施の形態が搭載される電子機器もＰＤＡやパーソナルコンピュータに限定されず、プリンターやファクシミリ、パソコン用周辺機器、電話機、テレビジョン受像機、画像表示装置、通信機器、携帯電話機、カメラ、ラジオ、オーディオビデオ機器、デジタル家電製品、照明器具、ゲーム機やラジコンカーなどの玩具、電動工具、医療機器、測定機器、車両搭載用機器、事務機器、健康美容器具、電子制御型ロボット、衣類型電子機器、各種電動機器、車両、船舶、航空機などの輸送用機械、家庭用若しくは事業用発電装置、その他の用途に使用できる種々の電子機器に搭載可能である。
【００６８】
【発明の効果】
本発明の情報記憶装置によれば、２つまたは３つの動作を行う如き拡張複合動作のコマンドを新たに設定し、これら拡張複合動作を同期クロックの略同一クロックを同期のタイミングとして処理することで、高効率なデータ処理が可能となる。また、複数の動作を行う場合でも３つの基本動作の全てを毎クロックごとに行うものではないように処理することで、動作の一部が省略可能となり、低消費電力化が可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態のＳＤＲＡＭとメモリコントローラの一例を示すブロック図である。
【図２】本発明の実施の形態のＳＤＲＡＭで使用される信号とコマンドの対応の一例を示す表である。
【図３】ＤＲＡＭにおけるリード動作の相違から本発明の実施の形態のＳＤＲＡＭの高速動作を説明するためのタイムチャートであって、（Ａ）はＤＲＡＭの最高動作周波数（Ｆｍａｘ）でのリード動作のタイムチャート、（Ｂ）はＤＲＡＭの最高動作周波数の半分の周波数（Ｆｍａｘ／２）でのリード動作のタイムチャート、（Ｃ）は本発明の実施の形態のＳＤＲＡＭにおいて拡張複合動作を実行した場合のリード動作のタイムチャートである。
【図４】ＤＲＡＭにおけるリード動作の相違から本発明の実施の形態のＳＤＲＡＭの低消費電力特性を説明するためのタイムチャートであって、（Ａ）はＤＲＡＭの最高動作周波数（Ｆｍａｘ）でのリード動作のタイムチャート、（Ｂ）は本発明の実施の形態のＳＤＲＡＭにおいて拡張複合動作を実行した場合のリード動作のタイムチャートである。
【図５】本発明の実施の形態のＳＤＲＡＭの動作を説明するためのフローチャートである。
【図６】本発明の実施の形態のＳＤＲＡＭの他の動作を説明するためのフローチャートである。
【図７】本発明の実施の形態のＳＤＲＡＭの他の動作を説明するためのフローチャートであり、図６のＡの続きのフローチャートである。
【図８】ＰＤＡにメモリコントローラと本発明の実施の形態のＳＤＲＡＭを組み込んだ例を示すブロック図である。
【符号の説明】
３０ メモリコントローラ
３１ メモリユニット
６１ ＣＰＵ
６６ バスライン
７１ ＳＤＲＡＭ
７２ ＤＲＡＭコントローラ
７３ 外部メモリコントローラ
７４ ＲＯＭ
７５ ＳＤＲＡＭ
７６ 周波数制御部
Ｉｎｆｑ 周波数情報
ＣＬＫｖ 可変クロック信号
Claims (17)
- 電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有し、該データの入出力のタイミングに同期クロックが用いられる情報記憶装置において、
前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作又は前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作との２つの動作を前記同期クロックの単独クロックを同期のタイミングとして処理することを特徴とする情報記憶装置。 - 前記同期クロックの周波数は可変とされることを特徴とする請求項１記載の情報記憶装置。
- 前記各動作は要求信号を受けて開始されるものであり、前記要求信号の受信時に該要求信号にかかるメモリセルのアドレスと、前記受信時における前記増幅器に一時的に保持されているデータのアドレスの比較が行われることを特徴とする請求項１記載の情報記憶装置。
- 電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有する情報記憶装置において、
要求されたメモリセルのアドレスと前記増幅器に一時的に保持されているデータとを比較する比較器を備え、
前記比較器は、前記増幅器のデータのアドレスと一致しないとき、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作、前記増幅器について当該情報記憶装置の外部に対する入出力動作、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作の順番で、１つの単独クロックを同期のタイミングとして一度にまとめて処理させるように指示を出すことを特徴とする情報記憶装置。 - 前記比較器は、前記増幅器になにも保持されていないとき、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作、前記増幅器について当該情報記憶装置の外部に対する入出力動作の順番で、１つの単独クロックを同期のタイミングとして一度にまとめて処理させるように指示を出すことを特徴とする請求項４記載の情報記憶装置。
- 前記比較器は、前記増幅器のデータのアドレスと一致するときは、前記増幅器について当該情報記憶装置の外部に対する入出力動作をクロックを同期させて処理させるように指示を出すことを特徴とする請求項４記載の情報記憶装置。
- 前記同期クロックの周波数は可変とされることを特徴とする請求項４記載の情報記憶装置。
- 電荷を蓄積させることでデータを記憶する複数のメモリセルと、該メモリセルの電荷を増幅させる増幅器とを有し、同期クロックの単独クロック毎に前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作と、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作とを行う情報記憶装置において、
要求されたメモリセルのアドレスと前記増幅器に入っているデータを比較する比較器を備え、
前記増幅器のデータのアドレスと一致するとき、前記同期クロックの単独クロックを同期のタイミングとして、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作、前記増幅器について当該情報記憶装置の外部に対する入出力動作、前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作の順番で一度にまとめて処理させるように指示を出すことを特徴とする情報記憶装置。 - 前記同期クロックの周波数は可変とされることを特徴とする請求項８記載の情報記憶装置。
- 前記比較器は、前記同期クロックの周波数に応じて、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作、前記増幅器について当該情報記憶装置の外部に対する入出力動作の順番で一度にまとめて行う処理と、前記増幅器について当該情報記憶装置の外部に対する入出力動作、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作の順番で一度にまとめて行う処理とを行わせる指示を出すことを特徴とする請求項８記載の情報記憶装置。
- 要求信号を受けた際に該要求信号にかかるメモリセルのアドレスと増幅器に一時的に保持されているデータのアドレスと比較する手順と、
比較した結果に応じて前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作と、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作とを選択的に実行する手順とを有することを特徴とする情報記憶方法。 - 前記各動作の選択な実行手順は、同期クロックの略同一クロックを同期のタイミングとして処理されることを特徴とする請求項１１記載の情報記憶方法。
- 前記同期クロックの周波数は可変であることを特徴とする請求項１１記載の情報記憶方法。
- 選択的に実行される前記各動作は、２つ又はそれ以上の動作を組み合わせた処理を含むことを特徴とする請求項１１記載の情報記憶方法。
- 要求信号を受けた際に該要求信号にかかるメモリセルのアドレスと増幅器に一時的に保持されているデータのアドレスと比較する手順と、
比較した結果に応じて前記メモリセルから前記増幅器までの電荷を取り出す電荷取り出し動作と、前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作と、前記増幅器について当該情報記憶装置の外部に対する入出力動作とを選択的に実行する手順とを有する情報記憶方法を実行することを特徴とする情報記憶プログラム。 - 前記各動作の選択な実行手順は、同期クロックの略同一クロックを同期のタイミングとして処理されることを特徴とする請求項１５記載の情報記憶プログラム。
- 選択的に実行される前記各動作は、２つ又はそれ以上の動作を組み合わせた処理を含むことを特徴とする請求項１５記載の情報記憶プログラム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002336834A JP2004171678A (ja) | 2002-11-20 | 2002-11-20 | 情報記憶装置、情報記憶方法、及び情報記憶プログラム |
| CN200380103703.7A CN1751360A (zh) | 2002-11-20 | 2003-10-29 | 信息存储设备,信息存储方法和信息存储程序 |
| PCT/JP2003/013832 WO2004047114A1 (ja) | 2002-11-20 | 2003-10-29 | 情報記憶装置、情報記憶方法及び情報記憶プログラム |
| US10/534,752 US7330394B2 (en) | 2002-11-20 | 2003-10-29 | Information storage device, information storage method, and information storage program |
| KR1020057008411A KR20050086525A (ko) | 2002-11-20 | 2003-10-29 | 정보 기억 장치, 정보 기억 방법 및 정보 기억 프로그램 |
| EP03769944A EP1564751A4 (en) | 2002-11-20 | 2003-10-29 | INFORMATION STORAGE, INFORMATION STORAGE, AND INFORMATION STORAGE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002336834A JP2004171678A (ja) | 2002-11-20 | 2002-11-20 | 情報記憶装置、情報記憶方法、及び情報記憶プログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004171678A true JP2004171678A (ja) | 2004-06-17 |
Family
ID=32321820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002336834A Withdrawn JP2004171678A (ja) | 2002-11-20 | 2002-11-20 | 情報記憶装置、情報記憶方法、及び情報記憶プログラム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7330394B2 (ja) |
| EP (1) | EP1564751A4 (ja) |
| JP (1) | JP2004171678A (ja) |
| KR (1) | KR20050086525A (ja) |
| CN (1) | CN1751360A (ja) |
| WO (1) | WO2004047114A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0506896D0 (en) | 2005-04-05 | 2005-05-11 | Plastic Logic Ltd | Stack ablation |
| US8407411B2 (en) * | 2010-06-28 | 2013-03-26 | Wuxi Vimicro Corporation | Operation frequency adjusting system and method |
| US9754648B2 (en) | 2012-10-26 | 2017-09-05 | Micron Technology, Inc. | Apparatuses and methods for memory operations having variable latencies |
| US9740485B2 (en) | 2012-10-26 | 2017-08-22 | Micron Technology, Inc. | Apparatuses and methods for memory operations having variable latencies |
| US9734097B2 (en) | 2013-03-15 | 2017-08-15 | Micron Technology, Inc. | Apparatuses and methods for variable latency memory operations |
| US9727493B2 (en) | 2013-08-14 | 2017-08-08 | Micron Technology, Inc. | Apparatuses and methods for providing data to a configurable storage area |
| US9563565B2 (en) | 2013-08-14 | 2017-02-07 | Micron Technology, Inc. | Apparatuses and methods for providing data from a buffer |
| US10365835B2 (en) | 2014-05-28 | 2019-07-30 | Micron Technology, Inc. | Apparatuses and methods for performing write count threshold wear leveling operations |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2894170B2 (ja) | 1993-08-18 | 1999-05-24 | 日本電気株式会社 | メモリ装置 |
| JPH07211062A (ja) * | 1994-01-10 | 1995-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08255107A (ja) | 1994-11-29 | 1996-10-01 | Toshiba Corp | ディスプレイコントローラ |
| TW349196B (en) | 1996-10-18 | 1999-01-01 | Ibm | Cached synchronous DRAM architecture having a mode register programmable cache policy |
| JP3588405B2 (ja) | 1996-10-23 | 2004-11-10 | 富士通株式会社 | メモリ制御装置 |
| JP3979690B2 (ja) * | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
| JP3816110B2 (ja) * | 1997-02-17 | 2006-08-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH10241360A (ja) | 1997-02-24 | 1998-09-11 | Kawasaki Steel Corp | 半導体記憶装置 |
| JP3930195B2 (ja) | 1999-04-09 | 2007-06-13 | 株式会社ルネサステクノロジ | データ処理システム |
| JP2001118383A (ja) * | 1999-10-20 | 2001-04-27 | Fujitsu Ltd | リフレッシュを自動で行うダイナミックメモリ回路 |
| JP4024972B2 (ja) | 1999-11-05 | 2007-12-19 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2001143466A (ja) | 1999-11-10 | 2001-05-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4111304B2 (ja) | 1999-12-08 | 2008-07-02 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4201490B2 (ja) | 2000-04-28 | 2008-12-24 | 富士通マイクロエレクトロニクス株式会社 | 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置 |
| JP2002208274A (ja) | 2000-11-10 | 2002-07-26 | Hitachi Ltd | 半導体記憶装置 |
-
2002
- 2002-11-20 JP JP2002336834A patent/JP2004171678A/ja not_active Withdrawn
-
2003
- 2003-10-29 WO PCT/JP2003/013832 patent/WO2004047114A1/ja active Application Filing
- 2003-10-29 CN CN200380103703.7A patent/CN1751360A/zh active Pending
- 2003-10-29 KR KR1020057008411A patent/KR20050086525A/ko not_active Application Discontinuation
- 2003-10-29 EP EP03769944A patent/EP1564751A4/en not_active Withdrawn
- 2003-10-29 US US10/534,752 patent/US7330394B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1564751A4 (en) | 2007-07-18 |
| US7330394B2 (en) | 2008-02-12 |
| US20060028883A1 (en) | 2006-02-09 |
| EP1564751A1 (en) | 2005-08-17 |
| CN1751360A (zh) | 2006-03-22 |
| WO2004047114A1 (ja) | 2004-06-03 |
| KR20050086525A (ko) | 2005-08-30 |
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Legal Events
| Date | Code | Title | Description |
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| RD04 | Notification of resignation of power of attorney |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
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