JP2000207882A - シンクロナスｄｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 シンクロナスＤＲＡＭでのバーストモードに
おけるメモリサイクルタイムを短縮する。 【解決手段】 カウンタユニット100は、バーストモー
ドにおける初期アドレスが設定され、クロックに同期し
て、バースト動作のためのアドレスを生成するためのカ
ウント動作を行う。カラムアドレスジェネレータタ101
は、カウンタユニット100からのカウント値により、バ
ースト動作のための連続したカラムアドレスを生成す
る。カウンタ制御回路103は、カウンタユニット100の動
作を制御する。コントローラ105は、バーストモード中
止専用の外部制御信号線を介して入力する外部制御信号
ＤＳＦ１に応答して、カウンタユニット100におけるカ
ウンタ動作を中止させるための信号をカウンタ制御回路
103へ出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ（ダイナミック型ランダムアクセスメモリ）に関
し、特に、バースト転送に利用して有効なシンクロナス
ＤＲＡＭに関する。

【０００２】

【従来の技術】シンクロナスＤＲＡＭは、パソコンのメ
インメモリで現在主流となっているタイプのＤＲＡＭで
あり、システムクロックに同期して動作することを特徴
とする。アドレスの指定をコマンドの形で行うため、読
み始めには若干時間がかかるが、その後は内部のパイプ
ラインにより、１クロックにつき１つのデータを読み出
すことができる（日経パソコン新語辞典）。

【０００３】図５は、この種の一般的なシンクロナスＤ
ＲＡＭの一例を示すブロック図であり、特開平8-115593
号公報等にも同内容の記載がある。

【０００４】このシンクロナスＤＲＡＭにおいては、バ
ーストモードでは、ロウデコーダ501Aによって選択され
た1本のワード線に対して、カラムアドレスカウンタ506
によって次々に指定されるアドレスの相補データ線が選
択され、指定されただけのバースト数のデータが連続的
にリードまたはライトできるようになっている。

【０００５】図６は、図５におけるカラムアドレスカウ
ンタ506の構成例を示すブロック図である。図６におい
て、カウンタユニット(COUNTER UNIT)600は、入力され
る初期アドレスのビット構成に対応したビット数のカウ
ンタを有しており、バーストレングスをカウントするユ
ニットである。カラムアドレスジェネレータ（COLUMNAD
DRESS GENERATOR）601は、カウンタユニット600の出力
に基づいてカラム系の選択をし、バーストエンドモニタ
(BURST END MONITOR)602がカウンタユニット600の出力
信号をモニタしてバーストエンドを検出すると、カウン
タ制御回路603はカウンタユニット600の動作を制御す
る。また、コントローラ(CONTROL LOGIC &TIMING GENER
ATOR)604は、／ＣＳ等のフ外部制御信号によって定まる
コマンドをカウンタ制御回路603に送出する。

【０００６】次に、カラムアドレスカウンタ506の動作
について説明する。

【０００７】図６において、バーストエンドモニタ602
には、あらかじめモードレジスタ（コントロールユニッ
ト604に内蔵される。）設定されたバーストレングスが
セットされ、初期カラムアドレスがカウンタユニット(C
OUNTER UNIT)600とカラムアドレスジェネレータ(COLUMN
ADDRESSGENERATOR)601にセットされた後、内部クロッ
ク信号ＩＣＬＫに同期してカウンタユニット600のカウ
ント動作が開始される。

【０００８】このカウントの出力はカラムアドレスジェ
ネレータ601に入力され、カラムアドレスを出力する。
そして、カウンタユニット600のカウンタ値をバースト
エンドモニタ602でモニタすることにより、バーストエ
ンドを検出し、バーストエンドであればカウンタ制御回
路(COUNTER CONTROL LOGIC)603へ通知し、カウンタユニ
ット600のカウントを中止させる。

【０００９】バーストレングスがフルページの場合は、
バーストエンドが発生しないため、バーストストップ・
イン・フルページコマンドをコントローラ604に入力す
ることにより、同様にカウンタユニット600のカウント
を中止できる。

【００１０】チップセレクト信号を使用してシンクロナ
スＤＲＡＭを複数個制御するシステムにおいて、上記バ
ーストモードのバーストレングスを４に設定したした場
合のタイミングを図７に示す。

【００１１】図７において、チップセレクト信号／ＣＳ
０信号およびチップセレクト信号／ＣＳ０と関連するコ
マンド(CS0)は、複数のシンクロナスＤＲＡＭの内の一
方の制御信号であり、チップセレクト信号／ＣＳ１信号
およびチップセレクト信号／ＣＳ１およびチップセレク
ト信号／ＣＳ１と関連するコマンド(CS1)は、他方の制
御信号である。なお、記号／は論理否定を表す。

【００１２】コマンド(CS0)におけるREADは、カラムア
ドレス・リードコマンドであり、コマンドの入力はチッ
プセレクト信号／ＣＳ０がアクティブの時に有効であ
り、バーストモードの場合、最初のカラムアドレス・リ
ードコマンドの入力後は、チップセレクト信号／ＣＳ０
をインアクティブにしても、内部カウンタは動作を継続
し、バーストレングス分の４バーストサイクルを実行す
る。

【００１３】次に、チップセレクト信号を使用してシン
クロナスＤＲＡＭを複数制御するシステムにおいて、バ
ースト・ストップ・イン・フルページコマンドをコント
ローラ604へ入力して、バーストサイクルを中断した場
合のタイミングを図８に示す。

【００１４】図８において、コマンド(CS0)におけるREA
Dは、前述のカラムアドレス・リードコマンドであり、
その次のクロックのタイミングでバーストストップ・イ
ン・フルページコマンド(BST)を入力することでバース
トサイクルを中断し、コマンド(CS0)のカラムアドレス
・リードコマンドの入力から２クロック後に次のコマン
ドであるコマンド(CS1)のカラムアドレス・リードコマ
ンドを入力できる。

【００１５】

【発明が解決しようとする課題】しかしながら、上述し
た従来のシンクロナスＤＲＡＭでは、第１に、チップセ
レクト信号を使用してシンクロナスＤＲＡＭを複数個制
御する場合は、バーストモードの使用がメモリサイクル
を必要以上に長くしてしまう問題がある。

【００１６】現在、コンピュータシステムのメインメモ
リ、またディスプレイに表示するために使用される画像
メモリは大容量化しており、この大容量化は複数のメモ
リを使用してシステムを構築することによって達成する
のが一般的である。この場合には、メモリにシンクロナ
スＤＲＡＭを使用し、この複数のメモリを限られたビッ
ト数のデータバスに接続するには、シンクロナスＤＲＡ
Ｍのチップセレクト信号を使用して排他的に制御すれば
よい。

【００１７】ところで、システムに使用されるシンクロ
ナスＤＲＡＭは、クロックに同期して信号の入力または
出力が行われるダイナミック型ランダムアクセスメモリ
であり、複数バンクをメモリ内部に持つことにより、デ
ータ入出力においてのデータが衝突しない限り、あるバ
ンクに対する処理が終了していないコマンド実行中に、
他のバンクに対するコマンドを実行することができるた
め、パイプライン動作によるサイクルの短縮が可能であ
る。

【００１８】また、最初のリード／ライトコマンドの入
力で、以後あらかじめ指定されたバースト長までアドレ
スを自動的にインクリメントし、コマンドの入力を不要
にできるバーストモードを備えているため、バンクに対
するコマンド入力の衝突が少なくなり、さらにサイクル
時間を短縮できる筈である。

【００１９】しかし、前述のようなチップセレクト信号
を使用してシンクロナスＤＲＡＭを複数個制御する場合
は、バーストモードの使用が非効率になる問題があるの
である。

【００２０】すなわち、前述の図７には、チップセレク
ト信号を切り替えてバーストモードを使用した場合のリ
ードサイクル（バースレングス＝４）を示しているが、
チップセレクト信号／ＣＳ０のシンクロナスＤＲＡＭに
対するリードサイクルの要求が１サイクルであっても、
コマンドを入力してバーストモードをクリアしない限
り、リードサイクルはメモリ内部で自動的に継続し、チ
ップセレクト信号／ＣＳ０をインアクティブにした後も
バーストレングス分のデータが出力されるため、次のチ
ップセレクト信号／ＣＳ１のシンクロナスＤＲＡＭに対
するリードコマンドは、チップセレクト信号／ＣＳ０の
シンクロナスＤＲＡＭのバーストサイクルが終了しなけ
れば入力できないという問題がある。

【００２１】第２に、前述の第１の問題点を解決する手
段として、バーストモードの自動インクリメントを中止
するためのバーストストップコマンドがあるが、このコ
マンドを使用してもメモリサイクルは必要以上に長くな
る。

【００２２】これは、バーストモードの自動インクリメ
ントを中止する方法として、バースト長がフルページ
（２５６カラムアドレス分）に設定されている場合にの
み使用可能なバーストストップ・イン・フルページ・コ
マンド（BST）であるが、他のコマンドと同様に、外部
制御信号を使用するコマンドとして入力が必要なため、
図８に示したように、リードコマンドの後に入力するこ
とになり、他のチップセレクト信号に接続されているシ
ンクロナスＤＲＡＭへのアクセス切り替えが多ければ多
いほど、バーストストップ・イン・フルページコマンド
のオーバーヘッドが増加する。

【００２３】従って、本発明の目的は、チップセレクト
信号を使用してシンクロナスＤＲＡＭを複数個制御する
システムにおいて、バーストモードを使用する場合のメ
モリサイクル時間を短縮することによって、メモリアク
セス効率の向上を図ったシンクロナスＤＲＡＭを提供す
ることにある。

【００２４】

【課題を解決するための手段】第１の本発明のシンクロ
ナスＤＲＡＭは、バーストモード中止専用の外部制御信
号線を付加し、コマンドに依らず、該外部制御信号線か
らの外部制御信号の入力により、強制的にバーストモー
ドを中止できるようにしたことを特徴とする。

【００２５】また、第２の本発明のシンクロナスＤＲＡ
Ｍは、 バーストモード制御専用の外部制御信号線を付
加し、コマンドに依らず、該外部制御信号線からの外部
制御信号の入力により、強制的にバーストモードを中止
し、または再開できるようにしたことを特徴とする。

【００２６】さらに、本発明の好ましい実施の形態は、
バーストモードにおける初期アドレスが設定され、クロ
ックに同期して、バースト動作のためのアドレスを生成
するためのカウント動作を行うカウンタユニットと、該
カウンタユニットを制御するカウンタ制御回路と、バー
ストモード中止専用の外部制御信号線を介して入力する
外部制御信号を前記バースト制御カウンタへバースト制
御信号を出力するコントローラと、該バースト制御信号
をカウントし、前記カウンタ制御回路に対して前記カウ
ンタユニットにおけるカウント動作を中止し、または再
開させるための信号を発生させる１ビットのバースト制
御カウンタとを設けたことを特徴とする。

【００２７】さらに、本発明の好ましい実施の形態は、
バーストモードにおける初期アドレスが設定され、クロ
ックに同期して、バースト動作のためのアドレスを生成
するためのカウント動作を行うカウンタユニットと、該
カウンタユニットを制御するカウンタ制御回路と、バー
ストモード中止専用の外部制御信号線を介して入力する
外部制御信号を前記バースト制御カウンタへバースト制
御信号を出力するコントローラと、該バースト制御信号
をカウントし、カウント値によって、前記カウンタ制御
回路に対して前記カウンタユニットにおけるカウント動
作を中止し、または再開させるための信号を発生させる
１ビットのバースト制御カウンタとを設けたことを特徴
とする。

【００２８】本発明は、バーストモードにおいてのバー
ストカウントを中止させ、または中止・再開させるため
の信号線１本をシンクロナスＤＲＡＭに付加し、バース
トカウントを中止し、または中止・再開するための回路
に接続する機構を設けることにより、他のコマンド入力
と同時にバーストカウントを中止し、または中止・再開
することができ、特に、チップセレクト信号を使用して
シンクロナスＤＲＡＭを複数個制御するシステムにおい
て、バーストモードを使用する場合のメモリサイクル時
間を短縮することを可能とする。

【００２９】バーストモードを中止すればメモリサイク
ル時間は短縮できるが、バーストを中止するためのバー
ストストップ・イン・フルページコマンドは、他のコマ
ンド入力と同時に入力ができないため、バーストカウン
トを中止させ、または中止・再開させるための専用の信
号線１本をシンクロナスＤＲＡＭに付加し、コマンドに
依らずに、バーストカウント中止したり、中止したバー
ストカウントを再開できるようにしたのである。

【００３０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００３１】まず、シンクロナスＤＲＡＭについて述
べ、その後に、本発明の特徴部分となるカラムアドレス
カウンタについて詳述する。

【００３２】図５には、一般的なシンクロナスＤＲＡＭ
の一例の概略ブロック図が示されている。このシンクロ
ナスＤＲＡＭは、メモリバンク０（BANK0）を構成する
メモリアレイ(MEMORY ARRAY)500Aと、メモリバンク１
（BANK1）を構成するメモリアレイ500Bとを備える。上
記それぞれのメモリアレイ500A、500Bは、マトリクス配
置されたダイナミック型メモリセルを備え、図に従え
ば、同一列に配置されたメモリセルの選択端子は列毎の
ワード線（図示せず）に結合され、同一行に配置された
メモリセルのデータ入出力端子は行毎に相補データ線
（図示せず）に結合される。

【００３３】また、メモリアレイ500Aの図示しないワー
ド線はロウデコーダ（ROW DECODER)501Aによるロウアド
レス信号のデコード結果に従って１本が選択レベルに駆
動される。メモリアレイ500Aの図示しない相補データ線
はセンスアンプ・カラム選択回路(SENSE AMPLIFIER&I/O
BUS)502Aに結合される。

【００３４】センスアンプ・カラム選択回路502Aにおけ
るセンスアンプ(SENSE AMPLIFIER)は、メモリセルから
のデータ読出しによって各々の相補データ線に現れる微
小電位差を検出して増幅する増幅回路である。また、セ
ンスアンプ・カラム選択回路502Aにおけるカラムスイッ
チ回路は、相補データ線を各別に選択して相補共通デー
タ線(I/O BUS) に導通させるためのスイッチ回路であ
る。カラムスイッチ回路はカラムデコーダ(COLUMN DECO
DER)503Aによるカラムアドレス信号のデコード結果に従
って選択動作される。

【００３５】メモリアレイ500B側にも上記と同様にロウ
デコーダ501B、センスアンプ・カラム選択回路502B及び
カラムデコーダ503Bが設けられる。上記メモリバンク50
0Aと500Bの相補共通データ線(I/O BUS)は、入力バッフ
ァ(INPUT BUFFER)508の出力端子及び出力バッファ(OUTP
UT BUFFER)509の入力端子に接続される。入力バッファ2
08の入力端子及び出力バッファ509の出力端子は８ビッ
トのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続され
る。

【００３６】また、アドレス入力端子A0〜A11から供給
されるロウアドレス信号とカラムアドレス信号を保持す
るためのカラムアドレスバッファ(COLUMN ADDRESS BUFF
ER)505とロウアドレスバッファ(ROW ADDRESS BUFFER)50
4を備え、さらに、ダイナミックメモリセルをリフレッ
シュするためのリフレッシュカウンタ(REFRESH COUNTE
R)507を備える。

【００３７】リフレッシュカウンタ507は、そこから出
力されるリフレッシュアドレス信号をロウアドレス信号
として供給するため、ロウアドレスバッファ504に接続
され、ロウアドレスバッフ504は前述のロウデコーダ501
A,501Bに接続される。カラムアドレスバッファ505の出
力はカラムアドレスカウンタ(COLUMN ADDRESS COUNTER)
506に供給され、カラムデコーダ503A,503Bに向けて出力
する。

【００３８】コントローラ(CONTROL LOGIC & TIMING GE
NERATOR)510には、クロック信号ＣＬＫ、クロックイネ
ーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラム
アドレスストローブ信号／ＣＡＳ、ロウアドレスストロ
ーブ信号／ＲＡＳ、ライトイネーブル信号／ＷＥ、デー
タ入出力マスクコントロール信号ＤＱＭなどの外部制御
信号と、アドレス入力端子A0〜A11からの制御データ及
び基準電圧Ｖref とが供給される。そして、それらの信
号のレベルの変化やタイミングなどに基づいて、シンク
ロナスＤＲＡＭの動作モード及び上記各回路ブロックの
動作を制御するための内部タイミング信号を形成するも
ので、そのためのコントロールロジックとモードレジス
タを備える。

【００３９】次に、このシンクロナスＤＲＡＭの動作に
ついて説明する。

【００４０】アドレス入力端子A0〜A11から供給される
ロウアドレス信号とカラムアドレス信号は、カラムアド
レスバッファ505とロウアドレスバッファ504にアドレス
マルチプレクス形式で取り込まれる。供給されたアドレ
ス信号はそれぞれのバッファ505と504が保持する。

【００４１】ロウアドレスバッファ504は、リフレッシ
ュ動作モードにおいてはリフレッシュカウンタ 507から
出力されるリフレッシュアドレス信号をロウアドレス信
号として取り込む。カラムアドレスバッファ505の出力
は、カラムアドレスカウンタ506のプリセットデータと
して供給され、カラムアドレスカウンタ506は、後述の
コマンドなどで指定される動作モードに応じて、上記プ
リセットデータとしてのカラムアドレス信号、又はその
カラムアドレス信号を順次インクリメントした値を、カ
ラムデコーダ503A,503Bに向けて出力する。

【００４２】ロウデコーダ501A,501Bによるロウアドレ
ス信号のデコード結果に従って１本のワード線が選択レ
ベルに駆動される。メモリアレイ500A,500Bの図示しな
い相補データ線は、センスアンプ・カラム選択回路502
A,502Bに結合され、センスアンプ・カラム選択回路502
A,502Bにおけるセンスアンプは、メモリセルからのデー
タ読出しによって各々の相補データ線に現れる微小電位
差を検出して増幅し、カラムスイッチ回路がカラムデコ
ーダ503A,503Bよるカラムアドレス信号のデコード結果
に従って相補データ線を各別に選択して相補共通データ
線(I/O BUS) に導通させ、データのリード、及びライト
を行う。

【００４３】上記ロウアドレス信号は、内部クロック信
号ＩＣＬＫの立ち上がりエッジに同期する後述のロウア
ドレスストローブ・バンクアクティブコマンドサイクル
におけるアドレス入力端子A0〜A11のレベルによって定
義される。アドレス入力端子A11からの入力は、上記ロ
ウアドレスストローブ・バンクアクティブコマンドサイ
クルにおいてバンク選択信号とみなされる。

【００４４】即ち、アドレス入力端子A11の入力がロウ
レベルの時、メモリアレイ500A（バンク0）が選択さ
れ、ハイレベルの時はメモリアレイ500B（バンク1）が
選択される。メモリバンクの選択制御は、特に制限され
ないが、選択メモリバンク側のロウデコーダのみの活性
化、非選択メモリバンク側のカラムスイッチ回路の全非
選択、選択メモリバンク側のみの入力バッファ208及び
出力バッファ209への接続などの処理によって行うこと
ができる。

【００４５】一方、上記カラムアドレス信号は、内部ク
ロック信号ＩＣＬＫの立ち上がりエッジに同期するリー
ド又はライトコマンド（後述のカラムアドレス・リード
コマンド、カラムアドレス・ライトコマンド）サイクル
におけるアドレス入力端子A0〜A8のレベルによって定義
される。そして、この様にして定義されたカラムアドレ
スはバーストアクセスのスタートアドレスとされる。

【００４６】クロック信号ＣＬＫは、シンクロナスＤＲ
ＡＭのマスタクロックとされ、その他の外部入力信号は
当該内部クロック信号ＩＣＬＫの立ち上がりエッジに同
期して有意とされる。チップセレクト信号／ＣＳは，そ
のロウレベルによってコマンド入力サイクルの開始を指
示する。チップセレクト信号／ＣＳがハイレベルのとき
（チップ非選択状態）やその他の入力は意味を持たな
い。

【００４７】クロックイネーブル信号ＣＫＥは，次のク
ロック信号ＣＬＫの有効性を指示する信号であり、クロ
ックイネーブル信号ＣＫＥがハイレベルであれば次のク
ロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロ
ウレベルのときには無効とされる。さらに、図示しない
が、リードモードにおいて、出力バッファ509に対する
アウトプットイネーブルの制御を行う外部制御信号もコ
ントローラ510に供給され、その信号が例えばハイレベ
ルのときには出力バッファ509は高出力インピーダンス
状態にされる。

【００４８】後述のプリチャージコマンドサイクルにお
けるアドレス入力端子A10の入力は、相補データ線など
に対するプリチャージ動作の態様を指示し、そのハイレ
ベルはプリチャージの対象が双方のメモリバンクである
ことを指示し、そのロウレベルは、アドレス入力端子A1
1で指示されている一方のメモリバンクがプリチャージ
の対象であることを指示する。

【００４９】次に、コマンドによって指示されるこのシ
ンクロナスＤＲＡＭの主な動作モードについて説明す
る。

【００５０】（１）モードレジスタセットコマンド（Ｍ
ＯＤ） モードレジスタをセットするためのコマンドであり、／
ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによっ
て当該コマンド指定され、セットすべきデータ（レジス
タセットデータ）はアドレス入力端子A0〜A11を介して
与えられる。レジスタセットデータは、特に制限されな
いが、バーストレングス、ＣＡＳレイテンシイ、ライト
モードなどとされる。また、設定可能なバーストレング
スは、１，２，４，８，フルページとされ、設定可能な
ＣＡＳレイテンシイは１，２，３とされ、設定可能なラ
イトモードは、バーストライトとシングルライトとされ
る。

【００５１】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ509
の出力動作までに内部クロック信号ＩＣＬＫの何サイク
ル分を費やすかを指示するものである。読出しデータが
確定するまでにはデータ読出しのための内部動作時間が
必要とされるが、それを内部クロック信号ＩＣＬＫの使
用周波数に応じて設定するためのものである。

【００５２】換言すれば、周波数の高い内部クロック信
号ＩＣＬＫを用いる場合にはＣＡＳレイテンシイを相対
的に大きな値に設定し、周波数の低い内部クロック信号
ＩＣＬＫを用いる場合にはＣＡＳレイテンシイを相対的
に小さな値に設定する。特に制限されないが、後述する
ような画像処理動作において、必要ならばワード線の切
り換え時間を確保するためにＣＡＳレイテンシイを大き
な値に設定するよう用いるようにできる。

【００５３】（２）ロウアドレスストローブ・バンクア
クティブコマンド（ＡＣＴ） これは、ロウアドレスストローブの指示とアドレス入力
端子A11によるメモリバンクの選択を有効にするコマン
ドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，
／ＷＥ＝ハイレベルによって指示され、このときアドレ
ス入力端子A0〜A10に供給されるアドレスがロウアドレ
ス信号として、アドレス入力端子A11に供給される信号
がメモリバンクの選択信号として取り込まれる。

【００５４】取り込み動作は、上述のように内部クロッ
ク信号ＩＣＬＫの立ち上がりエッジに同期して行われ
る。例えば、当該コマンドが指定されると、それによっ
て指定されるメモリバンクにおけるワード線が選択さ
れ、当該ワード線に接続されたメモリセルがそれぞれ対
応する相補データ線に導通される。

【００５５】（３）カラムアドレス・リードコマンド
（Ｒｅａｄ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときアドレス入力端子A0〜A8に供給される
カラムアドレスがカラムアドレス信号として取り込まれ
る。これによって取り込まれたカラムアドレス信号は、
バーストスタートアドレスとしてカラムアドレスカウン
タ506に供給される。

【００５６】これによって指示されたバーストリード動
作においては、その前にロウアドレスストローブ・バン
クアクティブコマンドサイクルでメモリバンクと、それ
におけるワード線の選択が行われており、当該選択ワー
ド線のメモリセルは、内部クロック信号ＩＣＬＫに同期
してカラムアドレスカウンタ506から出力されるアドレ
ス信号に従って順次選択されて連続的に読出される。連
続的に読出されるデータ数は、上記モードレジスタセッ
トコマンドでセットされた個数とされる。また、出力バ
ッファ509からのデータ読出し開始は上記ＣＡＳレイテ
ンシイで規定される内部クロック信号ＩＣＬＫのサイク
ル数を待って行われる。

【００５７】（４）カラムアドレス・ライトコマンド
（Ｗｒｉｔｅ） ライト動作の態様として、モードレジスタにバーストラ
イトが設定されているときは、当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタにシングルライトが設定され
ているときは、当該シングルライト動作を開始するため
に必要なコマンドとされる。

【００５８】更に、当該コマンドは、シングルライト及
びバーストライトにおけるカラムアドレスストローブの
指示を与える。当該コマンドは、／ＣＳ，／ＣＡＳ，／
ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示
され、このときアドレス入力端子A0〜A8に供給されるア
ドレスがカラムアドレス信号として取り込まれる。これ
によって取り込まれたカラムアドレス信号は、バースト
ライトにおいてはバーストスタートアドレスとしてカラ
ムアドレスカウンタ506に供給される。

【００５９】このコマンドによって指示されたバースト
ライト動作の手順もバーストリード動作と同様に行われ
る。但し、ライト動作にはＣＡＳレイテンシイはなく、
ライトデータの取り込みは当該カラムアドレス・ライト
コマンドサイクルから開始される。

【００６０】（５）プリチャージコマンド（ＰＲＥ） これは、アドレス入力端子A10,A11によって選択された
メモリバンクに対するプリチャージ動作の開始コマンド
とされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／Ｃ
ＡＳ＝ハイレベルによって指示される。

【００６１】（６）オートリフレッシュコマンド このコマンドは、オートリフレッシュを開始するために
必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／Ｃ
ＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによっ
て指示される。

【００６２】（７）バーストストップ・イン・フルペー
ジコマンド（ＢＳＴ） フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００６３】（８）ノーオペレーションコマンド（ＮＯ
Ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００６４】ここで、シンクロナスＤＲＡＭの特徴につ
いて言及しておく。

【００６５】シンクロナスＤＲＡＭにおいては、一方の
メモリバンクでバースト動作が行われているとき、その
途中で別のメモリバンクを指定して、ロウアドレススト
ローブ・バンクアクティブコマンドが供給されると、上
記実行中の一方のメモリバンクでの動作には何ら影響を
与えることなく、当該別のメモリバンクにおけるロウア
ドレス系の動作が可能にされる。

【００６６】例えば、シンクロナスＤＲＡＭは外部から
供給されるデータ、アドレス、及び制御信号を内部に保
持する手段を有し、その保持内容、特にアドレス及び制
御信号は、特に制限されないが、メモリバンク毎に保持
されるようになっている。或は、ロウアドレスストロー
ブ・バンクアクティブコマンドサイクルによって選択さ
れたメモリブロックにおけるワード線１本分のデータ
が、カラム系動作の前に、予め読み出し動作のために、
図示しないラッチ回路にラッチされるようになってい
る。

【００６７】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７においてデータが衝突しない限り、処理が終了
していないコマンド実行中に、当該実行中のコマンドが
処理対象とするメモリバンクとは異なるメモリバンクに
対するプリチャージコマンド、ロウアドレスストローブ
・バンクアクティブコマンドを発行して、内部動作を予
め開始させることが可能である。

【００６８】シンクロナスＤＲＡＭは、外部クロック信
号ＣＬＫに基づいて形成される内部クロック信号ＩＣＬ
Ｋに同期して、データ、アドレス、又は／ＲＡＳ、／Ｃ
ＡＳ等の各種制御信号を入出力可能なメモリであると定
義できる。シンクロナスＤＲＡＭは、ＤＲＡＭと同様の
大容量メモリをＳＲＡＭ（スタティック型ＲＡＭ）に匹
敵する高速動作させることが可能であり、また、選択さ
れた１本のワード線に対して幾つかのデータをアクセス
するかをバーストレングスによって指定することによっ
て、内蔵カラムアドレスカウンタ506で順次カラム系の
選択状態を切り換えていって複数個のデータを連続的に
リード又はライトできる。

【００６９】次に、図５のカラムアドレスカウンタ506
として用いられる本発明のカラムアドレスカウンタにつ
いて説明する。

【００７０】図１は、本発明の一実施例のカラムアドレ
スカウンタの構成を示すブロック図である。

【００７１】図１において、カウンタユニット100は、
入力される初期アドレスのビット構成に対応したビット
数のカウンタを有しており、これはバーストレングスを
カウントするユニットである。また、カウンタユニット
100の出力に基づいてカラム系選択をするためのカラム
アドレスジェネレータ101と、カウンタユニット100の出
力信号をモニタしてバーストエンドを検出するためのバ
ーストエンドモニタ102と、このバーストエンド検出結
果に基づいてカウンタユニット100の動作を制御するた
めのカウンタ制御回路103と、カウンタ制御回路103に接
続されるコントローラ104を有する。

【００７２】さらに、バーストを中止させるための専用
の信号線（ＤＳＦ１）を入力するコントローラ105を設
けている。

【００７３】次に、図１に示したカラムアドレスカウン
タの動作について説明する。

【００７４】図１において、バーストエンドモニタ102
には、あらかじめモードレジスタに設定されたバースト
レングスがセットされ、初期カラムアドレスがカウンタ
ユニット100とカラムアドレスジェネレータ101にセット
された後、内部クロック信号ＩＣＬＫに同期してカウン
タユニット100のカウント動作が開始される。このカウ
ントの出力はカラムアドレスジェネレータ101に入力さ
れ、カラムアドレスを出力する。そして、カウンタユニ
ット100のカウンタ値をバーストエンドモニタ102でモニ
タすることにより、バーストエンドを検出し、バースト
エンドであればカウンタ制御回路103へ通知し、カウン
タユニット100のカウントを中止させる。

【００７５】バーストレングスがフルページの場合は、
バーストエンドが発生しないため、バーストストップ・
イン・フルページコマンドをコントローラ104に入力す
ることにより、同様にカウンタユニット１００のカウン
トを中止できる。

【００７６】また、本発明の特徴であるバーストを中止
させるための専用の信号線（ＤＳＦ１）をコントローラ
105へアクティブ入力することによってバーストサイク
ルは中止される。

【００７７】チップセレクト信号を使用してシンクロナ
スＤＲＡＭを複数個制御するシステムにおいて、上記Ｄ
ＳＦ１信号をコントローラ105へアクティブ入力して、
バーストサイクルを中断した場合のタイミングを図２に
示す。

【００７８】図２において、コマンド(CS0)におけるREA
Dは、前述のカラムアドレス・リードコマンドであり、
同時にＤＳＦ１信号をアクティブにすることでバースト
サイクルを中断し、次のクロックでコマンド(CS1)のカ
ラムアドレス・リードコマンドを入力できる。

【００７９】図３は、本発明のカラムアドレスカウンタ
の他の実施例の構成を示すブロック図である。

【００８０】図３において、カウンタユニット300は、
入力される初期アドレスのビット構成に対応したビット
数のカウンタを有しており、これはバーストレングスを
カウントするユニットである。また、カウンタユニット
300の出力に基づいてカラム系選択をするためのカラム
アドレスジェネレータ301と、カウンタユニット300の出
力信号をモニタしてバーストエンドを検出するためのバ
ーストエンドモニタ302と、このバーストエンド検出結
果に基づいて上記カウンタユニット300の動作を制御す
るためのカウンタ制御回路303と、カウンタ制御回路303
に接続されるコントローラ304に加え、バーストを中止
させるための専用の信号線（ＤＳＦ１）を入力するコン
トローラ305とを有する。

【００８１】さらに、コントローラ305から出力される
バーストストップ要求をカウントするための１ビットカ
ウンタであるＤＳＦ１カウンタ(DSF1 COUNTER)306を設
けている。また、ＤＳＦ１カウンタ306をリセットする
ための信号をコントローラ304から入力し、ＤＳＦ１カ
ウンタ306のカウンタ出力はカウンタ制御回路303に入力
される。

【００８２】次に、本カラムアドレスカウンタの動作つ
いて説明する。

【００８３】図３において、バーストエンドモニタ302
には、あらかじめモードレジスタに設定されたバースト
レングスがセットされ、初期カラムアドレスがカウンタ
ユニット300とカラムアドレスジェネレータ301にセット
された後、内部クロック信号ＩＣＬＫに同期してカウン
タユニット300のカウント動作が開始される。このカウ
ントの出力はカラムアドレスジェネレータ301に入力さ
れ、カラムアドレスを出力する。

【００８４】そして、カウンタユニット300のカウンタ
値をバーストエンドモニタ302でモニタすることによ
り、バーストエンドを検出し、バーストエンドであれば
カウンタ制御回路303へ通知し、カウンタユニット300の
カウントを中止させる。

【００８５】バーストレングスがフルページの場合は、
バーストエンドが発生しないため、バーストストップ・
イン・フルページコマンドをコントローラ304に入力す
ることにより、同様にカウンタユニット300のカウント
を中止できる。

【００８６】本実施例の特徴部分であるＤＳＦ１カウン
タ306は、ＤＳＦ１信号入力によるコントローラ305のバ
ーストストップ要求を受けた時にカウントされ、そのカ
ウント値をカウンタ制御回路303へ送出し、カウンタ回
路303はカウント値を基にカウンタユニット300にカウン
ト中止の制御を行う。

【００８７】そして、さらにコントローラ305から同様
の要求を受けた時にＤＳＦ１カウンタ306はカウントさ
れ（すなわちカウント値は初期値にもどり）、そのカウ
ント値をカウンタ制御回路303へ送出し、カウンタ制御
回路303はカウント値を基にカウンタユニット300にカウ
ント再開の制御を行う。

【００８８】このＤＳＦ１カウンタ306のカウント値
は、カラムアドレス・リードコマンドRead、またはカラ
ムアドレス・ライトコマンドWriteが入力された場合、
コントローラ304から送出される信号で初期値になる。

【００８９】さらに、動作について図4のタイミングチ
ャートを使用して説明する。

【００９０】図４は、チップセレクト信号を使用してシ
ンクロナスＤＲＡＭを複数個制御するシステムにおい
て、上記ＤＳＦ１信号をコントローラ305へアクティブ
入力して、バーストサイクルを中断した場合のタイミン
グチャートである。

【００９１】図４において、コマンド(CS0)におけるREA
Dは、前述のカラムアドレス・リードコマンドであり、
コマンド(CS1)の PRE はプリチャージコマンドであり、
バーストレングスは４に設定している。

【００９２】まず、／ＣＳ０に接続されているシンクロ
ナスＤＲＡＭにカラムアドレス・リードコマンドが入力
され、バーストサイクルが開始され、２番目のリードサ
イクルでＤＳＦ１(CS0)をアクティブにしてバーストサ
イクルを中止し、コマンド(CS1)が１クロック分挿入さ
れる。その後、コマンドを入力することなく、ＤＳＦ１
(CS0)をアクティブにすることにより、３番目のバース
トサイクルから再開すことができる。

【００９３】本実施例は、第１の実施例では一旦、ＤＳ
Ｆ１をアクティブにすることによって、バーストサイク
ルを中断した場合、その中断した次のサイクルからアク
セスをすることが不可能であったが、ＤＳＦ１カウンタ
306を設けることによって、これを可能にしたことを特
徴とする。

【００９４】これにより、第１の実施例では、コマンド
(CS0)の３番目のバーストサイクルにおいて、新たにカ
ラムアドレス・リードコマンドReadを入力する必要があ
ったが、第２の実施例では、コマンド入力の必要がなく
なり、図４に示す、コマンド(CS1)のプリチャージコマ
ンド入力のように、データバスを使用しない他のコマン
ドの入力が可能になる。

【００９５】

【発明の効果】本発明の効果は、チップセレクト信号を
使用してシンクロナスＤＲＡＭを複数個制御するシステ
ムにおいて、バーストモードを使用する場合のメモリサ
イクル時間を短縮することができることである。

【００９６】その理由は、バーストモードにおいてのバ
ーストカウントを中止させるための信号線１本をシンク
ロナスＤＲＡＭに付加し、バーストカウントを中止する
ための回路に接続する機構を設けたことにより、他のコ
マンド入力と同時にバーストカウントを中止することが
できるようになったからである。

【図面の簡単な説明】

【図１】本発明のシンクロナスＤＲＡＭに使用されるカ
ラムアドレスカウンタの第１実施例のブロック図

【図２】図1に示した実施例のタイミングチャート

【図３】本発明のシンクロナスＤＲＡＭに使用されるカ
ラムアドレスカウンタの第２実施例のブロック図

【図４】図３に示した実施例のタイミングチャート

【図５】一般的なシンクロナスＤＲＡＭの構成例を示す
ブロック図

【図６】従来のカラムアドレスカウンタのブロック図

【図７】図６に示した従来例のバーストサイクルのタイ
ミングチャート

【図８】図６に示した従来例のバーストストップコマン
ドによるタイミングチャート

【符号の説明】 100，300，600 カウンタユニット 101，301，601 カラムアドレスジェネ
レータ 102，302，602 バーストエンドモニタ 103，303，603 カウンタ制御回路 104，105，304，305，510,604 コントローラ 306 ＤＳＦ１カウンタ 500A,500B メモリアレイ 501A,501B ロウデコーダ 502A,502B センスアンプ及びカラ
ム選択回路 503A,503B カラムデコーダ 504A,504B ロウアドレスバッファ 505A,505B カラムアドレスバッフ
ァ 506 カラムアドレスカウンタ 507 リフレッシュカウンタ 508 入力バッファ 509 出力バッファ

Claims (5)

【特許請求の範囲】
1. 【請求項１】バーストモード中止専用の外部制御信号線
   を付加し、コマンドに依らず、該外部制御信号線からの
   外部制御信号の入力により、強制的にバーストモードを
   中止できるようにしたことを特徴とするシンクロナスＤ
   ＲＡＭ。
2. 【請求項２】バーストモードにおける初期アドレスが設
   定され、クロックに同期して、バースト動作のためのア
   ドレスを生成するためのカウント動作を行うカウンタユ
   ニットと、 該カウンタユニットを制御するカウンタ制御回路と、 バーストモード中止専用の外部制御信号線を介して入力
   する外部制御信号に応答して前記カウンタ制御回路へ、
   前記カウンタユニットにおけるカウンタ動作を中止させ
   るための信号を出力するコントローラとを設けたことを
   特徴とする請求項１記載のシンクロナスＤＲＡＭ。
3. 【請求項３】バーストモード制御専用の外部制御信号線
   を付加し、コマンドに依らず、該外部制御信号線からの
   外部制御信号の入力により、強制的にバーストモードを
   中止し、または再開できるようにしたことを特徴とする
   シンクロナスＤＲＡＭ。
4. 【請求項４】バーストモードにおける初期アドレスが設
   定され、クロックに同期して、バースト動作のためのア
   ドレスを生成するためのカウント動作を行うカウンタユ
   ニットと、 該カウンタユニットを制御するカウンタ制御回路と、 バーストモード中止専用の外部制御信号線を介して入力
   する外部制御信号を前記バースト制御カウンタへバース
   ト制御信号を出力するコントローラと、 該バースト制御信号をカウントし、カウント値によっ
   て、前記カウンタ制御回路に対して前記カウンタユニッ
   トにおけるカウント動作を中止し、または再開させるた
   めの信号を発生させる１ビットのバースト制御カウンタ
   とを設けたことを特徴とする請求項３記載のシンクロナ
   スＤＲＡＭ。
5. 【請求項５】請求項１ないし請求項４のいずれかに記載
   のシンクロナスＤＲＡＭを複数個バス接続し、チップセ
   レクト信号によって個別選択することを特徴とするシン
   クロナスＤＲＡＭ。