JPH05198168A - Ｆｉｆｏ型のｄｒａｍ - Google Patents
Ｆｉｆｏ型のｄｒａｍInfo
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- JPH05198168A JPH05198168A JP4009333A JP933392A JPH05198168A JP H05198168 A JPH05198168 A JP H05198168A JP 4009333 A JP4009333 A JP 4009333A JP 933392 A JP933392 A JP 933392A JP H05198168 A JPH05198168 A JP H05198168A
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- Japan
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- refresh
- clock signal
- signal
- address
- enable signal
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Abstract
(57)【要約】
【目的】 待機時における消費電力を格段に節約でき、
携帯電話のような携帯型機器やＩＣカードのような小型
機器に好適なＦＩＦＯ型のＤＲＡＭを実現する。 【構成】 リフレッシュコントローラ１３、リフレッシ
ュタイマー１４およびリフレッシュアドレスポインタ１
０等を有するリフレッシュ回路を設ける。ライトイネー
ブル信号バーＷＥおよび出力イネーブル信号バーＯＥを
ディセーブルした状態で、クロック信号バーＣＫが入力
されると、リフレッシュコントローラ１３は、該クロッ
ク信号バーＣＫがある一定期間以内に”１”レベルか
ら”０”レベルに立ち下がると、その都度リフレッシュ
アドレスポインタ１０に制御信号を発し、該リフレッシ
ュアドレスポインタ１０にメモリアレイ１のアドレスを
１つずつインクリメントするためのアドレス信号を生成
させる。このアドレス信号に従いメモリアレイ１のメモ
リセルに記憶保持されたデータのリフレッシュ動作が行
われる。そして、待機時における消費電力を低減するた
めに、クロック信号バーＣＫの周期を可能な限り長くす
る。
携帯電話のような携帯型機器やＩＣカードのような小型
機器に好適なＦＩＦＯ型のＤＲＡＭを実現する。 【構成】 リフレッシュコントローラ１３、リフレッシ
ュタイマー１４およびリフレッシュアドレスポインタ１
０等を有するリフレッシュ回路を設ける。ライトイネー
ブル信号バーＷＥおよび出力イネーブル信号バーＯＥを
ディセーブルした状態で、クロック信号バーＣＫが入力
されると、リフレッシュコントローラ１３は、該クロッ
ク信号バーＣＫがある一定期間以内に”１”レベルか
ら”０”レベルに立ち下がると、その都度リフレッシュ
アドレスポインタ１０に制御信号を発し、該リフレッシ
ュアドレスポインタ１０にメモリアレイ１のアドレスを
１つずつインクリメントするためのアドレス信号を生成
させる。このアドレス信号に従いメモリアレイ１のメモ
リセルに記憶保持されたデータのリフレッシュ動作が行
われる。そして、待機時における消費電力を低減するた
めに、クロック信号バーＣＫの周期を可能な限り長くす
る。
Description
【０００１】
【産業上の利用分野】本発明は、携帯型機器やＩＣカー
ドのフレームメモリ又はラインメモリとして好適な半導
体メモリに関し、特にシリアル入出力形式でデータの入
出力が行え、大容量であって、しかも待機時における消
費電力を節約できるＦＩＦＯ型のＤＲＡＭに関する。
ドのフレームメモリ又はラインメモリとして好適な半導
体メモリに関し、特にシリアル入出力形式でデータの入
出力が行え、大容量であって、しかも待機時における消
費電力を節約できるＦＩＦＯ型のＤＲＡＭに関する。
【０００２】
【従来の技術】ＴＶ信号、画像および文書画像等のよう
にデータが時系列的にビットシリアルに入力或は出力さ
れるような場合、該データを一時的或は一定期間、例え
ばＩＣカードのような媒体に記憶させておく手段とし
て、ＦＩＦＯ（先入れ先出し）形式のラインメモリやフ
レームメモリ等の半導体メモリが好適である。
にデータが時系列的にビットシリアルに入力或は出力さ
れるような場合、該データを一時的或は一定期間、例え
ばＩＣカードのような媒体に記憶させておく手段とし
て、ＦＩＦＯ（先入れ先出し）形式のラインメモリやフ
レームメモリ等の半導体メモリが好適である。
【０００３】図２はこのようなフレームメモリの一従来
例を示す。以下にこのフレームメモリにおけるライト動
作とリード動作を並列的に説明する。ＡＮＤゲート２０
の入力端子に入力されるライトイネーブル信号バーＷＥ
又は出力イネーブル信号バーＯＥが”０”レベルであ
り、かつＮＡＮＤゲート２１の一方の入力端子にクロッ
ク信号バーＣＫが入力されると、該クロック信号バーＣ
Ｋに同期して、タイミング発生器１２から与えられる制
御信号によって、ロウ側ライトアドレスポインタ８又は
ロウ側リードアドレスポインタ９がアドレス信号を生成
する。
例を示す。以下にこのフレームメモリにおけるライト動
作とリード動作を並列的に説明する。ＡＮＤゲート２０
の入力端子に入力されるライトイネーブル信号バーＷＥ
又は出力イネーブル信号バーＯＥが”０”レベルであ
り、かつＮＡＮＤゲート２１の一方の入力端子にクロッ
ク信号バーＣＫが入力されると、該クロック信号バーＣ
Ｋに同期して、タイミング発生器１２から与えられる制
御信号によって、ロウ側ライトアドレスポインタ８又は
ロウ側リードアドレスポインタ９がアドレス信号を生成
する。
【０００４】これらのアドレス信号は、それぞれロウア
ドレスマルチプレクサ１１を経由してロウアドレスデコ
ーダ１５に入力される。そうすると、該アドレス信号を
受けたロウアドレスデコーダ１５がメモリアレイ１の該
当するワード線を選択する。また、この時、タイミング
発生器１２からコラム側ライトアドレスポインタ６又は
コラムリードアドレスポインタ７に与えられる制御信号
によって、コラム側ライトアドレスポインタ６又はコラ
ムリードアドレスポインタ７がアドレス信号を生成す
る。これらのアドレス信号はライトデータセレクト４又
はリードデータセレクタ５に与えられる。そうすると、
該ライトデータセレクト４又は該リードデータセレクタ
５がそれぞれに与えられアドレス信号に対応したメモリ
アレイ１のデータ線を選択する。
ドレスマルチプレクサ１１を経由してロウアドレスデコ
ーダ１５に入力される。そうすると、該アドレス信号を
受けたロウアドレスデコーダ１５がメモリアレイ１の該
当するワード線を選択する。また、この時、タイミング
発生器１２からコラム側ライトアドレスポインタ６又は
コラムリードアドレスポインタ７に与えられる制御信号
によって、コラム側ライトアドレスポインタ６又はコラ
ムリードアドレスポインタ７がアドレス信号を生成す
る。これらのアドレス信号はライトデータセレクト４又
はリードデータセレクタ５に与えられる。そうすると、
該ライトデータセレクト４又は該リードデータセレクタ
５がそれぞれに与えられアドレス信号に対応したメモリ
アレイ１のデータ線を選択する。
【０００５】以上のアドレス選択動作が行われると、そ
の後、データ入力バッファ２を通してメモリアレイ１の
メモリセルに対するデータライト又はデータリードが行
われる。
の後、データ入力バッファ２を通してメモリアレイ１の
メモリセルに対するデータライト又はデータリードが行
われる。
【０００６】
【発明が解決しようとする課題】ところで、特に携帯電
話のような携帯型機器やＩＣカードに用いられるフレー
ムメモリやラインメモリとしては、リード動作又はライ
ト動作を行わない待機時（セリフリフレッシュ時）にお
いて、低消費電力でメモリ内容が記憶保持できることが
要求され、また、大容量であることが要求される。
話のような携帯型機器やＩＣカードに用いられるフレー
ムメモリやラインメモリとしては、リード動作又はライ
ト動作を行わない待機時（セリフリフレッシュ時）にお
いて、低消費電力でメモリ内容が記憶保持できることが
要求され、また、大容量であることが要求される。
【０００７】このような要求を満足できる半導体メモリ
として、ダイナミツクＲＡＭ（以下ＤＲＡＭと称する）
型のラインメモリやフレームメモリが考えられるが、Ｄ
ＲＡＭにおいては、メモリアレイ１に記憶保持されたデ
ータを一定時間毎にリードして再度ライトする動作、す
なわち、いわゆるリフレッシュ動作が必要であり、その
ための回路が必要になること、リード動作、ライト動作
のためにより複雑な制御信号が必要になる、といった理
由により、携帯電話のような携帯型機器やＩＣカードの
ような小型機器ではＤＲＡＭ型のラインメモリやフレー
ムメモリが実現されていないのが現状である。
として、ダイナミツクＲＡＭ（以下ＤＲＡＭと称する）
型のラインメモリやフレームメモリが考えられるが、Ｄ
ＲＡＭにおいては、メモリアレイ１に記憶保持されたデ
ータを一定時間毎にリードして再度ライトする動作、す
なわち、いわゆるリフレッシュ動作が必要であり、その
ための回路が必要になること、リード動作、ライト動作
のためにより複雑な制御信号が必要になる、といった理
由により、携帯電話のような携帯型機器やＩＣカードの
ような小型機器ではＤＲＡＭ型のラインメモリやフレー
ムメモリが実現されていないのが現状である。
【０００８】本発明は、このような現状に鑑みてなされ
たものであり、その目的は、待機時における消費電力を
格段に節約できるＦＩＦＯ型のＤＲＡＭを提供すること
にある。
たものであり、その目的は、待機時における消費電力を
格段に節約できるＦＩＦＯ型のＤＲＡＭを提供すること
にある。
【０００９】
【課題を解決するための手段】本発明のＦＩＦＯ型のＤ
ＲＡＭは、クロック信号に同期してデータを入出力する
ＦＩＦＯ型のＤＲＡＭにおいて、ライトイネーブル信号
および出力イネーブル信号をディセーブルにした状態で
クロツク信号を入力し、該クロック信号のクロック周期
でメモリセルのリフレッシュ動作を行うようにしてな
り、そのことにより上記目的が達成される。
ＲＡＭは、クロック信号に同期してデータを入出力する
ＦＩＦＯ型のＤＲＡＭにおいて、ライトイネーブル信号
および出力イネーブル信号をディセーブルにした状態で
クロツク信号を入力し、該クロック信号のクロック周期
でメモリセルのリフレッシュ動作を行うようにしてな
り、そのことにより上記目的が達成される。
【００１０】好ましくは、前記クロック周期を可能な限
り長く設定する。
り長く設定する。
【００１１】また、本発明のＦＩＦＯ型のＤＲＡＭは、
クロック信号に同期してデータを入出力するＦＩＦＯ型
のＤＲＡＭにおいて、ライトイネーブル信号および出力
イネーブル信号をディセーブルにし、かつこの状態で該
クロック信号をある一定期間以上ディセーブルにし、内
部リフレッシュタイマーの固有周期でメモリセルのリフ
レッシュ動作を行うようにしてなり、そのことにより上
記目的が達成される。
クロック信号に同期してデータを入出力するＦＩＦＯ型
のＤＲＡＭにおいて、ライトイネーブル信号および出力
イネーブル信号をディセーブルにし、かつこの状態で該
クロック信号をある一定期間以上ディセーブルにし、内
部リフレッシュタイマーの固有周期でメモリセルのリフ
レッシュ動作を行うようにしてなり、そのことにより上
記目的が達成される。
【００１２】好ましくは、前記内部リフレッシュタイマ
ーの固有周期を可能な限り長く設定する。
ーの固有周期を可能な限り長く設定する。
【００１３】
【作用】ＦＩＦＯ型のＤＲＡＭの代表であるラインメモ
リやフレームメモリでは通常、クロック信号に同期して
データを入出力する。データ入出力制御信号であるライ
トイネーブル信号及びリードイネーブル信号をディセー
ブルにした状態でクロック信号を入力するとデータは記
憶保持され、リフレッシュ動作が行われる。この時、ク
ロック信号のクロック周期を充分長くすると、リフレッ
シュ動作に要する実効電力を小さくできるので、待機時
における消費電力を低減できる。
リやフレームメモリでは通常、クロック信号に同期して
データを入出力する。データ入出力制御信号であるライ
トイネーブル信号及びリードイネーブル信号をディセー
ブルにした状態でクロック信号を入力するとデータは記
憶保持され、リフレッシュ動作が行われる。この時、ク
ロック信号のクロック周期を充分長くすると、リフレッ
シュ動作に要する実効電力を小さくできるので、待機時
における消費電力を低減できる。
【００１４】
【実施例】以下に本発明の実施例を説明する。
【００１５】図１は本発明ＦＩＦＯ型のＤＲＡＭをフレ
ームメモリに適用した実施例を示す。まず、このフレー
ムメモリにおけるライト動作とリード動作を並列的に説
明する。ＡＮＤゲート２０の入力端子に入力されるライ
トイネーブル信号バーＷＥ又は出力イネーブル信号バー
ＯＥが”０”レベルであり、かつＮＡＮＤゲート２１の
一方の入力端子にクロック信号バーＣＫが入力される
と、該クロック信号バーＣＫに同期して、タイミング発
生器１２から与えられる制御信号によって、ロウ側ライ
トアドレスポインタ８又はロウ側リードアドレスポイン
タ９がアドレス信号を生成する。
ームメモリに適用した実施例を示す。まず、このフレー
ムメモリにおけるライト動作とリード動作を並列的に説
明する。ＡＮＤゲート２０の入力端子に入力されるライ
トイネーブル信号バーＷＥ又は出力イネーブル信号バー
ＯＥが”０”レベルであり、かつＮＡＮＤゲート２１の
一方の入力端子にクロック信号バーＣＫが入力される
と、該クロック信号バーＣＫに同期して、タイミング発
生器１２から与えられる制御信号によって、ロウ側ライ
トアドレスポインタ８又はロウ側リードアドレスポイン
タ９がアドレス信号を生成する。
【００１６】これらのアドレス信号は、それぞれロウア
ドレスマルチプレクサ１１を経由してロウアドレスデコ
ーダ１５に入力される。そうすると、該アドレス信号を
受けたロウアドレスデコーダ１５がメモリアレイ１の該
当するワード線を選択する。また、この時、タイミング
発生器１２からコラム側ライトアドレスポインタ６又は
コラムリードアドレスポインタ７に与えられる制御信号
によって、コラム側ライトアドレスポインタ６又はコラ
ムリードアドレスポインタ７がアドレス信号を生成す
る。これらのアドレス信号はライトデータセレクト４又
はリードデータセレクタ５に与えられる。そうすると、
該ライトデータセレクト４又は該リードデータセレクタ
５がそれぞれに与えられアドレス信号に対応したメモリ
アレイ１のデータ線を選択する。
ドレスマルチプレクサ１１を経由してロウアドレスデコ
ーダ１５に入力される。そうすると、該アドレス信号を
受けたロウアドレスデコーダ１５がメモリアレイ１の該
当するワード線を選択する。また、この時、タイミング
発生器１２からコラム側ライトアドレスポインタ６又は
コラムリードアドレスポインタ７に与えられる制御信号
によって、コラム側ライトアドレスポインタ６又はコラ
ムリードアドレスポインタ７がアドレス信号を生成す
る。これらのアドレス信号はライトデータセレクト４又
はリードデータセレクタ５に与えられる。そうすると、
該ライトデータセレクト４又は該リードデータセレクタ
５がそれぞれに与えられアドレス信号に対応したメモリ
アレイ１のデータ線を選択する。
【００１７】以上のアドレス選択動作が行われると、そ
の後、データ入力バッファ２を通してメモリアレイ１の
メモリセルに対するデータライト又はデータリードが行
われる。
の後、データ入力バッファ２を通してメモリアレイ１の
メモリセルに対するデータライト又はデータリードが行
われる。
【００１８】上記構成に加えて、このフレームメモリに
はメモリアレイ１に記憶されたデータをリフレッシュす
るリフレッシュ回路が設けられている。このリフレッシ
ュ回路は、リフレッシュコントローラ１３、リフレッシ
ュタイマー１４およびリフレッシュアドレスポインタ１
０を有する。以下にリフレッシュ動作を説明する。
はメモリアレイ１に記憶されたデータをリフレッシュす
るリフレッシュ回路が設けられている。このリフレッシ
ュ回路は、リフレッシュコントローラ１３、リフレッシ
ュタイマー１４およびリフレッシュアドレスポインタ１
０を有する。以下にリフレッシュ動作を説明する。
【００１９】ＡＮＤゲート２０の２入力端子に共に”
１”レベルのライトイネーブル信号バーＷＥおよび出力
イネーブル信号バーＯＥが入力され、すなわち、ライト
イネーブル信号バーＷＥおよび出力イネーブル信号バー
ＯＥをディセーブルした状態で、該ＡＮＤゲート２０に
接続されたＡＮＤゲート２２の一方の入力端子にその論
理和信号が、他方の入力端子にクロック信号バーＣＫが
入力されると、該ＡＮＤゲート２２の出力を受けたリフ
レッシュコントローラ１３は次のようにしてメモリアレ
イ１のリフレッシュ動作を行う。
１”レベルのライトイネーブル信号バーＷＥおよび出力
イネーブル信号バーＯＥが入力され、すなわち、ライト
イネーブル信号バーＷＥおよび出力イネーブル信号バー
ＯＥをディセーブルした状態で、該ＡＮＤゲート２０に
接続されたＡＮＤゲート２２の一方の入力端子にその論
理和信号が、他方の入力端子にクロック信号バーＣＫが
入力されると、該ＡＮＤゲート２２の出力を受けたリフ
レッシュコントローラ１３は次のようにしてメモリアレ
イ１のリフレッシュ動作を行う。
【００２０】ライトイネーブル信号バーＷＥおよび出力
イネーブル信号バーＯＥをディセーブルした状態で、ク
ロック信号バーＣＫが入力されると、リフレッシュコン
トローラ１３は、該クロック信号バーＣＫがある一定期
間以内に”１”レベルから”０”レベルに立ち下がる
と、その都度リフレッシュアドレスポインタ１０に制御
信号を発し、該リフレッシュアドレスポインタ１０にメ
モリアレイ１のアドレスを１つずつインクリメントする
ためのアドレス信号を生成させる。このアドレス信号に
従いメモリアレイ１のメモリセルに記憶保持されたデー
タのリフレッシュ動作が行われる。
イネーブル信号バーＯＥをディセーブルした状態で、ク
ロック信号バーＣＫが入力されると、リフレッシュコン
トローラ１３は、該クロック信号バーＣＫがある一定期
間以内に”１”レベルから”０”レベルに立ち下がる
と、その都度リフレッシュアドレスポインタ１０に制御
信号を発し、該リフレッシュアドレスポインタ１０にメ
モリアレイ１のアドレスを１つずつインクリメントする
ためのアドレス信号を生成させる。このアドレス信号に
従いメモリアレイ１のメモリセルに記憶保持されたデー
タのリフレッシュ動作が行われる。
【００２１】ここで、リフレッシュ動作を行う際に、リ
フレッシュコントローラ１３に入力されるクロック信号
バーＣＫの周期は、可能な限り長く設定すると実施する
上で好ましいものになる。すなわち、該クロック信号バ
ーＣＫの周期を長くすれば長くするだけ、リフレッシュ
動作に要する電力の実効値を低減でき、待機時における
消費電力の節約が図れるからである。
フレッシュコントローラ１３に入力されるクロック信号
バーＣＫの周期は、可能な限り長く設定すると実施する
上で好ましいものになる。すなわち、該クロック信号バ
ーＣＫの周期を長くすれば長くするだけ、リフレッシュ
動作に要する電力の実効値を低減でき、待機時における
消費電力の節約が図れるからである。
【００２２】上記の実施例では、クロック信号バーＣＫ
の周期を可能な限り長くして待機時における消費電力の
節約を図ることにしたが、リフレッシュタイマー１４
（内部リフレッシュタイマー）の固有周期を可能な限り
長くすることにより、待機時における消費電力の節約を
図ることもできる。
の周期を可能な限り長くして待機時における消費電力の
節約を図ることにしたが、リフレッシュタイマー１４
（内部リフレッシュタイマー）の固有周期を可能な限り
長くすることにより、待機時における消費電力の節約を
図ることもできる。
【００２３】この場合は、クロック信号バーＣＫがある
一定期間以上”１”レベルを継続すると、リフレッシュ
タイマー１４の固有周期でリフレッシュ動作を繰り返
す。すなわち、この場合は、ライトイネーブル信号バー
ＷＥおよび出力イネーブル信号バーＯＥをディセーブル
し、かつクロック信号バーＣＫも一定時間ディセーブル
してリフレッシュタイマーの固定周期でリフレッシュ動
作を行う構成をとる。
一定期間以上”１”レベルを継続すると、リフレッシュ
タイマー１４の固有周期でリフレッシュ動作を繰り返
す。すなわち、この場合は、ライトイネーブル信号バー
ＷＥおよび出力イネーブル信号バーＯＥをディセーブル
し、かつクロック信号バーＣＫも一定時間ディセーブル
してリフレッシュタイマーの固定周期でリフレッシュ動
作を行う構成をとる。
【００２４】この実施例においては、リフレッシュタイ
マー１４の周期を可能な限り長くすることにより、待機
時の消費電力を低減することができる。
マー１４の周期を可能な限り長くすることにより、待機
時の消費電力を低減することができる。
【００２５】
【発明の効果】請求項１又は請求項３記載のＦＩＦＯ型
のＤＲＡＭによれば、携帯電話のような携帯型機器やＩ
Ｃカードのような小型機器に好適なＦＩＦＯ型のＤＲＡ
Ｍを実現できる。
のＤＲＡＭによれば、携帯電話のような携帯型機器やＩ
Ｃカードのような小型機器に好適なＦＩＦＯ型のＤＲＡ
Ｍを実現できる。
【００２６】また、特に請求項２又は請求項４記載のＦ
ＩＦＯ型のＤＲＡＭによれば、待機時における消費電力
を格段に節約できるＦＩＦＯ型のＤＲＡＭを実現できる
利点がある。
ＩＦＯ型のＤＲＡＭによれば、待機時における消費電力
を格段に節約できるＦＩＦＯ型のＤＲＡＭを実現できる
利点がある。
【図１】本発明ＦＩＦＯ型のＤＲＡＭを示すブロック
図。
図。
【図２】フレームメモリの一従来例を示すブロック図。
１ メモリアレイ ２ データ入力バッファ ３ データ出力バッファ ４ ライトデータセレクタ ５ リードデータセレクタ ６ コラム側ライトアドレスカウンタ ７ コラム側リードアドレスカウンタ ８ ロウ側ライトアドレスポインタ ９ ロウ側リードアドレスポインタ １０ リフレッシュアドレスポインタ １１ ロウアドレスマルチプレクサ １２ タイミング発生器 １３ リフレッシュコントローラ １４ リフレッシュタイマー １５ ロウアドレスデコーダ
Claims (4)
- 【請求項１】クロック信号に同期してデータを入出力す
るＦＩＦＯ型のＤＲＡＭにおいて、 ライトイネーブル信号および出力イネーブル信号をディ
セーブルにした状態で該クロック信号を入力し、該クロ
ック信号のクロック周期でメモリセルのリフレッシュ動
作を行うＦＩＦＯ型のＤＲＡＭ。 - 【請求項２】前記クロック周期を可能な限り長く設定し
た請求項１記載のＦＩＦＯ型のＤＲＡＭ。 - 【請求項３】クロック信号に同期してデータを入出力す
るＦＩＦＯ型のＤＲＡＭにおいて、 ライトイネーブル信号および出力イネーブル信号をディ
セーブルにし、かつこの状態で該クロック信号をある一
定期間以上ディセーブルにし、内部リフレッシュタイマ
ーの固有周期でメモリセルのリフレッシュ動作を行うＦ
ＩＦＯ型のＤＲＡＭ。 - 【請求項４】前記内部リフレッシュタイマーの固有周期
を可能な限り長く設定した請求項３記載のＦＩＦＯ型の
ＤＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009333A JPH05198168A (ja) | 1992-01-22 | 1992-01-22 | Ｆｉｆｏ型のｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009333A JPH05198168A (ja) | 1992-01-22 | 1992-01-22 | Ｆｉｆｏ型のｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198168A true JPH05198168A (ja) | 1993-08-06 |
Family
ID=11717548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4009333A Withdrawn JPH05198168A (ja) | 1992-01-22 | 1992-01-22 | Ｆｉｆｏ型のｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809984B2 (en) | 2002-10-03 | 2004-10-26 | Renesas Technology Corp. | Multiport memory circuit composed of 1Tr-1C memory cells |
-
1992
- 1992-01-22 JP JP4009333A patent/JPH05198168A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809984B2 (en) | 2002-10-03 | 2004-10-26 | Renesas Technology Corp. | Multiport memory circuit composed of 1Tr-1C memory cells |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |