JP2002170383A - 半導体記憶装置及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】携帯システムの消費電力とパフォーマンスの向
上に容易に対応することができる半導体記憶装置を提供
すること。 【解決手段】ＤＲＡＭ１０は、パワーダウンモードにメ
モリセルを含むメモリコアに電源を供給する内部回路の
制御と、メモリコアに対するリフレッシュの制御を組み
合わせた「スリープモード」、「リフレッシュ停止モー
ド（Ｎａｐモード）」、「部分セルフリフレッシュモー
ド（Ｓ−Ｒｅｆモード）」を備え、これらモードをプロ
グラムモードＰｒｏ，ＰＥにおいて選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置及び
半導体装置に係り、詳しくは主にモバイル機器に搭載さ
れる非同期型メモリシステムにおけるＳＲＡＭ（リフレ
ッシュ動作が不必要なメモリ）と互換性のあるＤＲＡＭ
（リフレッシュ動作の必要なメモリ）と、不揮発性メモ
リとの混合メモリシステムに関するものである。

【０００２】近年、携帯電話、ＰＨＳ(Personal Handyp
hone System)や、通信機能を有するＰＤＡ(Personal Di
gital Assistant)等の携帯端末は、小型化が進められる
とともに、扱うデータ量が増加する傾向にある。例え
ば、携帯電話は、音声により会話する機能のみならず、
テキストデータや画像データを伝送する機能を有するよ
うになってきている。さらに、携帯電話は、今後インタ
ーネットサービスが多様することで一種の情報端末（携
帯型のパーソナルコンピュータ）になると予想されてい
る。これらの機能によって、携帯電話で扱うデータの情
報量は、大幅に増加する傾向にある。

【０００３】また、携帯機器の通信速度は、向上する傾
向にある。さらに、携帯機器は、大きさが小さくなるこ
とで、内蔵するバッテリも小さくなる傾向にある。従っ
て、携帯電話などの携帯機器に搭載されるメモリには、
高速、大容量、低消費電力でなければならない。更に、
価格競争の激しい携帯電話では、部品コストを極力低減
する必要がある。このため、ワークメモリは、大容量か
つ低価格でなければならない。

【０００４】

【従来の技術】従来、携帯端末、例えば携帯電話には、
動作中の必要なデータを保持するためにワークメモリが
搭載され、そのワークメモリとして所定（例えば４Ｍビ
ット程度）の記憶容量を持つＳＲＡＭが用いられてき
た。しかし、伝送するデータ量の増大と通信速度の高速
化にともない、ＳＲＡＭに代えてフラッシュメモリとＤ
ＲＡＭを携帯電話に搭載することが検討されている。

【０００５】ＤＲＡＭはビット単価が安く、リードライ
トが高速であるという利点を持つ。しかし、待機時にデ
ータを保持するために電力を消費する。その待機時の消
費電流は、メモリ全体のデータをＤＲＡＭ自身が自動で
継続して保持するセルフリフレッシュモード時で数１０
０μＡ、書き込まれたデータの保持が不要なスタンバイ
モード時で数１０μＡである。

【０００６】フラッシュメモリはリフレッシュが不要で
スタンバイ時の消費電流が数μＡと少ないという利点を
持つ。一方、フラッシュメモリはデータの書き込み動作
に数μｓから数十μｓが必要であり、書き込みに時間が
かかる。

【０００７】従って、携帯電話は、通話状態（通話やデ
ータ伝送）では大容量で高速なＤＲＡＭをワークメモリ
として使用する。そして、通話状態から待ち状態になる
と、ＤＲＡＭのデータのうち保持の必要なデータをフラ
ッシュメモリに退避する。そして、ＤＲＡＭ自身を停止
させる。このような動作によって、携帯電話の低消費電
力化を図っている。

【０００８】

【発明が解決しようとする課題】ところで、携帯電話を
待ち状態から通話状態にするときに、ＤＲＡＭを再活性
させた後、フラッシュメモリのデータをＤＲＡＭに書き
戻さなければならない。この動作によって待ち時間（シ
ステムビジー）が発生し、システム全体（携帯電話）の
パフォーマンスが低下するという問題がある。

【０００９】本発明は上記問題点を解決するためになさ
れたものである。この問題に対し、部分リフレッシュ機
能を持つＤＲＡＭを用いることが考えられる。この部分
リフレッシュ機能は、予め設定された領域のみをリフレ
ッシュする機能である。携帯電話において、電源をオン
にした状態における一部のデータだけを保持しておけば
他の全ての情報を保持しておかなくてもよいといったも
のがある。従って、保持するデータの領域を指定する、
あるいはリフレッシュする領域にデータを書き込む。こ
のようなＤＲＡＭを用いた携帯電話は、メモリ全体をリ
フレッシュするＤＲＡＭを用いたものに比べて消費電力
が少なく、フラッシュメモリからの書き戻しによる待ち
時間を少なくしてパフォーマンスの低下を抑える。

【００１０】しかし、システムによっては、前述の低消
費電力化を最重要視した携帯機器の設計を選択する場合
もある。また、１つのシステムで部分リフレッシュとＤ
ＲＡＭ自身の停止の両者をシステムの状態によって使い
分けるようなシステム設計も考えられる。このように、
それぞれ異なる低消費電力モードを有するデバイスを提
供する必要がある。

【００１１】従って、その目的は携帯システムの消費電
力とパフォーマンスの向上に対応することができる半導
体記憶装置及び半導体装置を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、メモリセルに対し
て通常動作を行う第１のモードと、消費電力を削減する
第２のモードとを備え、前記第２のモードはデバイスの
内部電源の制御と前記リフレッシュの制御を組み合わせ
た複数の動作モードを有する。これにより、低消費電力
化とパフォーマンスの向上に容易に対応することができ
る。

【００１３】請求項２に記載の発明のように、前記複数
の動作モードは、全てのメモリセルに対するリフレッシ
ュと、前記メモリセルを含むメモリコアに動作電圧を供
給する内部電源回路を停止する第１の動作モードと、全
てのメモリセルに対するリフレッシュを停止し、前記内
部電源回路を停止しない第２の動作モードと、前記メモ
リセルの一部の領域をリフレッシュする第３の動作モー
ドとを備える。これにより、各動作モードに応じた動作
と消費電流の低減が可能となる。

【００１４】請求項３に記載の発明のように、該半導体
記憶装置は、前記第１のモードにおいて定期的に全ての
メモリセルをセルフリフレッシュする機能を持つ。この
ため、リフレッシュを必要としない半導体記憶装置との
置き換えが容易になる。

【００１５】請求項４に記載の発明のように、前記第１
のモードと前記第２のモードの切り替えを、内部にて生
成した信号を基準にして外部端子に供給される信号の状
態に基づいて行う。非同期の内部にて生成した信号と外
部端子にきゅきゅうされる信号に基づく動作不良を防
ぐ。

【００１６】請求項５に記載の発明のように、前記内部
にて生成した信号に基づいて前記外部端子に供給される
信号をラッチしてパワーダウンモード信号を出力するパ
ワーダウンモード判定回路と、前記パワーダウンモード
信号に基づいて前記複数の動作モードに対応するリフレ
ッシュ信号を生成するリフレッシュコントロール回路と
を備えた。

【００１７】請求項６に記載の発明のように、前記外部
端子はモード制御のための外部専用端子である。請求項
７に記載の発明のように、前記第３の動作モードにおい
てリフレッシュする領域の設定を、前記第１のモードに
おけるスタンバイモードから移行するプログラムモード
において実施する。

【００１８】請求項８に記載の発明のように、前記第１
〜第３の動作モードの選択を、前記第１のモードにおけ
るスタンバイモードから移行するプログラムモードにお
いて実施する。

【００１９】請求項９に記載の発明のように、前記プロ
グラムモードは、コマンドに基づいて移行する第１のプ
ログラムモードと、外部端子に供給される信号に基づい
て移行する第２のプログラムモードの少なくとも一方を
備える。

【００２０】請求項１０に記載の発明のように、前記第
１のプログラムモードへの移行は、前記第１のモードに
て実行されないイリーガルコマンドに基づいて行われ
る。請求項１１に記載の発明のように、前記イリーガル
コマンドを複数回入力した場合に前記第１のプログラム
モードへ移行する。このため、誤って第１のプログラム
モードへ移行することを防止する。

【００２１】請求項１２に記載の発明のように、前記イ
リーガルコマンドを複数回入力している間に該イリーガ
ルコマンドと異なるコマンドを入力した場合に前記イリ
ーガルコマンドのカウントをリセットする。

【００２２】請求項１３に記載の発明のように、前記イ
リーガルコマンドとともに前記第３の動作モードの設定
のための情報を入力する。請求項１４に記載の発明のよ
うに、前記第２のプログラムモードへの移行は、外部端
子に供給される信号に基づいて行う。

【００２３】請求項１５に記載の発明のように、前記第
２のプログラムモードへの移行は、前記外部端子に供給
される信号のレベルが複数回変更された場合に実施す
る。請求項１６に記載の発明のように、前記第３の動作
モードにおいてリフレッシュする領域を任意に設定可能
にした。

【００２４】請求項１７，１８に記載の発明のように、
前記メモリセルの一部の領域をリフレッシュするリフレ
ッシュモードにおいて、前記全メモリセルの領域のう
ち、リフレッシュ特性の良い領域を前記リフレッシュす
る領域とした。そのため、リフレッシュ時間を長くして
消費電流が少なくなる。

【００２５】請求項１９に記載の発明のように、前記リ
フレッシュする前記メモリセルの一部の領域は固定され
た領域であり、前記固定された領域を示す第１のアドレ
ス情報を前記リフレッシュ特性のよい領域を指定する第
２のアドレス情報に変換するアドレススクランブル回路
を備えた。そのため、リフレッシュ時間を長くして消費
電流が少なくなる。

【００２６】請求項２０に記載の発明のように、半導体
装置は、請求項１〜１９のうちの何れか一項に記載のデ
ータ保持動作を必要とする第１の半導体記憶装置と、デ
ータ保持動作を必要としない第２の半導体記憶装置とを
備えることで、システムのパフォーマンスと低消費電力
が実現できる。

【００２７】

【発明の実施の形態】以下、本発明を半導体記憶装置に
具体化した一実施の形態を図１〜図２３に従って説明す
る。

【００２８】本実施形態の半導体記憶装置はＳＲＡＭイ
ンタフェースを持つＤＲＡＭ、即ち情報の記憶にダイナ
ミック型のメモリセルを含むメモリコア（メモリセル、
ロウデコーダ、コラムデコーダ、センスアンプを含む）
を有し、外部とのインタフェースにメモリセルに対する
リフレッシュのための信号、コマンドの入力が不要な非
同期型メモリである。このＤＲＡＭは、通常動作におい
てメモリセルの情報を保持するセルフリフレッシュ機能
を有している。従って、このＤＲＡＭは、外部にリフレ
ッシュのための回路構成を加えることなくＳＲＡＭと置
き換えが可能である。

【００２９】図２は、本実施形態の半導体記憶装置（Ｄ
ＲＡＭ）の状態遷移図である。また、このＤＲＡＭは、
通常の読み出し／書き込み等にかかる動作を行う通常モ
ードと、低消費電力化のためのパワーダウンモードを持
ち、そのパワーダウンモードは、複数の低消費電力モー
ドを備える。各低消費電力モードは、「スリープモー
ド」、「リフレッシュ停止モード（Ｎａｐモード）」、
「部分セルフリフレッシュモード（Ｓ−Ｒｅｆモー
ド）」であり、デバイスの内部電源の制御とメモリコア
のリフレッシュの制御の組み合わせが相違している。

【００３０】先ず、ＤＲＡＭは、パワーオンによりコー
ルドスタート（ＣＳＴ）からパワーダウンモードの何れ
かのモード（本実施形態では「スリープモード」）を経
て通常モードのスタンバイモード（ＳＴＢ）へと遷移す
る。尚、経由するパワーダウンモードにおけるモード
を、「Ｎａｐモード」又は「Ｓ−Ｒｅｆモード」にて設
定しても良い。尚、通常モードでは、自動で全メモリセ
ル領域のデータを保持するセルフリフレッシュ機能が働
いている。

【００３１】スタンバイモードにおいて読み出しコマン
ドまたは書き込みコマンドを受け付けると、そのコマン
ドに応じてリードモード（ＲＤ）又はライトモード（Ｗ
Ｒ）へ移行し、読み出し動作または書き込み動作が実行
される。読み出し動作または書き込み動作の実行後は、
コマンドに応じてスタンバイモードへ移行するか、また
は各モードからアウトプットディセーブル（ＯＤ）へ移
行、又はアウトプットディセーブルを経てスタンバイモ
ードへ移行する。尚、コマンドによってリードモードか
らライトモードへ移行する（リードアフタライトコマン
ド）場合もある。

【００３２】スタンバイモード中にプログラムコマンド
を受け付けると、第１のプログラムモード（ＰＲＯ）へ
移行する。また、スタンバイモード中に後述するプログ
ラムモード信号／ＰＥの状態を検出して第２のプログラ
ムモード（ＰＥ）へ移行する。尚、その第１または第２
のプログラムモードにおいて、ＤＲＡＭは、外部から入
力される設定コードに基づいてパワーダウンモードが有
する複数のモードのうちの１つを選択し、その選択した
モードに対する設定を詳細設定コードに基づいて行う。
その設定を終了すると、ＤＲＡＭは、自動的にスタンバ
イモードへ移行する。

【００３３】スタンバイモード中に所定の信号の状態を
検出して直ちにパワーダウンモードに移行する。尚、本
実施形態では、後述するチップイネーブル信号ＣＥ２を
受けてパワーダウンモード（選択した低消費電力モー
ド）に移行する。各低消費電力モードは、それぞれ消費
電力量、パワーダウンモードから通常モードへ移行した
ときの待ち時間が異なる。従って、複数の低消費電力モ
ードから１つを選択することで、容易に複数の低消費電
力化の要望に対応することができる。また、通常モード
から移行する低消費電力モードは、予め通常モード（プ
ログラムモード）において設定されているため、チップ
イネーブル信号ＣＥ２が変更されてから短時間で低消費
電力モードに移行することができる。

【００３４】図３は、モードに対する内部電源とリフレ
ッシュ動作の状態を示す説明図である。ＤＲＡＭは、各
低消費電力モードに対応して内部電源回路、リフレッシ
ュ動作の状態を変更する。

【００３５】モード端子に高レベル（Ｈレベル）のチッ
プイネーブル信号ＣＥ２が供給される時、ＤＲＡＭは通
常モードにて動作する。この通常モードにおいて、ＤＲ
ＡＭは、全ての低消費電力モードにおいて内部電源回路
を活性化し、メモリコアの全領域をセルフリフレッシュ
する。

【００３６】ＤＲＡＭ内には複数の内部電源回路が存在
する。第１の内部電源回路は、メモリセルを含むメモリ
コアに電源を供給する。第２の内部電源回路は、メモリ
コアを駆動する周辺回路に電源を供給する。第３の内部
電源回路は、外部とのインタフェースに電源を供給す
る。第４の内部電源回路は、パワーダウンモード等を判
断する回路に電源を供給する。第５の内部電源回路は、
基板に負電位や昇圧電位を供給する。尚、これら以外の
内部電源回路が存在しても良い。

【００３７】一方、モード端子に低レベル（Ｌレベル）
のチップイネーブル信号ＣＥ２が供給される時、ＤＲＡ
Ｍは、各低消費電力モードにて動作する。ＤＲＡＭは上
記第３及び第４の内部電源回路以外を、「スリープモー
ド」の時に停止し、「Ｎａｐモード」又は「Ｓ−Ｒｅｆ
モード」の時に活性化する。また、ＤＲＡＭはメモリコ
アのリフレッシュを、「スリープモード」又は「Ｎａｐ
モード」の時に停止し、「Ｓ−Ｒｅｆモード」の時に予
めプログラムした状態に基づいて選択リフレッシュを実
行する。

【００３８】これら動作により、ＤＲＡＭは、「スリー
プモード」の時に一部の内部電源回路及びリフレッシュ
動作を停止することで、消費電力を大きく低減する。し
かし、このモードから通常モードに移行させた場合、メ
モリコアに対して読み出し／書き込みが可能になるまで
の時間（内部電源回路を活性化して所定電圧の内部電源
をメモリコアなどに供給するまでの第１の待ち時間）が
必要である。また、ＤＲＡＭへ必要なデータを書き込む
時間（第２の待ち時間）が必要である。

【００３９】また、ＤＲＡＭは、「Ｎａｐモード」の時
にリフレッシュ動作を停止することで、消費電力を低減
する。この場合、内部電源回路が活性化しているため、
上記第１の待ち時間は必要がない。従って、第２の待ち
時間のみでＤＲＡＭを再び使用することができるように
なる。

【００４０】一方、ＤＲＡＭは、「Ｓ−Ｒｅｆモード」
の時に設定された領域のみセルフリフレッシュを行うこ
とで、全領域をリフレッシュする場合に比べて消費電力
を低減する。この場合、システムは、予めプログラム設
定したパワーダウン時にセルフリフレッシュされる領域
に必要なデータを格納しておくことで、直ちにＤＲＡＭ
のアクセスが可能となる。

【００４１】次に、本実施形態のＤＲＡＭのパワーダウ
ンモードに係る構成の概略を図１に従って説明する。
尚、図１には、本実施形態で説明するＤＲＡＭ１０のパ
ワーダウンモードに関する回路、信号が示されている。

【００４２】ＤＲＡＭ１０は、コマンドデコーダ１１、
外部信号エントリ回路１２、エントリコントロール回路
１３、モード設定アドレスバッファ１４、モードラッチ
回路１５、バッファ１６、パワーダウンモード判定回路
１７、リフレッシュ動作判定回路１８、セルフリフレッ
シュ用発振器１９、リフレッシュコントロール回路２
０、ロウ系制御回路２１、内部電源回路２２、ＤＲＡＭ
コア２３を備えている。

【００４３】ＤＲＡＭコア２３は、複数のワード線と複
数のビット線との交点にメモリセルがマトリクス状に接
続されたメモリセルアレイと、ビット線を選択するため
のコラム系制御回路、メモリセルに対するデータの入出
力（Ｉ／Ｏ）回路を含む。

【００４４】コマンドデコーダ１１には、外部から第１
のチップイネーブル信号／ＣＥ１、ライトイネーブル信
号／ＷＥ、アウトプットイネーブル信号／ＯＥ、上位ビ
ット信号／ＵＢ、下位ビット信号／ＬＢが供給される。
尚、符号先頭の”／”は、その信号が負論理の信号であ
ることを示す。

【００４５】第１のチップイネーブル信号／ＣＥ１は、
読み出し動作及び書き込み動作等を実行するときにＬレ
ベルにされ、ＤＲＡＭ１０を活性化する信号である。ラ
イトイネーブル信号／ＷＥは、書き込み動作を実行する
ときにＬレベルにされ、データの書き込みを可能にする
信号である。アウトプットイネーブル信号／ＯＥは、読
み出し動作を実行するときにＬレベルにされ、データ出
力を可能にする信号である。上位及び下位ビット信号／
ＵＢ，／ＬＢは、入出力データをマスクする信号であ
る。

【００４６】コマンドデコーダ１１は、これら信号をデ
コードしてコマンドを生成する。そして、コマンドデコ
ーダ１１は、そのコマンドが通常動作のためのコマンド
の場合、そのコマンドに対応して生成した信号をロウ系
制御回路２１に出力する。この信号には、読み出し／書
き込みのためのコマンドに対応して生成されたリード／
ライト信号ＲＤ／ＷＲを含み、コマンドデコーダ１１は
そのリード／ライト信号ＲＤ／ＷＲをエントリコントロ
ール回路１３にも出力する。

【００４７】また、コマンドデコーダ１１は、コマンド
がパワーダウンモード設定のためのコマンドの場合、そ
のコマンドに対応して第１のプログラムモード信号Ｐｒ
ｏをエントリコントロール回路１３に出力する。及びリ
ード／ライト信号ＲＤ／ＷＲをエントリコントロール回
路１３に出力する。この第１のプログラムモード信号Ｐ
ｒｏは、外部コマンドによってＤＲＡＭ１０がエントリ
するモードを設定するための信号である。

【００４８】尚、パワーダウンモード設定のためのコマ
ンドは、動作不能または通常の動作にとって意味をなさ
ない各信号／ＣＥ１，／ＷＥ，／ＯＥ，／ＵＢ，／ＬＢ
の組み合わせ（イリーガルパターン）が使用される。こ
の組み合わせのコマンドをイリーガルコマンドと呼ぶ。

【００４９】外部信号エントリ回路１２は、第１のチッ
プイネーブル信号／ＣＥ１に基づいて通常動作を行わな
いときに、外部から入力される第２のプログラムモード
信号／ＰＥを増幅してエントリコントロール回路１３に
出力する。詳しくは、外部信号エントリ回路１２は、第
１のチップイネーブル信号／ＣＥ１がＨレベルの時に、
第２のプログラムモード信号／ＰＥを出力する。この第
２のプログラムモード信号／ＰＥは、外部信号によって
ＤＲＡＭ１０がエントリするモードを設定するための信
号である。

【００５０】従って、本実施形態のＤＲＡＭ１０は、通
常モードからパワーダウンモードへ移行するときに、そ
のパワーダウンモードが持つ複数の低消費電力モードの
何れに移行するかが外部コマンドによるモード設定サイ
クル、又は外部信号によって設定される。

【００５１】エントリコントロール回路１３は、第１の
プログラムモード信号Ｐｒｏとリード／ライト信号ＲＤ
／ＷＲに応答して生成した第１のアドレスイネーブル信
号proaddz 及び第１のエントリ信号proentz をモード設
定アドレスバッファ１４とモードラッチ回路１５に出力
する。詳述すると、エントリコントロール回路１３は、
第１のプログラムモード信号Ｐｒｏの入力回数をカウン
トしたカウント値が規定回数に到達すると第１のアドレ
スイネーブル信号proaddz 及び第１のエントリ信号proe
ntz を生成する。一方、そのカウント値が規定回数に到
達する前にリード／ライト信号ＲＤ／ＷＲを入力する
と、エントリコントロール回路１３はカウント値をクリ
アする。

【００５２】従って、エントリコントロール回路１３
は、第１のプログラムモード信号Ｐｒｏを規定回数連続
して入力する、即ちコマンドデコーダ１１がイリーガル
コマンドを規定回数連続して受け付けたときのみ、第１
のアドレスイネーブル信号proaddz 及び第１のエントリ
信号proentz を出力する。この動作によって、ノイズ等
の影響により誤ってプログラムモードにエントリする
（移行する）ことを防いでいる。

【００５３】尚、コマンドデコーダ１１がイリーガルコ
マンドを規定回数連続して受け付けたときに第１のプロ
グラムモード信号Ｐｒｏを出力する構成とし、エントリ
コントロール回路１３はそのプログラムモード信号Ｐｒ
ｏに応答して第１のアドレスイネーブル信号proaddz 及
び第１のエントリ信号proentz を出力するようにしても
よい。

【００５４】また、エントリコントロール回路１３は、
第２のプログラムモード信号／ＰＥに応答して生成した
第２のアドレスイネーブル信号peaddz及び第２のエント
リ信号peentzをモード設定アドレスバッファ１４とモー
ドラッチ回路１５に出力する。詳述すると、エントリコ
ントロール回路１３は、第２のプログラムモード信号／
ＰＥが所定のパターンにて変化したことを検知して第２
のプログラムモード信号／ＰＥを出力する。本実施形態
では、第２のプログラムモード信号／ＰＥは通常Ｈレベ
ルであり、この信号／ＰＥがＨ→Ｌ→Ｈと変化した時に
第２のアドレスイネーブル信号peaddz及び第２のエント
リ信号peentzを出力する。この動作により、外部入力信
号によるプログラムモードへのエントリを可能にしてい
る。

【００５５】従って、本実施形態のＤＲＡＭ１０は、外
部コマンド又は専用端子からの外部信号によりプログラ
ムモードＰＲＯ，ＰＥにエントリするように構成されて
いる。この構成により、異なるユーザの要望に対応して
いる。

【００５６】モード設定アドレスバッファ１４は、外部
から入力されるアドレス信号ＡＤＤのうちモード設定に
必要なビットを、第１又は第２のアドレスイネーブル信
号proaddz ，peaddzに応答してモードラッチ回路１５に
出力する。本実施形態のアドレスバッファ１６は、モー
ドの設定のために複数ビット（本実施形態では４ビッ
ト）のアドレス信号Ａ<0:3> を出力する。尚、符号Ａ<
0:3> は、Ａ０〜Ａ３を示している。

【００５７】モードラッチ回路１５は、第１及び第２の
アドレスイネーブル信号proaddz ，peaddz、第１及び第
２のエントリ信号proentz ，peentzに基づいてアドレス
信号Ａ<0:3> をラッチしてリフレッシュアドレス信号pa
z<0:3>をリフレッシュコントロール回路２０に出力す
る。リフレッシュアドレス信号paz<0:3>は、「Ｓ−Ｒｅ
ｆモード」において、選択リフレッシュを実行する領域
の情報を含む。

【００５８】更に、モードラッチ回路１５は、リフレッ
シュアドレス情報paz<0:3>をデコードしてリフレッシュ
停止モード信号（Ｎａｐモード信号）napz、選択リフレ
ッシュモード信号（Ｓ−Ｒｅｆモード信号）srefz ，ス
リープモード信号sleepzを生成する。

【００５９】詳しくは、モードラッチ回路１５は、第１
又は第２のアドレスイネーブル信号proaddz ，peaddzに
応答してアドレス信号Ａ<0:3> をコード（Ｃｏｄｅ）と
してラッチする。このコードには、エントリするモード
の情報と、そのエントリしたモードにおける動作を設定
する情報（選択リフレッシュモードにおける領域選択情
報）とを含む。

【００６０】本実施形態では、アドレス信号Ａ０，Ａ１
はモード選択情報であり、アドレス信号Ａ２，Ａ３は領
域選択情報である。従って、本実施形態のＤＲＡＭ１０
は、「Ｓ−Ｒｅｆモード」において、ＤＲＡＭコア２３
を４つの領域に分割し、アドレス信号Ａ２，Ａ３に基づ
く１つの領域を選択的にリフレッシュする。

【００６１】モードラッチ回路１５は、コードの情報
（モード選択情報）に基づいて上記したＮａｐモード信
号napz、Ｓ−Ｒｅｆモード信号srefz ，スリープモード
信号sleepzの何れかをアサート（本実施形態ではＨレベ
ルに）する。

【００６２】そして、モードラッチ回路１５は、Ｎａｐ
モード信号napzとＳ−Ｒｅｆモード信号srefz をリフレ
ッシュコントロール回路２０に出力し、スリープモード
信号sleepzを内部電源回路２２に出力する。

【００６３】バッファ１６は、外部から入力される第２
のチップイネーブル信号ＣＥ２を増幅してパワーダウン
モード判定回路１７に出力する。第２のチップイネーブ
ル信号ＣＥ２は、通常モードとパワーダウンモードとを
切り替えるための信号である。

【００６４】パワーダウンモード判定回路１７には、リ
フレッシュ動作判定回路１８からリフレッシュ要求信号
psrtz が入力される。リフレッシュ動作判定回路１８
は、セルフリフレッシュ用発振器１９からのクロック信
号ＣＬＫに基づいてリフレッシュ要求信号psrtzを生成
する。

【００６５】セルフリフレッシュ用発振器１９は、所定
の周波数を持つクロック信号ＣＬＫを生成し、それをリ
フレッシュ動作判定回路１８に出力する。リフレッシュ
動作判定回路１８は、クロック信号ＣＬＫを分周または
カウントして所定の周期を持つリフレッシュ（ＲＥＦ）
要求信号psrtz を発生させる。このリフレッシュ要求信
号psrtz の周期は、ＤＲＡＭコア２３が持つ全てのメモ
リセルの情報を正しくリフレッシュするのに必要な時間
に応じて設定されている。そして、リフレッシュ動作判
定回路１８は、発生したリフレッシュ要求信号psrtz を
パワーダウンモード判定回路１７とリフレッシュコント
ロール回路２０に出力する。

【００６６】尚、後述するＳ−Ｒｅｆモード時には、選
択リフレッシュを行うメモリセル領域の情報維持特性に
合わせてリフレッシュ要求信号を変化させても良い。更
に、後述するようにアドレススクランブルした場合にも
同様である。

【００６７】パワーダウンモード判定回路１７は、第２
のチップイネーブル信号ＣＥ２に応答してその時々のモ
ードを判定し、リフレッシュ要求信号psrtz に同期して
パワーダウン（ＰＤ）モード信号pdmodez のレベルをそ
の時々のモードに対応するレベルに変更する。例えば、
通常モード（第２のチップイネーブル信号ＣＥ２がＨレ
ベル）からパワーダウンモード（信号ＣＥ２がＬレベ
ル）へ切り替えられると、パワーダウンモード判定回路
１７はリフレッシュ要求信号psrtz の立ち下がりエッジ
に応答してＨレベルのＰＤモード信号pdmodez を出力す
る。同様に、パワーダウンモードから通常モードへ切り
替えられると、パワーダウンモード判定回路１７は、リ
フレッシュ要求信号psrtz の立ち下がりエッジに応答し
てＬレベルのＰＤモード信号pdmodez を出力する。

【００６８】この動作は、内部的に生成される（外部と
は非同期の）リフレッシュ要求信号psrtz に対して、非
同期に入力される第２のチップイネーブル信号ＣＥ２に
より実行中のセルフリフレッシュ動作が停止されてメモ
リセルの情報が破壊されるのを防ぐ。

【００６９】リフレッシュコントロール回路２０は、パ
ワーダウンモード信号pdmodez に応答して通常モードの
時にはリフレッシュ要求信号psrtz と実質的に同一のパ
ルスを有するリフレッシュ信号srtzをロウ系制御回路２
１に出力する。

【００７０】ロウ系制御回路２１は、リフレッシュコン
トロール回路からパルスを有するリフレッシュ信号srtz
に応答して図示しないリフレッシュアドレスカウンタの
出力により選択されたＤＲＡＭコア２３のワード線を活
性化する。この動作により、活性化したワード線に接続
されたメモリセルの情報がリフレッシュされる。

【００７１】一方、リフレッシュコントロール回路２０
は、パワーダウンモード信号pdmodez に応答してパワー
ダウンモードの時には、Ｎａｐモード信号napz、Ｓ−Ｒ
ｅｆモード信号srefz 及びリフレッシュアドレス信号pa
z<0:3>に基づいて、リフレッシュ要求信号psrtz から生
成したリフレッシュ信号srtzを出力する。

【００７２】詳述すると、リフレッシュコントロール回
路２０は、Ｎａｐモード信号napzがＨレベルの場合、そ
のＮａｐモード信号napzがＨレベルである期間Ｌレベル
のリフレッシュ信号srtzを出力する。ロウ系制御回路２
１は、Ｌレベルのリフレッシュ信号srtzに応答してワー
ド線を活性化しない。従って、Ｎａｐモード信号napzが
Ｈレベル、即ち「Ｎａｐモード」の場合、ＤＲＡＭコア
２３のリフレッシュが停止される。

【００７３】リフレッシュコントロール回路２０は、Ｓ
−Ｒｅｆモード信号srefz がＨレベルの場合、リフレッ
シュアドレス信号paz<0:3>の領域情報に基づいて部分的
にパルスを有するリフレッシュ信号srtzを生成する。詳
しくは、リフレッシュアドレスカウンタの出力、即ちリ
フレッシュしようとするＤＲＡＭコア２３のアドレスが
リフレッシュアドレス信号PAZ<0:3>の領域情報（アドレ
ス信号Ａ２，Ａ３）と一致する時にリフレッシュ要求信
号psrtz と実質的に同一のパルスを有するリフレッシュ
信号srtzを出力し、ロウ系制御回路２１はそのリフレッ
シュ信号srtzに応答してワード線を活性化する。この動
作によって領域情報（アドレス信号Ａ２，Ａ３）により
示される領域のメモリセルがリフレッシュされる。

【００７４】内部電源回路２２は、ＤＲＡＭコア２３を
含む回路に対する電源の供給を制御するための回路であ
る。内部電源回路２２は、入力されるスリープモード信
号sleepzに応答して活性化／非活性化する。活性化した
内部電源回路２２は、ＤＲＡＭコア２３を含む回路に供
給する内部電圧を生成する。非活性化した内部電源回路
２２は、内部電圧の発生を停止する。

【００７５】尚、図ではスリープモード信号sleepzで制
御される内部電源回路２２を示したが、スリープモード
信号sleepzで制御されない内部電源回路もＤＲＡＭ１０
には搭載されている。

【００７６】図４は、上記のように構成されたＤＲＡＭ
１０を携帯電話に使用した例を示すブロック図である。
この携帯電話３０は、回路基板上にＣＰＵ３１とＭＣＰ
３２を搭載している。ＭＣＰ３２は、本実施形態のＤＲ
ＡＭ１０とフラッシュメモリ３３とを備えている。ＭＣ
Ｐとは、ＤＲＡＭとフラッシュメモリのように異なる機
能のチップをスタックして１つのパッケージにしたマル
チチップパッケージである。従来では、回路基板上にＣ
ＰＵとＳＲＡＭ又はフラッシュメモリのみが搭載されて
いた。

【００７７】ＣＰＵ３１は、ＤＲＡＭ１０及びフラッシ
ュメモリ３３に対するデータの読み書きを制御してい
る。ＤＲＡＭ１０はワークメモリとして使用され、フラ
ッシュメモリ３３は携帯電話のオフ時及び待ち状態時の
バックアップメモリとして使用されている。

【００７８】図５は、図４の携帯電話３０の使用状態を
示す説明図である。この例では、ＣＰＵ３１は、携帯電
話３０の電源オフ時にＤＲＡＭ１０から必要なデータを
フラッシュメモリ３３に転送する。

【００７９】携帯電話３０は、電源がオンされると待ち
状態になる。この時、ＤＲＡＭ１０は、ＣＰＵ３１の制
御により設定された複数の低消費電力モードうちの何れ
かになっている。ＤＲＡＭ１０が「スリープモード」の
時、ＤＲＡＭ１０の消費電力は、フラッシュメモリ３３
のスタンバイ時の消費電力と同程度である。必要なデー
タは、フラッシュメモリ３３に保持されている。

【００８０】この後、携帯電話３０が待ち状態から通話
状態になると、ＣＰＵ３１は、図４に示したチップイネ
ーブル信号ＣＥ２をＨレベルにする。ＣＰＵ３１は、Ｄ
ＲＡＭ１０がスタンバイモード（図２）になった後、フ
ラッシュメモリ３３に保持されているデータをＤＲＡＭ
１０に転送する。ここで、通話状態とは、データの伝送
を含んでいる。

【００８１】通話状態から待ち状態になると、ＣＰＵ３
１は、ＤＲＡＭ１０のデータのうち保持の必要なデータ
をフラッシュメモリ３３に退避する。この後、ＣＰＵ３
１は、チップイネーブル信号ＣＥ２をＬレベルにし、Ｄ
ＲＡＭ１０をパワーダウンモードに移行させる。ＤＲＡ
Ｍ１０は、パワーダウンモードにおいて「スリープモー
ド」又は「Ｎａｐモード」に設定されている場合はリフ
レッシュ動作を行わないため、全てのデータが消失す
る。一方、ＤＲＡＭ１０は、「Ｓ−Ｒｅｆモード」に設
定されている場合は一部の領域（選択メモリ）のみに対
してリフレッシュ動作を行うため必要なデータが保持さ
れ、不要なデータは消失する。

【００８２】このような動作によって、携帯電話の待ち
状態における消費電力がパワーダウンモードにおける複
数の低消費電力モードに応じて低減される。この後、携
帯電話３０が待ち状態から通話状態になると、ＣＰＵ３
１は、図４に示したチップイネーブル信号ＣＥ２をＨレ
ベルにする。その信号ＣＥ２に応答したＤＲＡＭ１０は
スタンバイモード（図２）になる。この時、「スリープ
モード」から「通常モード」へ移行した場合、ＤＲＡＭ
１０は、先ず内部電源回路２２を活性化させてＤＲＡＭ
コアに電源の供給を再開する。そして、ｔ１時間経過
後、ＣＰＵ３１は、フラッシュメモリ３３に保持されて
いるデータをＤＲＡＭ１０に転送する（図５、上段）。
このデータ転送に上記と同様にｔ２時間かかる。従っ
て、「スリープモード」に設定されている場合、待ち状
態から通話可能な状態になるまでにｔ１＋ｔ２時間必要
である。しかし、内部電源回路２２が停止されているた
め、極めて高いレベルで消費電力が低減される。

【００８３】「Ｎａｐモード」から「通常モード」に移
行した場合、内部電源回路２２は活性化しているので、
ＣＰＵ３１は、直ちにフラッシュメモリ３３に保持され
ているデータをＤＲＡＭ１０に転送する（図５、中
段）。このデータ転送に上記と同様にｔ２時間かかる。
従って、「Ｎａｐモード」に設定されている場合、ＤＲ
ＡＭ１０の全データを保持する場合に比べて消費電力が
低減され、「スリープモード」に比べて時間ｔ１だけ携
帯電話のパフォーマンスが向上する。

【００８４】「Ｓ−Ｒｅｆモード」から「通常モード」
に移行した場合、ＤＲＡＭ１０には必要なデータのみが
保持されているため、直ちに通話可能になる（図５，下
段）。従って、「Ｓ−Ｒｅｆモード」に設定されている
場合、待ち状態から通話可能な状態になるまでの待ち時
間がない（又はほぼゼロ）ため、携帯電話３０のパフォ
ーマンスはほとんど低下しない。システムは、複数の低
消費電力モードを場合によって使い分ける。

【００８５】なお、ＤＲＡＭ１０及びフラッシュメモリ
３３の制御はＣＰＵ３１ではなく、専用のメモリコント
ローラ等を使用して行っても良い。また、データの転送
は、待ち状態と通話状態の切り替え時に限らず、通話中
に必要に応じて行っても良い。更に、データのバックア
ップ用のメモリは、フラッシュメモリ３３に限らずＳＲ
ＡＭでもよい。データを携帯電話の基地局等のサーバに
退避しても良い。

【００８６】図６は、モードの切替えを説明する波形図
である。ＤＲＡＭ１０は、モード端子（第２のチップイ
ネーブル信号ＣＥ２）によって通常動作とパワーダウン
モードの切り替えを制御する。通常動作時に予め次のパ
ワーダウンモード時のモードを設定しておくことで、通
常動作からパワーダウンモードに移行するときに要する
時間（移行時間）を短縮する。

【００８７】ＤＲＡＭ１０は、リフレッシュ要求信号ps
rtz の立ち下がりをトリガとしてモード判定を行う。こ
れは、第２のチップイネーブル信号ＣＥ２とリフレッシ
ュ要求信号psrtzとが互いに非同期であることに起因す
るリフレッシュ不良を防ぐためである。即ち、通常動作
に置いてリフレッシュ要求信号psrtzに基づいてＤＲＡ
Ｍコアのリフレッシュを行っている時にパワーダウンモ
ードに切り替えると、その切り替えられたモードがリフ
レッシュを実行しないモード（またはリフレッシュしな
い領域）の場合には途中でリフレッシュが打ち切られ情
報が破壊する場合があるからである。

【００８８】ＤＲＡＭ１０は、モード設定情報をパワー
ダウンモードイクジット（パワーダウンモードから脱
出）するときに保持する。この保持によって、通常動作
におけるモード設定を１度行うだけでよく、再設定の手
間を省くことができる。尚、モード設定をイクジット時
にデフォルト値に自動設定する、又はデフォルト値を変
更可能にするようにしても良い。このようにすること
で、システムが一時的に低消費電力モードを変更した場
合に、元のモードに設定し直す手間を省くことができ
る。

【００８９】図７は、モード設定サイクルを説明する波
形図である。ＤＲＡＭ１０は、モード設定用の専用端子
を備え、その専用端子からパワーダウン時に必要な情報
を取り込むことで、通常動作の安全動作を保証する。

【００９０】即ち、ＤＲＡＭ１０は、第１のチップイネ
ーブル信号／ＣＥ１がＨレベルの時に通常動作を行わな
い。この期間に、専用端子から入力される第２のプログ
ラムモード信号／ＰＥに応答してアドレス信号ＡＤＤに
基づくアドレスコードＣｏｄｅを取り込む。詳しくは、
ＤＲＡＭ１０は、第２のプログラムモード信号／ＰＥの
立ち下がりでアドレスコードの入力を活性化し、同信号
／ＰＥの立ち上がりでアドレスコード情報をラッチす
る。

【００９１】一方、ＤＲＡＭ１０は、第１のチップイネ
ーブル信号／ＣＥ１がＬレベルの時、リードコマンドに
応答してアドレス信号ＡＤＤを取り込む。尚、図中ｔ１
〜ｔ５は外部仕様タイミング条件である。

【００９２】尚、図のタイミングにおいて、第２のプロ
グラムモード信号／ＰＥの立ち下がりで外部専用端子の
入力回路を活性化し、アドレス信号に対するデコード動
作を開始する。そして、第２のプログラムモード信号／
ＰＥの立ち上がりでデコード結果を確定し、前記入力回
路を非活性化する。この動作によって、消費電力の低減
を図ることができる。

【００９３】上記したモード設定サイクルにおいて、第
２のプログラムモード信号／ＰＥの論理を反転してもよ
い。また、アドレスコードはデータ端子（ＤＱ）から入
力しても良い。

【００９４】図８は、コマンドの説明図である。コマン
ド１〜６，８〜１０は通常動作にて用いられるコマンド
であり、コマンド７，１１は通常動作では意味をなさな
いコマンドである。コマンド７は、ライト（ＷＲ）動作
であるが信号／ＬＢ，／ＵＢがＨレベルであるためデー
タを入力しない（マスクされている）。コマンド１１
は、リード（ＲＤ）動作であるが、同様に信号／ＬＢ，
／ＩＢによりマスクされているためデータを出力しな
い。

【００９５】このように、通常動作に用いないコマンド
（イリーガルコマンド）をパワーダウンモード時に必要
な情報を取り込むことで、専用端子を設けることなく情
報の設定を行うことができる。

【００９６】図９は、モード設定サイクルを説明する波
形図であり、図８のコマンド１１を複数継続して入力す
ることでモード設定に必要な情報をアドレスコードとし
て取り込む場合を示す。

【００９７】ＤＲＡＭ１０は、コマンド１１に応答して
アドレス信号ＡＤＤをアドレスコードＣｏｄｅとして取
り込む。この動作をＮ回繰り返す。１回目からＮ回目ま
でコマンド１１に対応して取り込んだＮ個のアドレスコ
ードＣｏｄｅが全て一致する場合に、そのアドレスコー
ドＣｏｄｅを有効にしてモード設定を行う。

【００９８】尚、コマンド１１がＮ−１回一致した場合
に、Ｎ回目のコマンド１１に対応して取り込んだアドレ
スコードＣｏｄｅに基づいてモード設定を行うようにし
てもよい。また、アドレスコードＣｏｄｅの取り込みを
任意のサイクル（例えば１回目）に変更して実施しても
良い。他にも種々の応用が展開できる。

【００９９】図１０は、モードを設定するアドレスコー
ドの説明図である。この例は、アドレス信号Ａ０〜Ａ３
をアドレスコードＣｏｄｅとして取り込み、そのコード
に基づいてモード設定を行う。

【０１００】ＤＲＡＭ１０は、アドレスコードＣｏｄｅ
として取り込んだアドレス信号Ａ０，Ａ１に基づいて低
消費電力モードを選択し、アドレス信号Ａ２，Ａ３に基
づいてそのモードにおける動作（Ｓ−Ｒｅｆモードにお
いてリフレッシュするブロック領域）を設定する。

【０１０１】詳しくは、アドレス信号Ａ０，Ａ１が共に
Ｌレベル（”０”）の場合にＮａｐモード、アドレス信
号Ａ０Ｌレベルかつアドレス信号Ａ１がＨレベル（”
１”）の場合にＳ−Ｒｅｆモード、アドレス信号Ａ０，
Ａ１が共にＨレベルの場合にスリープモードに設定す
る。更に、Ｓ−Ｒｅｆモードに設定する場合、アドレス
信号Ａ２，Ａ３が共にＬレベルの場合にはブロック領域
＃００、アドレス信号Ａ２がＬレベルかつアドレス信号
Ａ３がＨレベルの場合にはブロック領域＃１０、アドレ
ス信号Ａ２がＨレベルかつアドレス信号Ａ３がＬレベル
の場合にはブロック領域＃０１、アドレス信号Ａ２，Ａ
３が共にＨレベルの場合にはブロック領域＃１１を設定
する。

【０１０２】尚、ブロック領域は１／４に限られるもの
ではなく、１／２，１／８の領域など適宜領域の大きさ
を変更可能に構成してもよい。更に複数の領域を指定可
能に構成してもよい。例えば１／２の領域をリフレッシ
ュする設定とともに、１／４の領域を２カ所（領域を１
／４ずつ２回に分けて）設定する。このように構成する
ことで、種々の要望に対応してシステムのパフォーマン
スを向上させることができる。

【０１０３】次に、図１のエントリコントロール回路１
３、モードラッチ回路１５、パワーダウンモード判定回
路１７、リフレッシュコントロール回路２０の構成の一
例と動作を図１１〜図２３に従って説明する。

【０１０４】図１１は、エントリコントロール回路の一
例を示す回路図である。エントリコントロール回路１３
は、第１及び第２エントリ回路１３ａ，１３ｂを含む。
第１エントリ回路１３ａは第１のプログラムモード信号
ＰＲＯ及びリード／ライト信号ＲＤ／ＷＲに応答して第
１のアドレスイネーブル信号proaddz 及び第１のエント
リ信号proentz を生成する回路である。第２のエントリ
回路１３ｂは第２のプログラムモード信号／ＰＥに応答
して第２のアドレスイネーブル信号peaddz及び第２のエ
ントリ信号peentzを生成する回路である。

【０１０５】第１エントリ回路１３ａは、カウンタ回路
４１、パルス生成回路４２、インバータ回路４３，４
４，４５、ノア回路４６から構成されている。第１のプ
ログラムモード信号ＰＲＯはカウンタ回路４１とパルス
生成回路４２に入力される。

【０１０６】パルス生成回路４２は、インバータ回路４
７とナンド回路４８とから構成されている。第１のプロ
グラムモード信号ＰＲＯはインバータ回路４７とナンド
回路４８の一方の入力端子に入力されインバータ回路４
７の出力信号はナンド回路４８の他方の入力端子に入力
される。尚、インバータ回路の段数は奇数段であればよ
い。

【０１０７】このように構成されたパルス生成回路４２
は、第１のプログラムモード信号ＰＲＯの立ち上がりエ
ッジに応答して所定のパルス幅を持つＬレベルの１ショ
ットパルス信号を出力する。インバータ回路４３はその
パルス信号を論理反転した信号をカウンタ回路４１に出
力する。

【０１０８】カウンタ回路４１は、本実施形態では、４
つのフリップフロップ回路４１ａ，４１ｂ，４１ｃ，４
１ｄから構成されている。各段のフリップフロップ回路
４１ａ〜４１ｃの出力端子は後段のフリップフロップ回
路４１ｂ〜４１ｄのデータ入力端子に接続されている。
初段のフリップフロップ回路４１ａのデータ入力端子に
は第１のプログラムモード信号ＰＲＯが入力される。各
段のフリップフロップ回路４１ａ〜４１ｄのクロック端
子にはインバータ回路４３の出力端子が供給される。そ
して、３段目のフリップフロップ回路４１ｃの出力端子
から第１のアドレスイネーブル信号proaddz が出力さ
れ、最終段（４段目）のフリップフロップ回路４１ｄの
出力端子から第１のエントリ信号proentz が出力され
る。

【０１０９】その第１のエントリ信号proentz はインバ
ータ回路４４，４５を介してノア回路４６の一方の入力
端子に入力され、ノア回路４６の他方の入力端子にはリ
ード／ライト信号ＲＤ／ＷＲが入力される。そして、ノ
ア回路４６の出力信号は、各段のフリップフロップ回路
４１ａ〜４１ｄのクリア端子に出力される。

【０１１０】第２エントリ回路１３ｂは、インバータ回
路５１，５２とパルス生成回路５３から構成されてい
る。外部端子５４に供給される第２のプログラムモード
信号／ＰＥは、インバータ回路５１とパルス生成回路５
３に供給される。尚、この図では、図１の外部信号エン
トリ回路１２を省略してある。

【０１１１】インバータ回路５１は第２のプログラムモ
ード信号／ＰＥを論理反転して第２のアドレスイネーブ
ル信号peaddzを出力する。パルス生成回路５３は上記の
パルス生成回路４２と同様に構成され、第２のプログラ
ムモード信号／ＰＥの立ち上がりエッジに応答して所定
のパルス幅を持つ１ショットパルス信号をインバータ回
路５２に出力し、インバータ回路５２はそのパルス信号
を論理反転して第２のエントリ信号peentzを出力する。

【０１１２】図１５は、プログラムモード設定回路であ
るエントリコントロール回路１３（第１エントリ回路１
３ａ）の動作波形図である。図１５（ａ）に示すよう
に、第１エントリ回路１３ａは、３回目のサイクルでＨ
レベルの第１のアドレスイネーブル信号proaddz を出力
し、４回目のサイクルで第１のエントリ信号proentz を
出力する。そして、第１エントリ回路１３ａは、第１の
アドレスイネーブル信号proaddz 及び第１のエントリ信
号proentz を同時にリセットする。

【０１１３】図１５（ｂ）に示すように、第１エントリ
回路１３ａは、カウントの途中でリードコマンドＲＤ
（リード／ライト信号ＲＤ／ＷＲ）を受け付けるとカウ
ントをリセットするため、第１のアドレスイネーブル信
号proaddz 及びイネーブル信号proaddz をＬレベルに保
持する。

【０１１４】図１６は、プログラムモード設定回路であ
るエントリコントロール回路１３（第２エントリ回路１
３ｂ）の動作波形図である。第２エントリ回路１３ｂ
は、Ｌレベルの第２のプログラムモード信号／ＰＥに応
答してＨレベルの第２のアドレスイネーブル信号peaddz
を出力した後、Ｈレベルの第２のプログラムモード信号
／ＰＥに応答してＨレベルの第２のイネーブル信号pead
dzを出力する。

【０１１５】図１２は、モードラッチ回路の一例を示す
回路図である。モードラッチ回路１５は、合成エントリ
信号生成回路１５ａ、モード設定用アドレスバッファ１
５ｂ、モード設定用アドレスラッチ１５ｃ、モード設定
用デコーダ１５ｄを含む。

【０１１６】合成エントリ信号生成回路１５ａは、ノア
回路６１とインバータ回路６２から構成されている。ノ
ア回路６１には、第１のエントリ信号proentz と第２の
エントリ信号peentzが入力され、出力端子はインバータ
回路６２の入力端子に接続され、そのインバータ回路６
２から合成信号entzを出力する。

【０１１７】図１７は、合成エントリ信号生成回路の動
作波形図である。図１７（ａ）に示すように、信号生成
回路１５ａは、第１のエントリ信号proentz に応答して
合成信号entzを出力する。また、図１７（ｂ）に示すよ
うに、信号生成回路１５ａは、第２のエントリ信号peen
tzに応答して合成信号entzを出力する。

【０１１８】図１２のモード設定用アドレスバッファ１
５ｂはナンド回路６３，６４，６５から構成されてい
る。第１ナンド回路６３には第１のアドレスイネーブル
信号proaddz と外部端子６６に供給されるアドレス信号
Ａ<0:3> が入力される。第２ナンド回路６４にはアドレ
ス信号Ａ<0:3> と第２のアドレスイネーブル信号peaddz
とが入力される。第１及び第２ナンド回路６３，６４の
出力信号は第３ナンド回路６５に入力され、その第３ナ
ンド回路６５からアドレス信号az<0:3> が出力される。
尚、このモード設定用アドレスバッファ１５ｂは、図１
のモード設定アドレスバッファ１４に対応する。

【０１１９】図１８は、モード設定用アドレスバッファ
の動作波形図である。アドレスバッファ１５ｂは、Ｈレ
ベルの第２のアドレスイネーブル信号peaddzに応答して
入力回路を活性化してアドレス信号az<0:3> を出力す
る。尚、第１のアドレスイネーブル信号proaddz に応答
して同様に動作する。

【０１２０】図１２のモード設定用アドレスラッチ１５
ｃはアドレス信号az<0:3> のビット数に対応する数のフ
リップフロップ回路６７（図では１つのフリップフロッ
プ回路として示す）から構成されている。フリップフロ
ップ回路６７のデータ端子にはアドレス信号az<0:3> が
入力され、クロック端子には合成信号entzが入力され、
クリア端子にはクリア信号pcrzが入力される。従って、
フリップフロップ回路６７は合成信号entzに応答してア
ドレス信号az<0:3> をラッチし、リフレッシュアドレス
信号paz<0:3>を出力する。

【０１２１】図１９は、モード設定用アドレスラッチの
動作波形図である。アドレスラッチ１５ｃは、Ｈレベル
の第２のアドレスイネーブル信号peaddzに応答して出力
されたアドレス信号az<0:3> を合成信号entzに応答して
ラッチしたコードＣｏｄｅをリフレッシュアドレス信号
paz<0:3>として出力する。尚、第１のアドレスイネーブ
ル信号proaddz に応答して同様に動作する。

【０１２２】図１２のモード設定用デコーダ１５ｄは、
リフレッシュアドレス信号paz<0:3>をデコードしてＮａ
ｐモード信号napz、Ｓ−Ｒｅｆモード信号srefz 、スリ
ープモード信号sleepzを出力する。

【０１２３】図２０は、モード設定用デコーダの動作波
形図である。デコーダ１５ｄは、リフレッシュアドレス
信号paz<0:3>をデコードして複数のモード信号sleepz，
napz，srefz のうちの１つ（図ではスリープモード信号
sleepz）を選択してそれをＨレベルにする。

【０１２４】図１３は、パワーダウンモード判定回路の
一例を示す回路図である。パワーダウンモード判定回路
１７は、パルス生成回路７１とフリップフロップ回路７
２を含む。パルス生成回路７１は図１１のパルス生成回
路４２と同様に構成され、リフレッシュ要求信号psrtz
の立ち下がりエッジに応答して所定のパルス幅を持つＨ
レベルの１ショットパルス信号を出力する。

【０１２５】フリップフロップ回路７２はデータ入力端
子に外部端子７３に供給される第２のチップイネーブル
信号ＣＥ２が入力される。尚、この図では、図１のバッ
ファ回路１６を省略してある。

【０１２６】フリップフロップ回路７２は、パルス生成
回路７１からの信号に応答して第２のチップイネーブル
信号ＣＥ２をラッチして出力端子からパワーダウンモー
ド信号pdmodez を出力する。

【０１２７】図２１は、パワーダウンモード判定回路の
動作波形図である。パワーダウンモード判定回路１７
は、リフレッシュ要求信号psrtz の立ち下がりで第２の
チップイネーブル信号ＣＥ２の状態をラッチし、パワー
ダウンモード信号pdmodez を出力する。

【０１２８】図１４は、リフレッシュコントロール回路
の一例を示す回路図である。リフレッシュコントロール
回路２０は、ＥＯＲ回路８１，８２、ノア回路８３、ナ
ンド回路８４、インバータ回路８５，８６、セレクタ８
７を含む。ＥＯＲ回路８１にはリフレッシュアドレス信
号paz<1>とリフレッシュアドレスカウンタ信号rfaz<1>
が入力され、ＥＯＲ回路８２にはリフレッシュアドレス
信号paz<0>とリフレッシュアドレスカウンタ信号rfaz<0
> が入力される。両ＥＯＲ回路８１，８２の出力端子は
ノア回路８３の２つの入力端子に接続されている。従っ
て、ＥＯＲ回路８１，８２は、それぞれリフレッシュア
ドレス信号paz<1>とリフレッシュアドレスカウンタ信号
rfaz<1> 、リフレッシュアドレス信号paz<0>とリフレッ
シュアドレスカウンタ信号rfaz<0> とが一致する場合に
Ｈレベルの信号を出力する。

【０１２９】ノア回路８３の出力端子はナンド回路８４
の入力端子に接続されている。ナンド回路８４は３入力
素子であり、リフレッシュ要求信号psrtz とＳ−Ｒｅｆ
信号srefz が入力される。ナンド回路８４の出力端子は
インバータ回路８５の入力端子に接続され、インバータ
回路８５の出力端子はセレクタ８７の入力端子Ｂに接続
されている。セレクタ８７の入力端子Ａにはリフレッシ
ュ要求信号psrtz が入力される。セレクタ８７は、選択
端子に入力されるパワーダウンモード信号pdmodez に応
答してリフレッシュ要求信号psrtz 又はインバータ回路
８５の出力信号を反転してインバータ回路８６に出力す
る。インバータ回路８６は入力信号を論理反転してリフ
レッシュ信号srtzを出力する。

【０１３０】図２２は、リフレッシュコントロール回路
の動作波形図である。Ｈレベルの第２のチップイネーブ
ル信号ＣＥ２が入力されるとパワーダウンモード信号pd
modez がＬレベルとなる。リフレッシュコントロール回
路２０はリフレッシュ要求信号psrtz と同じ波形を持つ
リフレッシュ信号srtzを出力する。この動作によってＤ
ＲＡＭコア２３の全メモリがリフレッシュされる。

【０１３１】Ｌレベルの第２のチップイネーブル信号Ｃ
Ｅ２が入力されるとパワーダウンモード信号pdmodez が
Ｈレベルとなる。スリープモードを選択した状態では、
リフレッシュコントロール回路２０はＬレベルのリフレ
ッシュ信号srtz(Sleep) を出力する。この動作によって
ＤＲＡＭコア２３の全てのメモリがリフレッシュされな
い。このスリープモードにおいて図１の内部電源回路２
２は非活性化している。従って、通常動作に移行した
時、内部電源回路２２の動作によって所定の動作電圧が
供給された後、メモリのリフレッシュが再開される。

【０１３２】Ｎａｐモードを選択した状態では、リフレ
ッシュコントロール回路２０はＬレベルのリフレッシュ
信号srtz(Nap) を出力する。この動作によってＤＲＡＭ
コア２３の全てのメモリがリフレッシュされない。この
Ｎａｐモードにおいて図１の内部電源回路２２は活性化
した状態にある。従って、通常動作に移行した時、直ち
にメモリのリフレッシュが再開される。

【０１３３】Ｓ−Ｒｅｆモードを選択した状態では、リ
フレッシュコントロール回路２０は、リフレッシュアド
レスカウント信号rfaz<0:1> とリフレッシュアドレス信
号paz<0:1>とを比較判定する。そして、図２３に示すよ
うに、それらが一致した場合にのみリフレッシュ要求信
号psrtz と同じ波形を持つリフレッシュ信号srtz(S-Re
f) を出力する。この動作によって、ＤＲＡＭコア２３
の所定の領域のメモリがリフレッシュされる。

【０１３４】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）ＤＲＡＭ１０は、パワーダウンモードにメモリセ
ルを含むメモリコアに供給する動作電圧の制御とメモリ
コアに対するリフレッシュの制御を組み合わせた「スリ
ープモード」、「リフレッシュ停止モード（Ｎａｐモー
ド）」、「部分セルフリフレッシュモード（Ｓ−Ｒｅｆ
モード）」を備えた。これらモードを適宜選択可能にす
ることで、低消費電力化とパフォーマンスの向上に容易
に対応することができる。

【０１３５】（２）「スリープモード」、「Ｎａｐモー
ド」、「Ｓ−Ｒｅｆモード」への移行の選択は通常モー
ドにて行い、第２のチップイネーブル信号ＣＥ２の変化
に応じて直ちに選択されたモードへ移行するようにし
た。その結果、移行する際にその移行するモードを判別
する必要がないため、移行に要する時間を短くすること
ができる。

【０１３６】（３）「スリープモード」、「Ｎａｐモー
ド」、「Ｓ−Ｒｅｆモード」への移行の選択は外部コマ
ンド又は第２のプログラムモード信号／ＰＥに基づいて
行うようにした。その結果、ユーザの要望（コマンド、
信号変化）に容易に対応することができる。

【０１３７】（４）「スリープモード」、「Ｎａｐモー
ド」、「Ｓ−Ｒｅｆモード」の選択を行うプログラムモ
ードＰｒｏへの移行はイリーガルコマンドを複数連続し
て入力することで行うようにした。その結果、誤ってプ
ログラムモードへ移行することを防止することができ
る。

【０１３８】（５）ＤＲＡＭ１０は、通常モードにおい
てセルフリフレッシュを行う機能を有している。従っ
て、ＤＲＡＭ１０は、外部にリフレッシュのための回路
構成を加えることなくＳＲＡＭと置き換えが可能である
ため、回路（ＣＰＵ３１との接続）を大幅に変更する必
要が無く、設計変更の手間とコストを削減することがで
きる。

【０１３９】尚、前記実施形態は、以下の態様に変更し
てもよい。 ・Ｓ−Ｒｅｆモード時に路フレッシュする領域を任意に
設定したが、外部使用上で領域を固定して実施しても良
い。その際、内部でリフレッシュ特性の良い（一般的に
は、メモリセルからの電荷のリークが少ない）メモリブ
ロックをリフレッシュする領域とする。これにより、リ
フレッシュ間隔を長くしてＳ−Ｒｅｆモードにおける消
費電力を更に低減することができる。

【０１４０】リフレッシュ特性の良い領域をリフレッシ
ュ領域に設定するためにはアドレススクランブルを用い
る。図２４はアドレススクランブル回路９０の一例を示
すブロック回路図である。このアドレススクランブル回
路９０は、アドレスバッファ９１とアドレスデコーダ９
２との間に設けられる。

【０１４１】アドレススクランブル回路９０は、インバ
ータ回路９３，９４、ＥＮＯＲ回路９５〜９８、フュー
ズ回路９９を含む。アドレス信号Ａ０を増幅するアドレ
スバッファ９１ａの出力信号はインバータ回路９３とＥ
ＮＯＲ回路９５に入力され、インバータ回路９３の出力
信号はＥＮＯＲ回路９６に入力される。アドレス信号Ａ
１を増幅するアドレスバッファ９１ｂの出力信号はイン
バータ回路９４とＥＮＯＲ回路９７に入力され、インバ
ータ回路９４の出力信号はＥＮＯＲ回路９８に入力され
る。

【０１４２】ＥＮＯＲ回路９５，９６にはフューズ回路
９９からフューズ信号f<0>が入力され、ＥＮＯＲ回路９
７，９８にはフューズ回路９９からフューズ信号f<1>が
入力される。各ＥＮＯＲ回路９５〜９８の出力信号はデ
コーダ９２に入力され、そのデコーダ９２からＤＲＡＭ
コアのブロックを選択するための信号（＃００〜＃１
１）が出力される。

【０１４３】フューズ回路９９は、不揮発性素子、例え
ばレーザ等により切断可能なフューズ素子から構成され
ている。尚、フューズ回路９９をＰＲＯＭ等の不揮発性
素子により構成しても良い。

【０１４４】フューズ回路９９には、予めテスト回路１
００によるメモリの特性試験によって得られたフューズ
情報が格納され、その情報に基づいてフューズ信号f<0:
1>が出力される。

【０１４５】このように構成されたアドレススクランブ
ル回路９０は、フューズ信号f<0:1>とアドレス信号Ａ
０，Ａ１のＥＯＲ論理（排他的論理和）をとり、アドレ
ス信号Ａ０，Ａ１に基づくブロックをフューズ信号f<0:
1>に基づくブロック番号に内部的に置き換える。図２５
は、フューズ信号f<0:1>とアドレス信号Ａ０，Ａ１の対
応を示す図である。

【０１４６】フューズ信号f<0:1>がＬレベルの時にはア
ドレス信号Ａ０，Ａ１に基づいてブロックが選択され
る。例えば、アドレス信号Ａ０，Ａ１が共にＬレベルの
場合にはブロック＃００が選択される。

【０１４７】一方、フューズ信号f<0:1>の少なくとも一
方がＨレベルの場合、そのフューズ信号f<0:1>とアドレ
ス信号Ａ０，Ａ１に基づいてブロックが選択される。例
えば、フューズ信号f<0:1>が（Ｌ，Ｈ）レベルの場合、
共にＬレベルのアドレス信号Ａ０，Ａ１に基づいてブロ
ック＃０１が選択される。

【０１４８】尚、フューズ回路９９に記憶したフューズ
情報を読み出した信号Ｓ１、もしくはスクランブル後の
アドレス情報（信号Ｓ２）を外部に出力する（例えば、
テスト回路１００により読み出して出力する）構成とし
ても良い。この構成により、メモリエリアの置き換えを
外部から確認することができる。

【０１４９】図２６は、アドレススクランブルの説明図
である。メモリアレイ１１０は４つのサブアレイ１１
１，１１２，１１３，１１４から構成され、各サブアレ
イは外部アドレスにてブロック＃００，＃０１，＃１
０，＃１１に定義されている。特性試験の結果、各ブロ
ック＃００〜＃１１のリフレッシュ特性（ｔＲＥＦ）
は、それぞれ４００ｍｓ、８００ｍｓ、１．２ｓ、６０
０ｍｓである。これら特性から、一般的に通常モードに
おけるメモリアレイ１１０のセルフリフレッシュ周期
は、ブロック＃００のリフレッシュ特性により４００ｍ
ｓに設定される。

【０１５０】今、ＤＲＡＭのＳ−Ｒｅｆモードにおける
リフレッシュ領域は、ブロック＃００に設定されてい
る。しかし、上記のメモリアレイ１１０を持つＤＲＡＭ
では、ブロック＃１０の方がリフレッシュ特性がよい。
従って、アドレススクランブルにより、外部仕様に基づ
く論理的なＳ−Ｒｅｆ領域を、物理的なＳ−Ｒｅｆ領域
に置き換える。このようなアドレススクランブルによ
り、Ｓ−Ｒｅｆモードにおけるリフレッシュ間隔は、物
理的にブロック＃００を選択する場合に比べて３倍の間
隔となる。

【０１５１】このように、アドレススクランブルを行う
Ｓ−Ｒｅｆモードにおける消費電力は、アドレススクラ
ンブルを行わない場合に比べて少なくなる。そして、そ
の消費電力は、メモリアレイ１１０全体をリフレッシュ
する場合に比べて１／４以下になる。

【０１５２】・上記実施形態では「Ｓ−Ｒｅｆモード」
においてＤＲＡＭコア２３を４つの領域に分割したが、
分割数を適宜変更して実施してもよい。また、コードと
して受け取るアドレス信号に、分割数を変更する情報を
付加して実施してもよい。

【０１５３】・上記実施形態では、プログラムサイクル
によるエントリと外部専用端子によるエントリとを行う
ようにしたが、何れか一方によりパワーダウンモードに
エントリする半導体記憶装置に具体化しても良い。

【０１５４】・上記実施形態はＤＲＡＭ１０に適用した
例を説明したが、ＦＣＲＡＭ(FastCycle RAM)等に適用
して実施してもよい。 ・上記実施形態のＤＲＡＭ１０の製造プロセスは、ＣＭ
ＯＳプロセスに限られず、Ｂｉ−ＣＭＯＳプロセスでも
よい。

【０１５５】以上の様々な実施の形態をまとめると、以
下のようになる。 （付記１） 記憶保持のためにメモリセルのリフレッシ
ュを定期的に実施する半導体記憶装置であって、メモリ
セルに対して通常動作を行う第１のモードと、消費電力
を削減する第２のモードとを備え、前記第２のモード
は、デバイスの内部電源の制御と前記リフレッシュの制
御を組み合わせた複数の動作モードを有することを特徴
とする半導体記憶装置。 （付記２） 前記複数の動作モードは、全てのメモリセ
ルに対するリフレッシュと、前記メモリセルを含むメモ
リコアに動作電圧を供給する内部電源回路を停止する第
１の動作モードと、全てのメモリセルに対するリフレッ
シュを停止し、前記内部電源回路を停止しない第２の動
作モードと、前記メモリセルの一部の領域をリフレッシ
ュする第３の動作モードとを備えることを特徴とする付
記１記載の半導体記憶装置。 （付記３） 該半導体記憶装置は、前記第１のモードに
おいて定期的に全てのメモリセルをセルフリフレッシュ
する機能を持つことを特徴とする付記１記載の半導体記
憶装置。 （付記４） 前記第１のモードと前記第２のモードの切
り替えを、内部にて生成した信号を基準にして外部端子
に供給される信号の状態に基づいて行うことを特徴とす
る付記１〜３のうちの何れか１つに記載の半導体記憶装
置。 （付記５） 前記内部にて生成した信号に基づいて前記
外部端子に供給される信号をラッチしてパワーダウンモ
ード信号を出力するパワーダウンモード判定回路と、前
記パワーダウンモード信号に基づいて前記複数の動作モ
ードに対応するリフレッシュ信号を生成するリフレッシ
ュコントロール回路とを備えたことを特徴とする付記４
記載の半導体記憶装置。 （付記６） 前記外部端子はモード制御のための外部専
用端子であることを特徴とする付記４又は５記載の半導
体記憶装置。 （付記７） 前記第３の動作モードにおいてリフレッシ
ュする領域の設定を、前記第１のモードにおけるスタン
バイモードから移行するプログラムモードにおいて実施
することを特徴とする付記２〜６のうちの何れか１つに
記載の半導体記憶装置。 （付記８） 前記第１〜第３の動作モードの選択を、前
記第１のモードにおけるスタンバイモードから移行する
プログラムモードにおいて実施することを特徴とする付
記２〜６のうちの何れか１つに記載の半導体記憶装置。 （付記９） 前記プログラムモードは、コマンドに基づ
いて移行する第１のプログラムモードと、外部端子に供
給される信号に基づいて移行する第２のプログラムモー
ドの少なくとも一方を備えることを特徴とする付記７又
は８記載の半導体記憶装置。 （付記１０） 前記第１のプログラムモードへの移行
は、前記第１のモードにて実行されないイリーガルコマ
ンドに基づいて行われることを特徴とする付記９記載の
半導体記憶装置。 （付記１１） 前記イリーガルコマンドを複数回入力し
た場合に前記第１のプログラムモードへ移行することを
特徴とする付記１０記載の半導体記憶装置。 （付記１２） 前記イリーガルコマンドを複数回入力し
ている間に該イリーガルコマンドと異なるコマンドを入
力した場合に前記イリーガルコマンドのカウントをリセ
ットすることを特徴とする付記１１記載の半導体記憶装
置。 （付記１３） 前記イリーガルコマンドとともに前記第
３の動作モードの設定のための情報を入力することを特
徴とする付記１０〜１２のうちの何れか１つに記載の半
導体記憶装置。 （付記１４） 前記第２のプログラムモードへの移行
は、外部端子に供給される信号に基づいて行うことを特
徴とする付記９記載の半導体記憶装置。 （付記１５） 前記第２のプログラムモードへの移行
は、前記外部端子に供給される信号のレベルが複数回変
更された場合に実施することを特徴とする付記１４記載
の半導体記憶装置。 （付記１６） 前記第３の動作モードにおいてリフレッ
シュする領域を任意に設定可能にしたことを特徴とする
付記２〜１５のうちの何れか１つに記載の半導体記憶装
置。 （付記１７） 前記第３の動作モードにおいてリフレッ
シュする領域の容量を任意に設定可能にしたことを特徴
とする付記２〜１６のうちの何れか１つに記載の半導体
記憶装置。 （付記１８） 前記第３の動作モードにおいてリフレッ
シュする領域は、前記全メモリセルの領域のうち、リフ
レッシュ特性の良い領域であることを特徴とする付記２
〜１７のうちの何れか１つに記載の半導体記憶装置。 （付記１９） メモリセルの記憶保持のために定期的に
リフレッシュを必要とする半導体記憶装置であって、前
記メモリセルの一部の領域をリフレッシュするリフレッ
シュモードを備え、前記全メモリセルの領域のうち、リ
フレッシュ特性の良い領域を前記リフレッシュする領域
としたことを特徴とする半導体記憶装置。 （付記２０） 前記リフレッシュする前記メモリセルの
一部の領域は固定された領域であり、前記固定された領
域を示す第１のアドレス情報を前記リフレッシュ特性の
よい領域を指定する第２のアドレス情報に変換するアド
レススクランブル回路を備えたことを特徴とする付記１
８又は１９記載の半導体記憶装置。 （付記２１） 前記第１のアドレス情報を前記第２のア
ドレス情報に変換するための変換情報は不揮発性素子に
記憶されていることを特徴とする付記２０記載の半導体
記憶装置。 （付記２２） 前記変換情報を外部へ出力するための手
段を有することを特徴とする付記２１記載の半導体記憶
装置。 （付記２３） 付記１〜２２のうちの何れか１つに記載
の半導体記憶装置と、データ保持動作を必要としない半
導体記憶装置とを備えたことを特徴とする半導体装置。 （付記２４） 記憶保持のためにメモリセルのリフレッ
シュを定期的に実施し、メモリセルに対して通常動作を
行う第１のモードと、消費電力を削減する第２のモード
とを備える半導体記憶装置において、複数の外部制御ピ
ンの状態を入力して少なくとも第１の情報と第２の情報
を出力するコマンドデコーダと、前記コマンドデコーダ
の第１の情報をカウンタに入力するエントリコントロー
ル回路とを備えることを特徴とする半導体記憶装置。 （付記２５） 前記カウンタのリセットを前記第２の情
報に基づいて行うことを特徴とする付記２４に記載の半
導体記憶装置。 （付記２６） 記憶保持のためにメモリセルのリフレッ
シュを定期的に実施し、メモリセルに対して通常動作を
行う第１のモードと、消費電力を削減する複数の動作モ
ードを持つ第２のモードとを備える半導体記憶装置にお
いて、外部とは非同期に発生されるリフレッシュ要求信
号と、前記複数の動作モードのうちの１つに対応するリ
フレッシュ動作モード信号と、前記第２のモード時で且
つ前記リフレッシュ動作モード信号がイネーブルの時
に、リフレッシュ領域の設定アドレスとリフレッシュカ
ウンタアドレスとが一致したら、前記リフレッシュ要求
信号をメモリ制御回路に伝えるリフレッシュコントロー
ル回路とを備えることを特徴とする半導体記憶装置。

【０１５６】

【発明の効果】以上詳述したように、本発明によれば、
携帯システムの消費電力とパフォーマンスの向上に対応
することができる半導体記憶装置及び半導体装置を提供
することができる。

【図面の簡単な説明】

【図１】 一実施形態の半導体記憶装置のブロック回路
図である。

【図２】 半導体記憶装置の状態遷移図である。

【図３】 モードに対する内部電源とリフレッシュ動作
の状態を示す説明図である。

【図４】 一実施形態の半導体記憶装置を携帯電話に使
用した例を示すブロック図である。

【図５】 携帯電話の使用状態を示す説明図である。

【図６】 モードの切替えを説明する波形図である。

【図７】 モード設定サイクルを説明する波形図であ
る。

【図８】 コマンドの説明図である。

【図９】 モード設定サイクルを説明する波形図であ
る。

【図１０】 モードを設定するアドレスコードの説明図
である。

【図１１】 エントリコントロール回路の回路図であ
る。

【図１２】 モードラッチ回路の回路図である。

【図１３】 パワーダウンモード判定回路の回路図であ
る。

【図１４】 リフレッシュコントロール回路の回路図で
ある。

【図１５】 プログラムモード設定回路の動作波形図で
ある。

【図１６】 プログラムモード設定回路の動作波形図で
ある。

【図１７】 合成エントリ信号生成回路の動作波形図で
ある。

【図１８】 モード設定用アドレスバッファの動作波形
図である。

【図１９】 モード設定用アドレスラッチの動作波形図
である。

【図２０】 モード設定用デコーダの動作波形図であ
る。

【図２１】 パワーダウンモード判定回路の動作波形図
である。

【図２２】 リフレッシュコントロール回路の動作波形
図である。

【図２３】 リフレッシュコントロール回路の動作波形
図である。

【図２４】 アドレススクランブルを説明する回路図で
ある。

【図２５】 アドレススクランブルの説明図である。

【図２６】 アドレススクランブルの説明図である。

【符号の説明】

１１ コマンドデコーダ １２ 外部信号エントリ回路 １３ エントリコントロール回路 １４ モード設定アドレスバッファ １５ モードラッチ回路 １７ パワーダウンモード判定回路 １８ リフレッシュ動作判定回路 ２０ リフレッシュコントロール回路 ２２ 内部電源回路 ２３ ＤＲＡＭコア

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 光徳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川本 悟 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B024 AA01 BA21 BA29 DA14 DA18 5L106 AA01 CC04 CC09 CC13 CC16 CC21 CC32 GG07

Claims (20)

【特許請求の範囲】
1. 【請求項１】 記憶保持のためにメモリセルのリフレッ
   シュを定期的に実施する半導体記憶装置であって、 メモリセルに対して通常動作を行う第１のモードと、 消費電力を削減する第２のモードとを備え、 前記第２のモードは、デバイスの内部電源の制御と前記
   リフレッシュの制御を組み合わせた複数の動作モードを
   有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記複数の動作モードは、 全てのメモリセルに対するリフレッシュと、前記メモリ
   セルを含むメモリコアに動作電圧を供給する内部電源回
   路を停止する第１の動作モードと、 全てのメモリセルに対するリフレッシュを停止し、前記
   内部電源回路を停止しない第２の動作モードと、 前記メモリセルの一部の領域をリフレッシュする第３の
   動作モードとを備えることを特徴とする請求項１記載の
   半導体記憶装置。
3. 【請求項３】 該半導体記憶装置は、前記第１のモード
   において定期的に全てのメモリセルをセルフリフレッシ
   ュする機能を持つことを特徴とする請求項１記載の半導
   体記憶装置。
4. 【請求項４】 前記第１のモードと前記第２のモードの
   切り替えを、内部にて生成した信号を基準にして外部端
   子に供給される信号の状態に基づいて行うことを特徴と
   する請求項１〜３のうちの何れか一項に記載の半導体記
   憶装置。
5. 【請求項５】 前記内部にて生成した信号に基づいて前
   記外部端子に供給される信号をラッチしてパワーダウン
   モード信号を出力するパワーダウンモード判定回路と、 前記パワーダウンモード信号に基づいて前記複数の動作
   モードに対応するリフレッシュ信号を生成するリフレッ
   シュコントロール回路とを備えたことを特徴とする請求
   項４記載の半導体記憶装置。
6. 【請求項６】 前記外部端子はモード制御のための外部
   専用端子であることを特徴とする請求項４又は５記載の
   半導体記憶装置。
7. 【請求項７】 前記第３の動作モードにおいてリフレッ
   シュする領域の設定を、前記第１のモードにおけるスタ
   ンバイモードから移行するプログラムモードにおいて実
   施することを特徴とする請求項２〜６のうちの何れか一
   項に記載の半導体記憶装置。
8. 【請求項８】 前記第１〜第３の動作モードの選択を、
   前記第１のモードにおけるスタンバイモードから移行す
   るプログラムモードにおいて実施することを特徴とする
   請求項２〜６のうちの何れか一項に記載の半導体記憶装
   置。
9. 【請求項９】 前記プログラムモードは、コマンドに基
   づいて移行する第１のプログラムモードと、外部端子に
   供給される信号に基づいて移行する第２のプログラムモ
   ードの少なくとも一方を備えることを特徴とする請求項
   ７又は８記載の半導体記憶装置。
10. 【請求項１０】 前記第１のプログラムモードへの移行
    は、前記第１のモードにて実行されないイリーガルコマ
    ンドに基づいて行われることを特徴とする請求項９記載
    の半導体記憶装置。
11. 【請求項１１】 前記イリーガルコマンドを複数回入力
    した場合に前記第１のプログラムモードへ移行すること
    を特徴とする請求項１０記載の半導体記憶装置。
12. 【請求項１２】 前記イリーガルコマンドを複数回入力
    している間に該イリーガルコマンドと異なるコマンドを
    入力した場合に前記イリーガルコマンドのカウントをリ
    セットすることを特徴とする請求項１１記載の半導体記
    憶装置。
13. 【請求項１３】 前記イリーガルコマンドとともに前記
    第３の動作モードの設定のための情報を入力することを
    特徴とする請求項１０〜１２のうちの何れか一項に記載
    の半導体記憶装置。
14. 【請求項１４】 前記第２のプログラムモードへの移行
    は、外部端子に供給される信号に基づいて行うことを特
    徴とする請求項９記載の半導体記憶装置。
15. 【請求項１５】 前記第２のプログラムモードへの移行
    は、前記外部端子に供給される信号のレベルが複数回変
    更された場合に実施することを特徴とする請求項１４記
    載の半導体記憶装置。
16. 【請求項１６】 前記第３の動作モードにおいてリフレ
    ッシュする領域を任意に設定可能にしたことを特徴とす
    る請求項２〜１５のうちの何れか一項に記載の半導体記
    憶装置。
17. 【請求項１７】 前記第３の動作モードにおいてリフレ
    ッシュする領域は、前記全メモリセルの領域のうち、リ
    フレッシュ特性の良い領域であることを特徴とする請求
    項２〜１６のうちの何れか一項に記載の半導体記憶装
    置。
18. 【請求項１８】 メモリセルの記憶保持のために定期的
    にリフレッシュを必要とする半導体記憶装置であって、
    前記メモリセルの一部の領域をリフレッシュするリフレ
    ッシュモードを備え、前記全メモリセルの領域のうち、
    リフレッシュ特性の良い領域を前記リフレッシュする領
    域としたことを特徴とする半導体記憶装置。
19. 【請求項１９】 前記リフレッシュする前記メモリセル
    の一部の領域は固定された領域であり、前記固定された
    領域を示す第１のアドレス情報を前記リフレッシュ特性
    のよい領域を指定する第２のアドレス情報に変換するア
    ドレススクランブル回路を備えたことを特徴とする請求
    項１７又は１８記載の半導体記憶装置。
20. 【請求項２０】 請求項１〜１９のうちの何れか一項に
    記載の半導体記憶装置と、データ保持動作を必要としな
    い半導体記憶装置とを備えたことを特徴とする半導体装
    置。