JP2002324396A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 従来のスタティックメモリとピン互換性およ
び信号タイミングの互換性を有するコマンドモードエン
トリを備える半導体記憶装置を提供する。 【解決手段】 外部から、最終アドレスを特定して連続
リード動作を行ない、これをコマンドモード検出回路
（３０）で検出してコマンドモードエントリを設定す
る。コマンドモードエントリ時においては、所定の外部
信号に従って内部状態を指定するコマンドが受付可能と
される。
び信号タイミングの互換性を有するコマンドモードエン
トリを備える半導体記憶装置を提供する。 【解決手段】 外部から、最終アドレスを特定して連続
リード動作を行ない、これをコマンドモード検出回路
（３０）で検出してコマンドモードエントリを設定す
る。コマンドモードエントリ時においては、所定の外部
信号に従って内部状態を指定するコマンドが受付可能と
される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）と互換性を有するＳＲＡＭ代替メモリ
に関する。より特定的には、この発明は、ＳＲＡＭ代替
メモリの特定モードエントリのための構成に関する。
に関し、特に、スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）と互換性を有するＳＲＡＭ代替メモリ
に関する。より特定的には、この発明は、ＳＲＡＭ代替
メモリの特定モードエントリのための構成に関する。
【０００２】
【従来の技術】携帯機器の用途においては、内部メモリ
として高速動作性のためにＳＲＡＭ（スタティック・ラ
ンダム・アクセス・メモリ）が利用されている。しかし
ながら、ＳＲＡＭはメモリセルが、４個のトランジスタ
と２個の負荷素子とで構成されており、その占有面積が
大きく、限られた面積内で大記憶容量のメモリを実現す
るのが困難である。
として高速動作性のためにＳＲＡＭ（スタティック・ラ
ンダム・アクセス・メモリ）が利用されている。しかし
ながら、ＳＲＡＭはメモリセルが、４個のトランジスタ
と２個の負荷素子とで構成されており、その占有面積が
大きく、限られた面積内で大記憶容量のメモリを実現す
るのが困難である。
【０００３】携帯機器の高機能化により、画像データお
よび音声データを処理する必要があり、その処理データ
量が膨大なものとなり、この携帯機器の記憶装置とし
て、大記憶容量のメモリが要求される。ＳＲＡＭを用い
た場合、この大記憶容量のメモリを小占有面積で低減す
るのが困難であり、高機能携帯機器の小型軽量化の要求
を満たすことができなくなる。
よび音声データを処理する必要があり、その処理データ
量が膨大なものとなり、この携帯機器の記憶装置とし
て、大記憶容量のメモリが要求される。ＳＲＡＭを用い
た場合、この大記憶容量のメモリを小占有面積で低減す
るのが困難であり、高機能携帯機器の小型軽量化の要求
を満たすことができなくなる。
【０００４】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）は、メモリセルが１個のトランジスタと
１個のキャパシタとで構成されており、メモリセルの占
有面積が、ＳＲＡＭに比べて小さいという利点を有して
いる。すなわち、ＤＲＡＭは、小占有面積で大記憶容量
のメモリを構成するのには適している。しかしながら、
ＤＲＡＭは、データをキャパシタに記憶しているため、
リーク電流により記憶データが消失するため、定期的に
記憶データの保持をするためのリフレッシュを行なう必
要がある。このリフレッシュの実行時においては、プロ
セッサなどの外部装置は、ＤＲＡＭへアクセスすること
ができず、ウェイト状態となるため、システムの処理効
率が低下する。
リ（ＤＲＡＭ）は、メモリセルが１個のトランジスタと
１個のキャパシタとで構成されており、メモリセルの占
有面積が、ＳＲＡＭに比べて小さいという利点を有して
いる。すなわち、ＤＲＡＭは、小占有面積で大記憶容量
のメモリを構成するのには適している。しかしながら、
ＤＲＡＭは、データをキャパシタに記憶しているため、
リーク電流により記憶データが消失するため、定期的に
記憶データの保持をするためのリフレッシュを行なう必
要がある。このリフレッシュの実行時においては、プロ
セッサなどの外部装置は、ＤＲＡＭへアクセスすること
ができず、ウェイト状態となるため、システムの処理効
率が低下する。
【０００５】また、ＤＲＡＭは、携帯機器における待ち
受け時間などにおいては、スリープモードが指定され、
スタンバイ状態に保持される。しかしながら、このよう
なスリープモード時においても、記憶データを保持する
必要があり、定期的にリフレッシュを行なう必要があ
る。このため、スリープモード時において仕様などによ
り要求されるμＡオーダの超低スタンバイ電流条件を満
たすことができなくなる。
受け時間などにおいては、スリープモードが指定され、
スタンバイ状態に保持される。しかしながら、このよう
なスリープモード時においても、記憶データを保持する
必要があり、定期的にリフレッシュを行なう必要があ
る。このため、スリープモード時において仕様などによ
り要求されるμＡオーダの超低スタンバイ電流条件を満
たすことができなくなる。
【０００６】
【発明が解決しようとする課題】大記憶容量のメモリ
を、小占有面積で増大させるためには、ＤＲＡＭベース
のメモリを利用する必要がある。しかしながら、このよ
うなＤＲＡＭベースのメモリ（以下、ＳＲＡＭ代替メモ
リと称す）を使用する場合、従来のシステム構成を大幅
に変更することなく、メモリの置換をすることが要求さ
れる。すなわち、ピンの互換性が要求される。ここで
「メモリ」とは、ピン端子を介して外部のプロセッサな
どの装置に接続される記憶装置を示す。
を、小占有面積で増大させるためには、ＤＲＡＭベース
のメモリを利用する必要がある。しかしながら、このよ
うなＤＲＡＭベースのメモリ（以下、ＳＲＡＭ代替メモ
リと称す）を使用する場合、従来のシステム構成を大幅
に変更することなく、メモリの置換をすることが要求さ
れる。すなわち、ピンの互換性が要求される。ここで
「メモリ」とは、ピン端子を介して外部のプロセッサな
どの装置に接続される記憶装置を示す。
【０００７】また、ＳＲＡＭは、システムクロックなど
のクロック信号に同期して動作するクロック同期型メモ
リと異なり、外部制御信号に従ってスタティックに動作
している。したがって、ＳＲＡＭ代替メモリも、外部プ
ロセサの負荷を増大させるのを防止するために、ＳＲＡ
Ｍと同じ動作条件（信号タイミング）で動作することが
要求される。
のクロック信号に同期して動作するクロック同期型メモ
リと異なり、外部制御信号に従ってスタティックに動作
している。したがって、ＳＲＡＭ代替メモリも、外部プ
ロセサの負荷を増大させるのを防止するために、ＳＲＡ
Ｍと同じ動作条件（信号タイミング）で動作することが
要求される。
【０００８】特に、ＳＲＡＭ代替メモリにおいてさまざ
まな動作モードを指定する場合、ピンの互換性から、従
来のＳＲＡＭに準備されている信号を利用して設定する
必要がある。特に、従来のＳＲＡＭにおいて準備されて
いない動作モードを指定する場合、ＳＲＡＭにおいて使
用される信号は、通常、チップイネーブル信号ＣＥ、出
力イネーブル信号ＯＥ、および書き込みイネーブル信号
ＷＥであり、ある特定の動作モードエントリのために複
雑な信号タイミング関係を使用することはできない。ま
た、通常のＳＲＡＭに用いられている信号のタイミング
と異なる信号のタイミング関係により特定の動作モード
を指定する場合、メモリコントローラなどの外部装置に
新たな機能を設ける必要があり、従来のＳＲＡＭとの互
換性を維持することができず、また外部装置の負荷が増
大する。
まな動作モードを指定する場合、ピンの互換性から、従
来のＳＲＡＭに準備されている信号を利用して設定する
必要がある。特に、従来のＳＲＡＭにおいて準備されて
いない動作モードを指定する場合、ＳＲＡＭにおいて使
用される信号は、通常、チップイネーブル信号ＣＥ、出
力イネーブル信号ＯＥ、および書き込みイネーブル信号
ＷＥであり、ある特定の動作モードエントリのために複
雑な信号タイミング関係を使用することはできない。ま
た、通常のＳＲＡＭに用いられている信号のタイミング
と異なる信号のタイミング関係により特定の動作モード
を指定する場合、メモリコントローラなどの外部装置に
新たな機能を設ける必要があり、従来のＳＲＡＭとの互
換性を維持することができず、また外部装置の負荷が増
大する。
【０００９】それゆえに、この発明の目的は、ＳＲＡＭ
とピンの互換性のあるＳＲＡＭ代替メモリを提供するこ
とである。
とピンの互換性のあるＳＲＡＭ代替メモリを提供するこ
とである。
【００１０】この発明の他の目的は、ＳＲＡＭと同様の
信号を利用して内部動作モードを指定することのできる
半導体記憶装置を提供することである。
信号を利用して内部動作モードを指定することのできる
半導体記憶装置を提供することである。
【００１１】この発明のさらに他の目的は、クロック信
号と非同期で特定の動作モードをピン端子数を増設する
ことなく指定することのできる半導体記憶装置を提供す
ることである。
号と非同期で特定の動作モードをピン端子数を増設する
ことなく指定することのできる半導体記憶装置を提供す
ることである。
【００１２】この発明のさらに他の目的は、ＳＲＡＭと
互換性のあるインターフェイスを用いて、特定の動作モ
ードを指定するコマンドエントリモードを設定する回路
を備える半導体記憶装置を提供することである。
互換性のあるインターフェイスを用いて、特定の動作モ
ードを指定するコマンドエントリモードを設定する回路
を備える半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】この発明の第１の観点に
係る半導体記憶装置は、予め定められた組の外部信号が
特定の論理状態の組合せで連続して所定回数印加された
ことを検出するモード検出手段と、このモード検出手段
の検出信号に応答して特定モードを設定するモード設定
手段とを備える。
係る半導体記憶装置は、予め定められた組の外部信号が
特定の論理状態の組合せで連続して所定回数印加された
ことを検出するモード検出手段と、このモード検出手段
の検出信号に応答して特定モードを設定するモード設定
手段とを備える。
【００１４】この予め定められた外部信号は、好ましく
は、アドレス信号を含む。また、好ましくは、特定の論
理状態の組合せは、アドレス信号が特定のアドレスを指
定する組合せである。
は、アドレス信号を含む。また、好ましくは、特定の論
理状態の組合せは、アドレス信号が特定のアドレスを指
定する組合せである。
【００１５】好ましくは、この特定のアドレスは、最終
アドレスである。外部信号は、さらに、好ましくは動作
モード指示信号を含む。
アドレスである。外部信号は、さらに、好ましくは動作
モード指示信号を含む。
【００１６】好ましくは、この動作モード指示信号は、
データ読出を指示する読出指示信号である。
データ読出を指示する読出指示信号である。
【００１７】この発明の第２の観点に係る半導体記憶装
置は、特定アドレスに連続して所定回数アクセスしたこ
とを検出するモード検出手段と、このモード検出手段か
らの検出信号に応答して特定モードを設定するモード設
定手段と、このモード設定手段の設定に従って特定モー
ドで動作可能とされるモード手段を備える。
置は、特定アドレスに連続して所定回数アクセスしたこ
とを検出するモード検出手段と、このモード検出手段か
らの検出信号に応答して特定モードを設定するモード設
定手段と、このモード設定手段の設定に従って特定モー
ドで動作可能とされるモード手段を備える。
【００１８】好ましくは、このモード手段は、外部から
の複数ビットの信号で構成されるコマンドをデコードし
て、動作モード指示信号を生成するコマンドデコード回
路である。
の複数ビットの信号で構成されるコマンドをデコードし
て、動作モード指示信号を生成するコマンドデコード回
路である。
【００１９】この発明の第３の観点に係る半導体記憶装
置は、通常動作モード時、外部信号に従ってアクセスさ
れる半導体記憶装置であり、特定モード時活性化され、
この外部信号のうちの所定の複数の外部信号をデコード
して、内部を所定の状態に設定する信号を生成するコマ
ンドデコーダを含む。このコマンドデコーダは、スタン
バイ状態に関連する動作を指定する信号を発生する。
置は、通常動作モード時、外部信号に従ってアクセスさ
れる半導体記憶装置であり、特定モード時活性化され、
この外部信号のうちの所定の複数の外部信号をデコード
して、内部を所定の状態に設定する信号を生成するコマ
ンドデコーダを含む。このコマンドデコーダは、スタン
バイ状態に関連する動作を指定する信号を発生する。
【００２０】好ましくはコマンドデコーダは、内部電源
の供給の遮断を指定するパワーダウンモード、このパワ
ーダウンモードを完了させるウェイクアップモード、内
部を初期状態にセットするリセットモード、データ保持
モード時におけるデータ保持領域の指定をするモード、
および特定モード完了を行なうイグジットモードのいず
れかを活性化する。
の供給の遮断を指定するパワーダウンモード、このパワ
ーダウンモードを完了させるウェイクアップモード、内
部を初期状態にセットするリセットモード、データ保持
モード時におけるデータ保持領域の指定をするモード、
および特定モード完了を行なうイグジットモードのいず
れかを活性化する。
【００２１】特定モードは、この通常動作モード時に行
なわれるアクセスシーケンスと異なるアクセスシーケン
スが行なわれたときに指定される。
なわれるアクセスシーケンスと異なるアクセスシーケン
スが行なわれたときに指定される。
【００２２】この特定モードは、予め定められたアドレ
スが連続して所定回数アクセスされたときに指定され
る。
スが連続して所定回数アクセスされたときに指定され
る。
【００２３】この発明の第４の観点に係る半導体記憶装
置は、通常動作モード時に、外部信号に従ってアクセス
される半導体記憶装置であり、これらの外部信号のうち
の予め定められた組の外部信号が特定の論理状態の組合
せで連続して所定回数印加されたことを検出するモード
検出手段と、このモード検出手段の検出信号に応答して
特定モードを設定するモード設定手段と、このモード設
定手段の出力信号に従って活性化され、外部信号のうち
の所定の複数の外部信号をデコードして内部を所定の状
態に設定する信号を生成するコマンドデコーダを含む。
このコマンドデコーダは、スタンバイ状態に関連する動
作を指定する信号を発生する。
置は、通常動作モード時に、外部信号に従ってアクセス
される半導体記憶装置であり、これらの外部信号のうち
の予め定められた組の外部信号が特定の論理状態の組合
せで連続して所定回数印加されたことを検出するモード
検出手段と、このモード検出手段の検出信号に応答して
特定モードを設定するモード設定手段と、このモード設
定手段の出力信号に従って活性化され、外部信号のうち
の所定の複数の外部信号をデコードして内部を所定の状
態に設定する信号を生成するコマンドデコーダを含む。
このコマンドデコーダは、スタンバイ状態に関連する動
作を指定する信号を発生する。
【００２４】連続アクセスは、好ましくは特定のアドレ
スへのアクセスである。また、好ましくは、コマンドデ
コーダの出力信号は、内部を初期状態に設定するための
リセットモード、内部電源の供給の遮断を指定するパワ
ーダウンモード、パワーダウンモードを完了させるため
のウェイクアップモード、およびデータ保持モード時に
おけるデータ保持領域の指定をするモード、および特定
モード完了のイグジットモードのいずれかを活性化す
る。
スへのアクセスである。また、好ましくは、コマンドデ
コーダの出力信号は、内部を初期状態に設定するための
リセットモード、内部電源の供給の遮断を指定するパワ
ーダウンモード、パワーダウンモードを完了させるため
のウェイクアップモード、およびデータ保持モード時に
おけるデータ保持領域の指定をするモード、および特定
モード完了のイグジットモードのいずれかを活性化す
る。
【００２５】また、好ましくは、モード手段は、特定モ
ード時において、外部からの信号に従って内部状態を指
定する信号を生成し、さらに、このモード手段の出力信
号が指定する状態に内部を設定する状態制御回路が設け
られる。
ード時において、外部からの信号に従って内部状態を指
定する信号を生成し、さらに、このモード手段の出力信
号が指定する状態に内部を設定する状態制御回路が設け
られる。
【００２６】また、好ましくは、モード手段は、外部信
号が特定の条件を満たすとき、残りの外部信号を取り込
み、内部状態を指定する信号を生成する。
号が特定の条件を満たすとき、残りの外部信号を取り込
み、内部状態を指定する信号を生成する。
【００２７】特定の外部信号の状態に従って内部状態を
設定することにより、従来のＳＲＡＭの信号を利用し
て、内部状態を所望の状態に設定することができ、従来
のＳＲＡＭと互換性を有する半導体記憶装置を実現する
ことができる。
設定することにより、従来のＳＲＡＭの信号を利用し
て、内部状態を所望の状態に設定することができ、従来
のＳＲＡＭと互換性を有する半導体記憶装置を実現する
ことができる。
【００２８】また、連続して特定の状態が所定回数繰返
し実行されたときに特定モードに入るように構成するこ
とにより、通常モード時に誤ってこの特定モードに入る
のを防止でき、安定に動作する半導体記憶装置を実現す
ることができる。
し実行されたときに特定モードに入るように構成するこ
とにより、通常モード時に誤ってこの特定モードに入る
のを防止でき、安定に動作する半導体記憶装置を実現す
ることができる。
【００２９】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１は、行列状に配列される複数のメモリセルを有するメ
モリセルアレイ２と、外部からのアドレス信号ビットＡ
７−Ａ１９を受けて内部行アドレス信号ＲＡを生成する
行アドレスバッファ３と、外部からのアドレス信号ビッ
トＡ０−Ａ６を受けて内部列アドレス信号ＣＡを生成す
る列アドレスバッファ４と、内部行アドレス信号ＲＡを
デコードし、メモリセルアレイ２の行を選択する行デコ
ーダ５と、内部列アドレス信号ＣＡをデコードして、メ
モリセルアレイ２の列を選択するための列選択信号を生
成する列デコーダ６と、行デコーダ５により選択された
行上のメモリセルのデータを検知し増幅しかつラッチす
るセンスアンプと、列デコーダ６からの列選択信号に従
ってメモリセルアレイ２の選択列を内部データ線（ＩＯ
線）に結合するＩＯゲートを含む。図１においては、こ
れらのセンスアンプおよびＩＯゲートを、１つのブロッ
ク７で示す。
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１は、行列状に配列される複数のメモリセルを有するメ
モリセルアレイ２と、外部からのアドレス信号ビットＡ
７−Ａ１９を受けて内部行アドレス信号ＲＡを生成する
行アドレスバッファ３と、外部からのアドレス信号ビッ
トＡ０−Ａ６を受けて内部列アドレス信号ＣＡを生成す
る列アドレスバッファ４と、内部行アドレス信号ＲＡを
デコードし、メモリセルアレイ２の行を選択する行デコ
ーダ５と、内部列アドレス信号ＣＡをデコードして、メ
モリセルアレイ２の列を選択するための列選択信号を生
成する列デコーダ６と、行デコーダ５により選択された
行上のメモリセルのデータを検知し増幅しかつラッチす
るセンスアンプと、列デコーダ６からの列選択信号に従
ってメモリセルアレイ２の選択列を内部データ線（ＩＯ
線）に結合するＩＯゲートを含む。図１においては、こ
れらのセンスアンプおよびＩＯゲートを、１つのブロッ
ク７で示す。
【００３０】半導体記憶装置１は、さらに、データ書込
時下位バイトデータＤＱ０−ＤＱ７を書込む下位入力バ
ッファ８と、データ読出時、下位バイトデータを外部へ
出力する下位出力バッファ９と、データ書込時、上位バ
イトデータＤＱ８−ＤＱ１５を取込み内部書込データを
生成する上位入力バッファ１０と、データ読出時、上位
バイトデータＤＱ８−ＤＱ１５を出力する上位出力バッ
ファ１１と、外部からの制御信号、すなわちチップイネ
ーブル信号ＣＥ♯、出力イネーブル信号ＯＥ♯、書込イ
ネーブル信号ＷＥ♯、下位バイトイネーブル信号ＬＢ
♯、および上位バイトイネーブル信号ＵＢ♯に従って各
種内部動作を制御する信号を生成する内部制御信号発生
回路１２を含む。
時下位バイトデータＤＱ０−ＤＱ７を書込む下位入力バ
ッファ８と、データ読出時、下位バイトデータを外部へ
出力する下位出力バッファ９と、データ書込時、上位バ
イトデータＤＱ８−ＤＱ１５を取込み内部書込データを
生成する上位入力バッファ１０と、データ読出時、上位
バイトデータＤＱ８−ＤＱ１５を出力する上位出力バッ
ファ１１と、外部からの制御信号、すなわちチップイネ
ーブル信号ＣＥ♯、出力イネーブル信号ＯＥ♯、書込イ
ネーブル信号ＷＥ♯、下位バイトイネーブル信号ＬＢ
♯、および上位バイトイネーブル信号ＵＢ♯に従って各
種内部動作を制御する信号を生成する内部制御信号発生
回路１２を含む。
【００３１】チップイネーブル信号ＣＥ♯は、Ｌレベル
のときに、この半導体記憶装置１が選択されたことを示
し、このチップイネーブル信号ＣＥ♯がＬレベルのとき
に、この半導体記憶装置１に対しアクセスすることがで
きる。出力イネーブル信号ＯＥ♯は、Ｌレベルのとき
に、データ読出モードを指定する。書込イネーブル信号
ＷＥ♯は、Ｌレベルのときに、データ書込動作を指定す
る。下位バイトイネーブル信号ＬＢ♯は、Ｌレベルのと
きに、下位バイトデータＤＱ０−ＤＱ７が有効であるこ
とを示し、上位バイトイネーブル信号ＵＢ♯は、上位バ
イトデータＤＱ８−ＤＱ１５が有効であることを示す。
のときに、この半導体記憶装置１が選択されたことを示
し、このチップイネーブル信号ＣＥ♯がＬレベルのとき
に、この半導体記憶装置１に対しアクセスすることがで
きる。出力イネーブル信号ＯＥ♯は、Ｌレベルのとき
に、データ読出モードを指定する。書込イネーブル信号
ＷＥ♯は、Ｌレベルのときに、データ書込動作を指定す
る。下位バイトイネーブル信号ＬＢ♯は、Ｌレベルのと
きに、下位バイトデータＤＱ０−ＤＱ７が有効であるこ
とを示し、上位バイトイネーブル信号ＵＢ♯は、上位バ
イトデータＤＱ８−ＤＱ１５が有効であることを示す。
【００３２】内部制御信号発生回路１２は、このチップ
イネーブル信号ＣＥ♯、出力イネーブル信号ＯＥ♯およ
び書込イネーブル信号ＷＥ♯に従って、行アドレスバッ
ファ３、列アドレスバッファ４、行デコーダ５、列デコ
ーダ６、およびセンスアンプ／ＩＯゲートブロック７の
動作を制御する。この内部制御信号発生回路１２は、さ
らに、上位バイトイネーブル信号ＵＢ♯および下位バイ
トイネーブル信号ＬＢ♯に従って、動作モードに応じ
て、下位入力バッファ８、下位出力バッファ９、上位入
力バッファ１０、上位出力バッファ１１の活性／非活性
を制御する。
イネーブル信号ＣＥ♯、出力イネーブル信号ＯＥ♯およ
び書込イネーブル信号ＷＥ♯に従って、行アドレスバッ
ファ３、列アドレスバッファ４、行デコーダ５、列デコ
ーダ６、およびセンスアンプ／ＩＯゲートブロック７の
動作を制御する。この内部制御信号発生回路１２は、さ
らに、上位バイトイネーブル信号ＵＢ♯および下位バイ
トイネーブル信号ＬＢ♯に従って、動作モードに応じ
て、下位入力バッファ８、下位出力バッファ９、上位入
力バッファ１０、上位出力バッファ１１の活性／非活性
を制御する。
【００３３】半導体記憶装置１は、さらに、外部からの
制御信号ＣＥ♯、ＯＥ♯およびＷＥ♯とアドレス信号Ａ
０−Ａ１９とデータビットＤＱ０−ＤＱ１５を受け、こ
の半導体記憶装置１を特定の動作モードに設定するモー
ド制御回路２０と、モード制御回路２０からのモード設
定信号ＭＤに従って、この半導体記憶装置１の内部状態
を指定された状態に設定する状態制御回路２２を含む。
制御信号ＣＥ♯、ＯＥ♯およびＷＥ♯とアドレス信号Ａ
０−Ａ１９とデータビットＤＱ０−ＤＱ１５を受け、こ
の半導体記憶装置１を特定の動作モードに設定するモー
ド制御回路２０と、モード制御回路２０からのモード設
定信号ＭＤに従って、この半導体記憶装置１の内部状態
を指定された状態に設定する状態制御回路２２を含む。
【００３４】モード制御回路２０は、その構成は後に詳
細に説明するが、通常アクセスモード時に、使用されな
いアクセスシーケンスでこの半導体記憶装置１へアクセ
スが行なわれたときに、この半導体記憶装置１は、コマ
ンドモードに入り、特定の内部状態を指定するコマンド
を受付ける状態となる。この状態において、特定のアド
レスを指定して、データビットＤＱ０−ＤＱ１５を用い
て内部状態を指定するコマンドを与える。このコマンド
のデコード結果に従って内部状態設定信号（モード設定
信号）ＭＤが生成される。
細に説明するが、通常アクセスモード時に、使用されな
いアクセスシーケンスでこの半導体記憶装置１へアクセ
スが行なわれたときに、この半導体記憶装置１は、コマ
ンドモードに入り、特定の内部状態を指定するコマンド
を受付ける状態となる。この状態において、特定のアド
レスを指定して、データビットＤＱ０−ＤＱ１５を用い
て内部状態を指定するコマンドを与える。このコマンド
のデコード結果に従って内部状態設定信号（モード設定
信号）ＭＤが生成される。
【００３５】状態制御回路２２は、モード制御回路２０
からの状態制御信号ＭＤに従って内部状態を、たとえば
初期状態、およびパワーダウン状態などの状態に設定す
る。この状態制御回路２２は、内部状態としては、スタ
ンバイ状態などの低消費電力が要求される動作モードに
関連する内部状態を設定する。これらの構成については
後に詳細に説明する。内部状態の設定のために外部から
のコマンドを利用することにより、パワーダウンなどの
状態の指定のために、専用のピン端子を利用する必要が
ない。また、データアクセスを行なう通常動作モード時
と同じ信号のタイミング関係で所望の動作モードを指定
することができ、外部のメモリコントローラなどは、プ
ログラムの変更のみで所望の動作モードを指定すること
ができ、従来の外部装置の内部構成を大幅に変更する必
要がなく、従来のメモリとの互換性を容易に維持するこ
とができる。
からの状態制御信号ＭＤに従って内部状態を、たとえば
初期状態、およびパワーダウン状態などの状態に設定す
る。この状態制御回路２２は、内部状態としては、スタ
ンバイ状態などの低消費電力が要求される動作モードに
関連する内部状態を設定する。これらの構成については
後に詳細に説明する。内部状態の設定のために外部から
のコマンドを利用することにより、パワーダウンなどの
状態の指定のために、専用のピン端子を利用する必要が
ない。また、データアクセスを行なう通常動作モード時
と同じ信号のタイミング関係で所望の動作モードを指定
することができ、外部のメモリコントローラなどは、プ
ログラムの変更のみで所望の動作モードを指定すること
ができ、従来の外部装置の内部構成を大幅に変更する必
要がなく、従来のメモリとの互換性を容易に維持するこ
とができる。
【００３６】図２は、図１に示す半導体記憶装置１のデ
ータ読出時の動作を示す信号波形図である。図２におい
て、チップイネーブル信号ＣＥ♯をＬレベルに設定し、
また、上位バイトデータおよび下位バイトデータを指定
する上位バイトイネーブル信号ＵＢ♯および下位バイト
イネーブル信号ＬＢ♯を読出すデータビットに応じてＬ
レベルに設定する。この状態で、アドレス信号ビットＡ
０−Ａ１９を設定し、続いて、出力イネーブル信号ＯＥ
♯をＬレベルに設定する。ライトイネーブル信号ＷＥ♯
はＨレベルに維持する。
ータ読出時の動作を示す信号波形図である。図２におい
て、チップイネーブル信号ＣＥ♯をＬレベルに設定し、
また、上位バイトデータおよび下位バイトデータを指定
する上位バイトイネーブル信号ＵＢ♯および下位バイト
イネーブル信号ＬＢ♯を読出すデータビットに応じてＬ
レベルに設定する。この状態で、アドレス信号ビットＡ
０−Ａ１９を設定し、続いて、出力イネーブル信号ＯＥ
♯をＬレベルに設定する。ライトイネーブル信号ＷＥ♯
はＨレベルに維持する。
【００３７】出力イネーブル信号ＯＥ♯のＬレベルへの
立下がりをトリガとして、内部制御信号発生回路１２の
制御の下に、行アドレスバッファ３および列アドレスバ
ッファ４が外部からのアドレス信号ビットＡ１９−Ａ０
を取込み、内部行アドレス信号ＲＡおよび内部列アドレ
ス信号ＣＡをそれぞれ生成する。これらの内部行アドレ
ス信号ＲＡおよび内部列アドレス信号ＣＡに従って行デ
コーダ５および列デコーダ６が、内部制御信号発生回路
１２の制御の下に、それぞれ所定のタイミングでデコー
ド動作を行なって、メモリセルの選択を行なって、選択
メモリセルのデータを読出す。
立下がりをトリガとして、内部制御信号発生回路１２の
制御の下に、行アドレスバッファ３および列アドレスバ
ッファ４が外部からのアドレス信号ビットＡ１９−Ａ０
を取込み、内部行アドレス信号ＲＡおよび内部列アドレ
ス信号ＣＡをそれぞれ生成する。これらの内部行アドレ
ス信号ＲＡおよび内部列アドレス信号ＣＡに従って行デ
コーダ５および列デコーダ６が、内部制御信号発生回路
１２の制御の下に、それぞれ所定のタイミングでデコー
ド動作を行なって、メモリセルの選択を行なって、選択
メモリセルのデータを読出す。
【００３８】上位バイトイネーブル信号ＵＢ♯がＨレベ
ルのときには、上位バイトデータＤＱ８−ＤＱ１５はハ
イインピーダンス状態となり、下位バイトイネーブル信
号ＬＢ♯をＬレベルに設定すると、下位バイトデータＤ
Ｑ０−ＤＱ７に、有効データが読出される。外部データ
は、出力イネーブル信号ＯＥ♯がＨレベルに立上がって
から、出力回路がディスエーブル状態と設定されるまで
の期間、有効状態を維持する。
ルのときには、上位バイトデータＤＱ８−ＤＱ１５はハ
イインピーダンス状態となり、下位バイトイネーブル信
号ＬＢ♯をＬレベルに設定すると、下位バイトデータＤ
Ｑ０−ＤＱ７に、有効データが読出される。外部データ
は、出力イネーブル信号ＯＥ♯がＨレベルに立上がって
から、出力回路がディスエーブル状態と設定されるまで
の期間、有効状態を維持する。
【００３９】図３は、図１に示す半導体記憶装置１のデ
ータ書込時の動作を示す信号波形図である。図３に示す
ように、データ書込時においても、上位バイトイネーブ
ル信号ＵＢ♯および下位バイトイネーブル信号ＬＢ♯に
従って、上位バイトデータおよび下位バイトデータの有
効／無効が指定される。チップイネーブル信号ＣＥ♯が
Ｌレベルになると、この半導体記憶装置１に対するアク
セスが可能である。データ書込時においては、ライトイ
ネーブル信号ＷＥ♯をＬレベルに立下げる。このライト
イネーブル信号ＷＥ♯の立下がりをトリガとして、外部
からのアドレス信号ビットＡ１９−Ａ０が内部に取込ま
れ、内部行アドレス信号ＲＡおよび内部列アドレス信号
ＣＡが生成され、図１に示す行デコーダ５および列デコ
ーダ６により、メモリセルの選択動作が行なわれる。こ
の外部からのデータビットＤＱ０−ＤＱ１５が、上位バ
イトイネーブル信号ＵＢ♯および下位バイトイネーブル
信号ＬＢ♯に従って、選択的に内部に書込まれる。
ータ書込時の動作を示す信号波形図である。図３に示す
ように、データ書込時においても、上位バイトイネーブ
ル信号ＵＢ♯および下位バイトイネーブル信号ＬＢ♯に
従って、上位バイトデータおよび下位バイトデータの有
効／無効が指定される。チップイネーブル信号ＣＥ♯が
Ｌレベルになると、この半導体記憶装置１に対するアク
セスが可能である。データ書込時においては、ライトイ
ネーブル信号ＷＥ♯をＬレベルに立下げる。このライト
イネーブル信号ＷＥ♯の立下がりをトリガとして、外部
からのアドレス信号ビットＡ１９−Ａ０が内部に取込ま
れ、内部行アドレス信号ＲＡおよび内部列アドレス信号
ＣＡが生成され、図１に示す行デコーダ５および列デコ
ーダ６により、メモリセルの選択動作が行なわれる。こ
の外部からのデータビットＤＱ０−ＤＱ１５が、上位バ
イトイネーブル信号ＵＢ♯および下位バイトイネーブル
信号ＬＢ♯に従って、選択的に内部に書込まれる。
【００４０】データビットＤＱ０−ＤＱ１５は、ライト
イネーブル信号ＷＥ♯の立上がりに対しセットアップ時
間ｔｓｕおよびホールド時間ｔｈｄが要求される。図１
に示す半導体記憶装置１は、ＤＲＡＭベースの半導体記
憶装置であり、内部で、行選択動作および列選択動作
が、時分割的に実行されている。したがって、ライトイ
ネーブル信号ＷＥ♯またはリードイネーブル信号ＯＥ♯
によりデータアクセスが指定されたとき、外部からのア
ドレス信号に従って内部で行および列アドレス信号が生
成される。このメモリセルの選択時において、まず行選
択動作が行なわれて、センスアンプによりメモリセルデ
ータがラッチされる。続いて列選択動作が行なわれ、選
択メモリセルのデータの読出または選択メモリセルへの
データの書込が実行される。
イネーブル信号ＷＥ♯の立上がりに対しセットアップ時
間ｔｓｕおよびホールド時間ｔｈｄが要求される。図１
に示す半導体記憶装置１は、ＤＲＡＭベースの半導体記
憶装置であり、内部で、行選択動作および列選択動作
が、時分割的に実行されている。したがって、ライトイ
ネーブル信号ＷＥ♯またはリードイネーブル信号ＯＥ♯
によりデータアクセスが指定されたとき、外部からのア
ドレス信号に従って内部で行および列アドレス信号が生
成される。このメモリセルの選択時において、まず行選
択動作が行なわれて、センスアンプによりメモリセルデ
ータがラッチされる。続いて列選択動作が行なわれ、選
択メモリセルのデータの読出または選択メモリセルへの
データの書込が実行される。
【００４１】したがって、この列選択動作が行なわれる
までの期間ライトイネーブル信号ＷＥ♯は、Ｌレベルを
維持する必要があり、またこの列選択動作により、選択
メモリセルへデータを書込むために、外部のデータビッ
トＤＱ０−ＤＱ１５に対し、セットアップ時間ｔｓｕが
要求される。ホールド時間ｔｈｄは、したがって最小０
ｎｓ（ナノ秒）であってもよい。
までの期間ライトイネーブル信号ＷＥ♯は、Ｌレベルを
維持する必要があり、またこの列選択動作により、選択
メモリセルへデータを書込むために、外部のデータビッ
トＤＱ０−ＤＱ１５に対し、セットアップ時間ｔｓｕが
要求される。ホールド時間ｔｈｄは、したがって最小０
ｎｓ（ナノ秒）であってもよい。
【００４２】図２および図３のタイミング図に示すよう
に、図１に示す半導体記憶装置１は、チップイネーブル
信号ＣＥ♯、出力イネーブル信号ＷＥ♯および書込イネ
ーブル信号ＷＥ♯に従って、外部からのアドレス信号を
取込み、データの書込／読出を行なっている。したがっ
て、これらの半導体記憶装置１において用いられる制御
信号は、ＳＲＡＭと同じであり、半導体記憶装置１のイ
ンターフェイスは、ＳＲＡＭと互換性を有している。
に、図１に示す半導体記憶装置１は、チップイネーブル
信号ＣＥ♯、出力イネーブル信号ＷＥ♯および書込イネ
ーブル信号ＷＥ♯に従って、外部からのアドレス信号を
取込み、データの書込／読出を行なっている。したがっ
て、これらの半導体記憶装置１において用いられる制御
信号は、ＳＲＡＭと同じであり、半導体記憶装置１のイ
ンターフェイスは、ＳＲＡＭと互換性を有している。
【００４３】モード制御回路２０は、外部からの制御信
号ＣＥ♯、ＯＥ♯およびＷＥ♯とアドレス信号ビットＡ
０−Ａ１９に従って、通常のアクセスシーケンスと異な
るシーケンスでアクセスが実行されたときに、特定の動
作モードを指定するモード（コマンドモード）が指定さ
れたと判断し、そのコマンドモードに入ると外部からの
信号（コマンド）に従って内部動作状態を制御する。す
なわち、ある特定のアクセスシーケンスが実行された時
に、コマンドモードが設定され、外部からのコマンドを
受付ける状態となる。このコマンドモードにおいて、外
部からのデータビットなどの信号を特定のアドレスを指
定して書き込むと、これらの外部信号がコマンドとして
取り込まれ、このコマンドが指定する状態に内部が設定
される。
号ＣＥ♯、ＯＥ♯およびＷＥ♯とアドレス信号ビットＡ
０−Ａ１９に従って、通常のアクセスシーケンスと異な
るシーケンスでアクセスが実行されたときに、特定の動
作モードを指定するモード（コマンドモード）が指定さ
れたと判断し、そのコマンドモードに入ると外部からの
信号（コマンド）に従って内部動作状態を制御する。す
なわち、ある特定のアクセスシーケンスが実行された時
に、コマンドモードが設定され、外部からのコマンドを
受付ける状態となる。このコマンドモードにおいて、外
部からのデータビットなどの信号を特定のアドレスを指
定して書き込むと、これらの外部信号がコマンドとして
取り込まれ、このコマンドが指定する状態に内部が設定
される。
【００４４】図４は、図１に示すモード制御回路２０の
構成を概略的に示す図である。図４において、モード制
御回路２０は、外部からの制御信号ＣＥ♯、ＯＥ♯およ
びＷＥ♯とアドレス信号ビットＡ１９−Ａ０を受け、予
め定められたシーケンスでこれらの信号が与えられたと
きに、コマンドモードエントリ信号ＣＭＥＲＹを生成す
るコマンドモード検出回路３０と、コマンドエントリ信
号ＣＭＥＲＹの活性化時活性化され、データビットＤＱ
０−ＤＱ１５の所定のビットをコマンドとして受けてデ
コードし、このデコード結果に従ってモード指定信号Ｍ
Ｄを生成するモードデコード回路３２を含む。
構成を概略的に示す図である。図４において、モード制
御回路２０は、外部からの制御信号ＣＥ♯、ＯＥ♯およ
びＷＥ♯とアドレス信号ビットＡ１９−Ａ０を受け、予
め定められたシーケンスでこれらの信号が与えられたと
きに、コマンドモードエントリ信号ＣＭＥＲＹを生成す
るコマンドモード検出回路３０と、コマンドエントリ信
号ＣＭＥＲＹの活性化時活性化され、データビットＤＱ
０−ＤＱ１５の所定のビットをコマンドとして受けてデ
コードし、このデコード結果に従ってモード指定信号Ｍ
Ｄを生成するモードデコード回路３２を含む。
【００４５】コマンドモード検出回路３０は、アドレス
信号ビットＡ１９−Ａ０が特定のアドレスを指定して、
連続して所定回数アクセスが行なわれると、コマンドモ
ードエントリ信号ＣＭＥＲＹを活性化する。具体的に、
一例として、このコマンドモード検出回路３０は、最終
アドレス（ＦＦＦＦＦＨ）に対し、連続して４回データ
読出が実行されると、コマンドモードエントリ信号ＣＭ
ＥＲＹを活性化する。このコマンドモードエントリ信号
ＣＭＥＲＹが活性化されると、モードデコード回路３２
が、外部からのコマンドの受付可能状態になる。
信号ビットＡ１９−Ａ０が特定のアドレスを指定して、
連続して所定回数アクセスが行なわれると、コマンドモ
ードエントリ信号ＣＭＥＲＹを活性化する。具体的に、
一例として、このコマンドモード検出回路３０は、最終
アドレス（ＦＦＦＦＦＨ）に対し、連続して４回データ
読出が実行されると、コマンドモードエントリ信号ＣＭ
ＥＲＹを活性化する。このコマンドモードエントリ信号
ＣＭＥＲＹが活性化されると、モードデコード回路３２
が、外部からのコマンドの受付可能状態になる。
【００４６】通常動作モード時において、同一アドレス
に対し連続して４回データの読出が行なわれる事は、殆
どない。特に最終アドレスは一般に使用される事は少な
い。このような通常アクセスモード時と異なるアクセス
シーケンスでアクセスが行なわれたときにコマンドモー
ドを設定する事により、複雑な信号タイミング関係を利
用することなく、通常動作モード時と同じ信号タイミン
グ関係だけで確実にコマンドモードを指定する事ができ
る。
に対し連続して４回データの読出が行なわれる事は、殆
どない。特に最終アドレスは一般に使用される事は少な
い。このような通常アクセスモード時と異なるアクセス
シーケンスでアクセスが行なわれたときにコマンドモー
ドを設定する事により、複雑な信号タイミング関係を利
用することなく、通常動作モード時と同じ信号タイミン
グ関係だけで確実にコマンドモードを指定する事ができ
る。
【００４７】また、例え最終アドレスに有効データが格
納されている場合であっても、読出モードを指定してい
るだけであり、このコマンドモードエントリ時におい
て、最終アドレスの格納データが読み出されるだけであ
り、格納データの破壊は生じない。
納されている場合であっても、読出モードを指定してい
るだけであり、このコマンドモードエントリ時におい
て、最終アドレスの格納データが読み出されるだけであ
り、格納データの破壊は生じない。
【００４８】図５（Ａ）は、図４に示すコマンドモード
検出回路３０の構成の一例を概略的に示す図である。図
５（Ａ）において、コマンドモード検出回路３０は、ア
ドレス信号ビットＡ０−Ａ１９をデコードするデコード
回路３０ａと、出力イネーブル信号ＯＥ♯とチップイネ
ーブル信号ＣＥ♯とを受けてデータ読出モードが指定さ
れたとき読出モード指示信号φｒｚを活性化する読出モ
ード検出回路３０ｂと、チップイネーブル信号ＣＥ♯と
書込イネーブル信号ＷＥ♯とを受け、データ書込が指定
されたとき書込モード指示信号φｗｚをＬレベルに駆動
する書込モード検出回路３０ｃと、読出モード検出回路
３０ｂからの読出モード指示信号φｒｚに従って、アド
レスデコード回路３０ａの出力信号ＦＡＤを順次転送す
るシフタ３０ｄと、シフタ３０ｄの出力ビットＱ１−Ｑ
４をデコードするシーケンスデコード回路３０ｅと、シ
ーケンスデコード回路３０ｅの出力信号がＨレベルのと
きセットされるフリップフロップ３０ｆを含む。このフ
リップフロップ３０ｆから、コマンドモードエントリ信
号ＣＭＥＲＹが生成される。
検出回路３０の構成の一例を概略的に示す図である。図
５（Ａ）において、コマンドモード検出回路３０は、ア
ドレス信号ビットＡ０−Ａ１９をデコードするデコード
回路３０ａと、出力イネーブル信号ＯＥ♯とチップイネ
ーブル信号ＣＥ♯とを受けてデータ読出モードが指定さ
れたとき読出モード指示信号φｒｚを活性化する読出モ
ード検出回路３０ｂと、チップイネーブル信号ＣＥ♯と
書込イネーブル信号ＷＥ♯とを受け、データ書込が指定
されたとき書込モード指示信号φｗｚをＬレベルに駆動
する書込モード検出回路３０ｃと、読出モード検出回路
３０ｂからの読出モード指示信号φｒｚに従って、アド
レスデコード回路３０ａの出力信号ＦＡＤを順次転送す
るシフタ３０ｄと、シフタ３０ｄの出力ビットＱ１−Ｑ
４をデコードするシーケンスデコード回路３０ｅと、シ
ーケンスデコード回路３０ｅの出力信号がＨレベルのと
きセットされるフリップフロップ３０ｆを含む。このフ
リップフロップ３０ｆから、コマンドモードエントリ信
号ＣＭＥＲＹが生成される。
【００４９】アドレスデコード回路３０ａは、アドレス
信号ビットＡ１９−Ａ０がすべて“１”のとき、そのデ
コード信号ＦＡＤをＨレベルに立上げる。すなわち、最
終アドレス“ＦＦＦＦＦＨ”が指定されたときに、この
デコード信号ＦＡＤがＨレベルに設定される。読出モー
ド検出回路３０ｂは、出力イネーブル信号ＯＥ♯および
チップイネーブル信号ＣＥ♯がともにＬレベルの活性状
態のときに、読出モード指示信号φｒｚをＬレベルに設
定する。書込モード検出回路３０ｃは、書込イネーブル
信号ＷＥ♯とチップイネーブル信号ＣＥ♯がともにＬレ
ベルの活性状態となると書込モード指示信号φｗｚをＬ
レベルに設定する。
信号ビットＡ１９−Ａ０がすべて“１”のとき、そのデ
コード信号ＦＡＤをＨレベルに立上げる。すなわち、最
終アドレス“ＦＦＦＦＦＨ”が指定されたときに、この
デコード信号ＦＡＤがＨレベルに設定される。読出モー
ド検出回路３０ｂは、出力イネーブル信号ＯＥ♯および
チップイネーブル信号ＣＥ♯がともにＬレベルの活性状
態のときに、読出モード指示信号φｒｚをＬレベルに設
定する。書込モード検出回路３０ｃは、書込イネーブル
信号ＷＥ♯とチップイネーブル信号ＣＥ♯がともにＬレ
ベルの活性状態となると書込モード指示信号φｗｚをＬ
レベルに設定する。
【００５０】シフタ３０ｄは、図５（Ｂ）に示すよう
に、４段の縦続接続されるＤラッチ３０ｄａ−３０ｄｅ
を含む。これらのＤラッチ３０ｄａ−３０ｄｅの各々
は、読出モード指示信号φｒｚがＬレベルとなると、そ
の入力に与えられた信号を取込み、読出モード指示信号
φｒｚがＨレベルとなると、その取込んだ信号をラッチ
指かつ出力するラッチ状態となる。これらのＤラッチ３
０ｄａ−３０ｄｅは、書込モード指示信号φｗｚがＬレ
ベルとなると、その出力データビットＱ１−Ｑ４が
“０”にリセットされる。
に、４段の縦続接続されるＤラッチ３０ｄａ−３０ｄｅ
を含む。これらのＤラッチ３０ｄａ−３０ｄｅの各々
は、読出モード指示信号φｒｚがＬレベルとなると、そ
の入力に与えられた信号を取込み、読出モード指示信号
φｒｚがＨレベルとなると、その取込んだ信号をラッチ
指かつ出力するラッチ状態となる。これらのＤラッチ３
０ｄａ−３０ｄｅは、書込モード指示信号φｗｚがＬレ
ベルとなると、その出力データビットＱ１−Ｑ４が
“０”にリセットされる。
【００５１】シーケンスデコード回路３０ｅは、このシ
フタ３０ｄの出力ビットＱ１−Ｑ４がすべてＨレベルと
なると、その出力信号をＨレベルに立上げてセット／リ
セットフリップフロップ３０ｆをセットし、コマンドモ
ードエントリ信号ＣＭＥＲＹをＨレベルに駆動する。セ
ット／リセットフリップフロップ３０ｆは、たとえばコ
マンドモードイグジットコマンドなどが与えられたとき
に生成されるリセット信号ＲＳＴによりリセットされ
る。
フタ３０ｄの出力ビットＱ１−Ｑ４がすべてＨレベルと
なると、その出力信号をＨレベルに立上げてセット／リ
セットフリップフロップ３０ｆをセットし、コマンドモ
ードエントリ信号ＣＭＥＲＹをＨレベルに駆動する。セ
ット／リセットフリップフロップ３０ｆは、たとえばコ
マンドモードイグジットコマンドなどが与えられたとき
に生成されるリセット信号ＲＳＴによりリセットされ
る。
【００５２】フリップフロップ３０ｆを利用するのは、
このコマンドモードエントリ時において指定される動作
モードとして、後に説明するように、データ保持ブロッ
クに指定されたメモリブロックを示すデータを読出すモ
ードがあり、データ読出が指定される場合があり、コマ
ンドエントリモードにおいては、常に、コマンドの書込
が行なわれるとは限らないためである。
このコマンドモードエントリ時において指定される動作
モードとして、後に説明するように、データ保持ブロッ
クに指定されたメモリブロックを示すデータを読出すモ
ードがあり、データ読出が指定される場合があり、コマ
ンドエントリモードにおいては、常に、コマンドの書込
が行なわれるとは限らないためである。
【００５３】図６は、図５（Ａ）および図５（Ｂ）に示
すコマンドモード検出回路３０の動作を示すタイミング
図である。以下、図５（Ａ）および図５（Ｂ）および図
６を参照して、コマンドモード検出回路３０の動作につ
いて説明する。
すコマンドモード検出回路３０の動作を示すタイミング
図である。以下、図５（Ａ）および図５（Ｂ）および図
６を参照して、コマンドモード検出回路３０の動作につ
いて説明する。
【００５４】アドレス信号ビットＡ０−Ａ１９をすべて
Ｈレベルに設定し、最終アドレスＦＦＦＦＦＨを指定す
る。次いで、出力イネーブル信号ＯＥ♯をＬレベルに設
定し、データ読出を指示する。チップイネーブル信号Ｃ
Ｅ♯はＬレベルである。したがって、このデータ読出モ
ードが指定されると、読出モード検出回路３０ｂからの
読出モード指示信号φｒｚがＬレベルとなり、シフタ３
０ｄが、デコード回路３０ａからのデコード信号ＦＡＤ
を取込む。出力イネーブル信号ＯＥ♯が一旦Ｈレベルに
設定されると、データ読出モードが完了する。
Ｈレベルに設定し、最終アドレスＦＦＦＦＦＨを指定す
る。次いで、出力イネーブル信号ＯＥ♯をＬレベルに設
定し、データ読出を指示する。チップイネーブル信号Ｃ
Ｅ♯はＬレベルである。したがって、このデータ読出モ
ードが指定されると、読出モード検出回路３０ｂからの
読出モード指示信号φｒｚがＬレベルとなり、シフタ３
０ｄが、デコード回路３０ａからのデコード信号ＦＡＤ
を取込む。出力イネーブル信号ＯＥ♯が一旦Ｈレベルに
設定されると、データ読出モードが完了する。
【００５５】ここで、この図１に示す半導体記憶装置は
ＤＲＡＭベースの半導体記憶装置であり、出力イネーブ
ル信号ＯＥ♯により、行選択および列選択を行なう１つ
のアクセスサイクルが規定される。１つのアクセスサイ
クルを完了させるために、この出力イネーブル信号ＯＥ
♯を一旦Ｈレベルに立上げる。出力イネーブル信号ＯＥ
♯がＨレベルに立上がると、読出モード検出回路３０ｂ
からの読出モード指示信号φｒｚがＨレベルとなり、シ
フタ３０ｄが、シフト動作を行ない、その出力ビットＱ
１をＨレベルに立上げる。すなわち、図５（Ｂ）に示す
Ｄラッチ３０ｂａ−３０ｄｅは、それぞれ、読出モード
検出信号φｒｚがＬレベルのときに、その入力に与えら
れた信号を取込み、この読出モード指示信号φｒｚがＨ
レベルとなると、その出力に取込んだ信号を出力し、か
つラッチ状態となる。
ＤＲＡＭベースの半導体記憶装置であり、出力イネーブ
ル信号ＯＥ♯により、行選択および列選択を行なう１つ
のアクセスサイクルが規定される。１つのアクセスサイ
クルを完了させるために、この出力イネーブル信号ＯＥ
♯を一旦Ｈレベルに立上げる。出力イネーブル信号ＯＥ
♯がＨレベルに立上がると、読出モード検出回路３０ｂ
からの読出モード指示信号φｒｚがＨレベルとなり、シ
フタ３０ｄが、シフト動作を行ない、その出力ビットＱ
１をＨレベルに立上げる。すなわち、図５（Ｂ）に示す
Ｄラッチ３０ｂａ−３０ｄｅは、それぞれ、読出モード
検出信号φｒｚがＬレベルのときに、その入力に与えら
れた信号を取込み、この読出モード指示信号φｒｚがＨ
レベルとなると、その出力に取込んだ信号を出力し、か
つラッチ状態となる。
【００５６】以降、この最終アドレスＦＦＦＦＦＨに対
するデータ読出動作を、４回行なうと、この読出モード
検出信号φｒｚの立上がりに応答して、シフタ３０ｄの
出力ビットＱ１−Ｑ４がすべてＨレベルとなり、応じて
セット／リセットフリップフロップ３０ｆがセットさ
れ、コマンドモードエントリ信号ＣＭＥＲＹがＨレベル
となる。これにより、この半導体記憶装置がコマンドモ
ードに設定される。
するデータ読出動作を、４回行なうと、この読出モード
検出信号φｒｚの立上がりに応答して、シフタ３０ｄの
出力ビットＱ１−Ｑ４がすべてＨレベルとなり、応じて
セット／リセットフリップフロップ３０ｆがセットさ
れ、コマンドモードエントリ信号ＣＭＥＲＹがＨレベル
となる。これにより、この半導体記憶装置がコマンドモ
ードに設定される。
【００５７】最終アドレスＦＦＦＦＦＨは、通常動作モ
ード時には、それほどアクセスされない。また、同一ア
ドレスに対し４回連続してデータ読出を行なうことも通
常の動作モード時においては行なわれない。最大、考え
られるのは、上位バイトデータおよび下位バイトデータ
をそれぞれ最終アドレスから読出すモードが考えられる
だけである。この場合でも、最終アドレスに対し連続し
て２回データ読出が行なわれるだけであり、したがっ
て、この４回連続して最終アドレスに対しデータ読出を
行なうことは、通常の動作サイクルでは行なわれておら
ず、確実に、この半導体記憶装置を、通常動作モード時
の動作に悪影響を及ぼすことなくコマンドモードに設定
することができる。
ード時には、それほどアクセスされない。また、同一ア
ドレスに対し４回連続してデータ読出を行なうことも通
常の動作モード時においては行なわれない。最大、考え
られるのは、上位バイトデータおよび下位バイトデータ
をそれぞれ最終アドレスから読出すモードが考えられる
だけである。この場合でも、最終アドレスに対し連続し
て２回データ読出が行なわれるだけであり、したがっ
て、この４回連続して最終アドレスに対しデータ読出を
行なうことは、通常の動作サイクルでは行なわれておら
ず、確実に、この半導体記憶装置を、通常動作モード時
の動作に悪影響を及ぼすことなくコマンドモードに設定
することができる。
【００５８】また、このコマンドモードエントリ時にお
いてデータ書込が指定された場合には、書込モード指示
信号φｗｚがＬレベルとなり、シフタ３０ｂがリセット
され、その出力ビットＱ１−Ｑ４がすべてＬレベルとな
る。この場合には、再度コマンドモードエントリ動作を
最初から実行する必要がある。
いてデータ書込が指定された場合には、書込モード指示
信号φｗｚがＬレベルとなり、シフタ３０ｂがリセット
され、その出力ビットＱ１−Ｑ４がすべてＬレベルとな
る。この場合には、再度コマンドモードエントリ動作を
最初から実行する必要がある。
【００５９】また、このコマンドモードエントリ時にお
いて、最終アドレスと異なるアドレスを指定してデータ
読出を行なった場合、アドレスデコード回路３０ａの出
力するデコード信号ＦＡＤはＬレベルとなる。この場
合、シフタ３０ｄのビットＱ１−Ｑ４において、以降、
最終アドレスに対し連続して４回読出が行なわれるまで
１つのビットがＬレベルとなる。したがって、常に、最
終アドレスに対し４回連続してデータ読出が行なわれた
ときのみ、コマンドモードエントリ信号ＣＭＥＲＹをＨ
レベルに設定することができる。これにより、通常動作
モード時と異なるシーケンスでのアクセスを識別して、
コマンドモードを指定する事ができる。
いて、最終アドレスと異なるアドレスを指定してデータ
読出を行なった場合、アドレスデコード回路３０ａの出
力するデコード信号ＦＡＤはＬレベルとなる。この場
合、シフタ３０ｄのビットＱ１−Ｑ４において、以降、
最終アドレスに対し連続して４回読出が行なわれるまで
１つのビットがＬレベルとなる。したがって、常に、最
終アドレスに対し４回連続してデータ読出が行なわれた
ときのみ、コマンドモードエントリ信号ＣＭＥＲＹをＨ
レベルに設定することができる。これにより、通常動作
モード時と異なるシーケンスでのアクセスを識別して、
コマンドモードを指定する事ができる。
【００６０】また、ＳＲＡＭと同様の信号、すなわちチ
ップイネーブル信号ＣＥ♯、出力イネーブル信号ＯＥ♯
および書込イネーブル信号ＷＥ♯とアドレス信号とを用
いてコマンドモードを設定しており、システムクロック
信号などのクロック信号と非同期で、このコマンドモー
ドを設定することができ、ＳＲＡＭと互換性のあるイン
ターフェイスを利用してコマンドモードを設定すること
ができる。
ップイネーブル信号ＣＥ♯、出力イネーブル信号ＯＥ♯
および書込イネーブル信号ＷＥ♯とアドレス信号とを用
いてコマンドモードを設定しており、システムクロック
信号などのクロック信号と非同期で、このコマンドモー
ドを設定することができ、ＳＲＡＭと互換性のあるイン
ターフェイスを利用してコマンドモードを設定すること
ができる。
【００６１】なお、デコード回路３０ａに与えられるア
ドレス信号ビットＡ０-Ａ１９は、ず１に示す行アドレ
スバッファ３および列アドレスバッファ４からの信号で
あってもよい。出力イネーブル信号ＯＥ♯がＬレベルと
なると、これらのアドレスバッファ３および４がアドレ
ス取り込みを行なって、内部アドレス信号を生成する。
また、このデコ−ド回路３０ａに対するアドレス信号ビ
ットＡ０−Ａ１９は、単なる入力バッファ回路を介して
生成される信号であっても良い。
ドレス信号ビットＡ０-Ａ１９は、ず１に示す行アドレ
スバッファ３および列アドレスバッファ４からの信号で
あってもよい。出力イネーブル信号ＯＥ♯がＬレベルと
なると、これらのアドレスバッファ３および４がアドレ
ス取り込みを行なって、内部アドレス信号を生成する。
また、このデコ−ド回路３０ａに対するアドレス信号ビ
ットＡ０−Ａ１９は、単なる入力バッファ回路を介して
生成される信号であっても良い。
【００６２】図７は、この発明の実施の形態１に従う半
導体記憶装置のコマンドモードエントリ時の状態遷移を
示す図である。以下、図７を参照して、コマンドモード
エントリ時の状態遷移について簡単に説明する。
導体記憶装置のコマンドモードエントリ時の状態遷移を
示す図である。以下、図７を参照して、コマンドモード
エントリ時の状態遷移について簡単に説明する。
【００６３】通常のデータの読出／書込が行なわれる通
常リード／ライト状態ＳＴ０において、アドレスＦＦＦ
ＦＦＨ（Ｈｅｘ．）に対しデータ読出を指示する。この
最終アドレスに対するデータ読出により、コマンドモー
ドセットアップ状態ＳＴ１に状態が遷移する。このコマ
ンドモードセットアップ状態ＳＴ１において再び、最終
アドレスに対しデータ読出を実行すると、次のコマンド
モードセットアップ状態ＳＴ２に状態が移行する。再
び、最終アドレスに対しデータ読出を指示すると、最終
コマンドモードセットアップ状態ＳＴ３に移行する。こ
の最終のコマンドモードセットアップ状態ＳＴ３におい
て再び最終アドレスに対しデータ読出を行なうと、この
半導体記憶装置１がコマンドモードに入り、コマンドを
待ち受けるコマンドスタンバイ状態ＳＴ４となる。
常リード／ライト状態ＳＴ０において、アドレスＦＦＦ
ＦＦＨ（Ｈｅｘ．）に対しデータ読出を指示する。この
最終アドレスに対するデータ読出により、コマンドモー
ドセットアップ状態ＳＴ１に状態が遷移する。このコマ
ンドモードセットアップ状態ＳＴ１において再び、最終
アドレスに対しデータ読出を実行すると、次のコマンド
モードセットアップ状態ＳＴ２に状態が移行する。再
び、最終アドレスに対しデータ読出を指示すると、最終
コマンドモードセットアップ状態ＳＴ３に移行する。こ
の最終のコマンドモードセットアップ状態ＳＴ３におい
て再び最終アドレスに対しデータ読出を行なうと、この
半導体記憶装置１がコマンドモードに入り、コマンドを
待ち受けるコマンドスタンバイ状態ＳＴ４となる。
【００６４】これらのセットアップ状態ＳＴ１−ＳＴ３
において、最終アドレスに対するデータ読出と異なるア
クセスを行なった場合には、このコマンドモードセット
アップがリセットされ、通常リード／ライト状態ＳＴ０
に、その状態が復帰する。
において、最終アドレスに対するデータ読出と異なるア
クセスを行なった場合には、このコマンドモードセット
アップがリセットされ、通常リード／ライト状態ＳＴ０
に、その状態が復帰する。
【００６５】図８は、図４に示すモードデコード回路３
２の構成を概略的に示す図である。図８において、この
モードデコード回路３２の前段に、外部データＤＱ０−
ＤＱ７を入出力する入出力バッファ４０と、外部の制御
信号ＣＥ♯、ＷＥ♯およびＯＥ♯を入力する入力バッフ
ァ４１が設けられる。入出力バッファ４０は、図１に示
す入力バッファ８および出力バッファ９に対応する。入
力バッファ４１は、外部のチップイネーブル信号ＣＥ
♯、書込イネーブル信号ＷＥ♯および出力イネーブル信
号ＯＥ♯をそれぞれバッファ処理して内部チップイネー
ブル信号ＣＥ、内部書込イネーブル信号ＷＥ、および内
部出力イネーブル信号ＯＥを生成する。これらの内部チ
ップイネーブル信号ＣＥ、内部書込イネーブル信号Ｗ
Ｅ、および内部出力イネーブル信号ＯＥは、すべて、活
性化時Ｈレベルに設定される。
２の構成を概略的に示す図である。図８において、この
モードデコード回路３２の前段に、外部データＤＱ０−
ＤＱ７を入出力する入出力バッファ４０と、外部の制御
信号ＣＥ♯、ＷＥ♯およびＯＥ♯を入力する入力バッフ
ァ４１が設けられる。入出力バッファ４０は、図１に示
す入力バッファ８および出力バッファ９に対応する。入
力バッファ４１は、外部のチップイネーブル信号ＣＥ
♯、書込イネーブル信号ＷＥ♯および出力イネーブル信
号ＯＥ♯をそれぞれバッファ処理して内部チップイネー
ブル信号ＣＥ、内部書込イネーブル信号ＷＥ、および内
部出力イネーブル信号ＯＥを生成する。これらの内部チ
ップイネーブル信号ＣＥ、内部書込イネーブル信号Ｗ
Ｅ、および内部出力イネーブル信号ＯＥは、すべて、活
性化時Ｈレベルに設定される。
【００６６】モードデコード回路３２は、内部チップイ
ネーブル信号ＣＥと内部書込イネーブル信号ＷＥを受け
るＮＡＮＤ回路４２と、内部チップイネーブル信号ＣＥ
と内部出力イネーブル信号ＯＥを受けるＮＡＮＤ回路４
３と、ＮＡＮＤ回路４２および４３の出力信号を受ける
ＮＡＮＤ回路４４と、ＮＡＮＤ回路４４の出力信号とコ
マンドモードエントリ信号ＣＭＥＲＹを受けてパルス信
号ＰＬＳを生成するＡＮＤ回路４５と、パルス信号ＰＬ
Ｓに従って与えられたデータを順次転送するシフトレジ
スタ４７と、コマンドモードエントリ信号ＣＭＥＲＹに
従って入出力バッファ４０を内部書込／読出回路とシフ
トレジスタ４７の一方に結合するバス切換回路４６と、
シフトレジスタ４７から出力されるデータをデコードす
るコマンドデコーダ４８と、図５（Ａ）に示すアドレス
デコード回路からのデコード信号ＦＡＤとパルス信号Ｐ
ＬＳに従ってコマンドデコーダ４８の出力信号をラッチ
して内部動作モード指示信号を生成するコマンドセット
回路４９を含む。
ネーブル信号ＣＥと内部書込イネーブル信号ＷＥを受け
るＮＡＮＤ回路４２と、内部チップイネーブル信号ＣＥ
と内部出力イネーブル信号ＯＥを受けるＮＡＮＤ回路４
３と、ＮＡＮＤ回路４２および４３の出力信号を受ける
ＮＡＮＤ回路４４と、ＮＡＮＤ回路４４の出力信号とコ
マンドモードエントリ信号ＣＭＥＲＹを受けてパルス信
号ＰＬＳを生成するＡＮＤ回路４５と、パルス信号ＰＬ
Ｓに従って与えられたデータを順次転送するシフトレジ
スタ４７と、コマンドモードエントリ信号ＣＭＥＲＹに
従って入出力バッファ４０を内部書込／読出回路とシフ
トレジスタ４７の一方に結合するバス切換回路４６と、
シフトレジスタ４７から出力されるデータをデコードす
るコマンドデコーダ４８と、図５（Ａ）に示すアドレス
デコード回路からのデコード信号ＦＡＤとパルス信号Ｐ
ＬＳに従ってコマンドデコーダ４８の出力信号をラッチ
して内部動作モード指示信号を生成するコマンドセット
回路４９を含む。
【００６７】コマンドモード時においては、下位バイト
データＤＱ０−ＤＱ７がコマンドとして利用され、上位
バイトデータＤＱ８−ＤＱ１５は使用されない。また、
このコマンドモード時においては、コマンドが与えられ
たことを、デコード信号ＦＡＤにより検出する。したが
って、たとえば最終アドレス以外のアドレスを指定し
て、コマンドモード時にデータの書込が行なわれたとき
には、コマンドの取込みは行なわれない。
データＤＱ０−ＤＱ７がコマンドとして利用され、上位
バイトデータＤＱ８−ＤＱ１５は使用されない。また、
このコマンドモード時においては、コマンドが与えられ
たことを、デコード信号ＦＡＤにより検出する。したが
って、たとえば最終アドレス以外のアドレスを指定し
て、コマンドモード時にデータの書込が行なわれたとき
には、コマンドの取込みは行なわれない。
【００６８】内部書込／読出回路は、プリアンプおよび
ライトドライバを含み、メモリセルアレイの選択メモリ
セルと内部データの授受を行なう。コマンドモードが指
定されると、内部書込読出回路は、入出力バッファから
切離され、メモリセルアレイに対するデータの書込／読
出は行なわれない。このコマンドモード時において、行
および列選択動作が禁止されても良い。この構成におい
ては、コマンドモードエントリ信号ＣＭＥＲＹにより、
行および列選択動作を禁止する。ただし、アドレス信号
およびデータの取込みを行なう回路は動作可能とされ
る。これに代えて、データビットＤＱ０−ＤＱ７および
アドレス信号ビットＡ０−Ａ１９を単なるバッファ回路
を介して受けて、これらのコマンドモードエントリおよ
びコマンドモード設定をする場合には、これらのバッフ
ァ回路は、外部制御信号と非同期で動作するため、コマ
ンドモード時においては、行および列選択に関連する通
常アクセスを実行する回路をすべて、コマンドモードエ
ントリ信号ＣＭＥＲＹに従って動作停止状態（スタンバ
イ状態）に設定されても良い。
ライトドライバを含み、メモリセルアレイの選択メモリ
セルと内部データの授受を行なう。コマンドモードが指
定されると、内部書込読出回路は、入出力バッファから
切離され、メモリセルアレイに対するデータの書込／読
出は行なわれない。このコマンドモード時において、行
および列選択動作が禁止されても良い。この構成におい
ては、コマンドモードエントリ信号ＣＭＥＲＹにより、
行および列選択動作を禁止する。ただし、アドレス信号
およびデータの取込みを行なう回路は動作可能とされ
る。これに代えて、データビットＤＱ０−ＤＱ７および
アドレス信号ビットＡ０−Ａ１９を単なるバッファ回路
を介して受けて、これらのコマンドモードエントリおよ
びコマンドモード設定をする場合には、これらのバッフ
ァ回路は、外部制御信号と非同期で動作するため、コマ
ンドモード時においては、行および列選択に関連する通
常アクセスを実行する回路をすべて、コマンドモードエ
ントリ信号ＣＭＥＲＹに従って動作停止状態（スタンバ
イ状態）に設定されても良い。
【００６９】コマンドセット回路４９は、コマンドデコ
ーダ４８の出力信号に従って、コマンドモードを終了さ
せて通常動作モードに移行するイグジット指示信号ＥＸ
ＩＴ、内部回路への電源の供給を遮断するパワーダウン
指示信号ＰＷＤ、このパワーダウンモードを完了させる
ウェイクアップ指示信号ＷＫＵ、データ保持領域を指定
するデータ保持ブロック設定信号ＤＨＢＳ、データ保持
ブロック領域についての情報を読出すデータ保持領域読
出指示信号ＤＨＢＲ、および内部を初期状態にセットす
るソフトウェアリセット信号ＳＦＲＳＴを生成する。
ーダ４８の出力信号に従って、コマンドモードを終了さ
せて通常動作モードに移行するイグジット指示信号ＥＸ
ＩＴ、内部回路への電源の供給を遮断するパワーダウン
指示信号ＰＷＤ、このパワーダウンモードを完了させる
ウェイクアップ指示信号ＷＫＵ、データ保持領域を指定
するデータ保持ブロック設定信号ＤＨＢＳ、データ保持
ブロック領域についての情報を読出すデータ保持領域読
出指示信号ＤＨＢＲ、および内部を初期状態にセットす
るソフトウェアリセット信号ＳＦＲＳＴを生成する。
【００７０】これらのパワーダウンモード、ソフトウェ
アリセットモード、およびデータ保持領域指定は、この
半導体記憶装置のスタンバイ状態に関連する状態を指定
する。データ保持領域を特定することにより、長期にわ
たってスタンバイ状態に保持される場合、このデータ保
持領域のデータが保持される。ただし、パワーダウンモ
ードが設定された場合には、データの保持は行なわれな
い。
アリセットモード、およびデータ保持領域指定は、この
半導体記憶装置のスタンバイ状態に関連する状態を指定
する。データ保持領域を特定することにより、長期にわ
たってスタンバイ状態に保持される場合、このデータ保
持領域のデータが保持される。ただし、パワーダウンモ
ードが設定された場合には、データの保持は行なわれな
い。
【００７１】これらのコマンドセット回路４９から出力
される内部モード指定信号が、図１に示すモード設定信
号ＭＤに対応する。
される内部モード指定信号が、図１に示すモード設定信
号ＭＤに対応する。
【００７２】図９は、図８に示すモードデコード回路３
２の動作を示すタイミング図である。以下、図９に示す
タイミング図を参照して、図８に示すモードデコード回
路３２の動作について簡単に説明する。
２の動作を示すタイミング図である。以下、図９に示す
タイミング図を参照して、図８に示すモードデコード回
路３２の動作について簡単に説明する。
【００７３】図９においては、１つの動作モードを指定
するコマンドが、３バイトのデータＤ０−Ｄ２により構
成される場合が一例として示される。
するコマンドが、３バイトのデータＤ０−Ｄ２により構
成される場合が一例として示される。
【００７４】コマンドモード時においては、コマンドモ
ードエントリ信号ＣＭＥＲＹはＨレベルである。コマン
ドスタンドバイステージＳＴ４において、最終アドレス
ＦＦＦＦＦＨが指定されて、データ書込が行なわれる。
書込イネーブル信号ＷＥ♯が活性化されると、図８に示
すＮＡＮＤ回路４２の出力信号はＬレベルとなり、応じ
て、ＮＡＮＤ回路４２の出力信号がＨレベルとなる。コ
マンドモードエントリ信号ＣＭＥＲＹはＨレベルである
ため、ＡＮＤ回路４５からのパルス信号ＰＬＳがＨレベ
ルとなる。このパルス信号ＰＬＳに従ってシフトレジス
タ４７がシフト動作を行ない、バス切換回路４６から与
えられるデータビットＤＱ７−ＤＱ０を取込む。
ードエントリ信号ＣＭＥＲＹはＨレベルである。コマン
ドスタンドバイステージＳＴ４において、最終アドレス
ＦＦＦＦＦＨが指定されて、データ書込が行なわれる。
書込イネーブル信号ＷＥ♯が活性化されると、図８に示
すＮＡＮＤ回路４２の出力信号はＬレベルとなり、応じ
て、ＮＡＮＤ回路４２の出力信号がＨレベルとなる。コ
マンドモードエントリ信号ＣＭＥＲＹはＨレベルである
ため、ＡＮＤ回路４５からのパルス信号ＰＬＳがＨレベ
ルとなる。このパルス信号ＰＬＳに従ってシフトレジス
タ４７がシフト動作を行ない、バス切換回路４６から与
えられるデータビットＤＱ７−ＤＱ０を取込む。
【００７５】ここで、バス切換回路４６は、このコマン
ドモードエントリ信号ＣＭＥＲＹの活性化時、入出力バ
ッファ４０をシフトレジスタ４７に接続しており、内部
の書込／読出回路は、入出力バッファ４０と分離されて
いる。すなわち、このコマンドモードエントリ時におい
ては、メモリセルへのデータの書込／読出が行なわれな
い。これは、前述のように、単にコマンドモードエント
リ信号ＣＭＥＲＹに従って、図１に示す内部制御信号発
生回路１２の動作を停止させることにより容易に実現さ
れる。
ドモードエントリ信号ＣＭＥＲＹの活性化時、入出力バ
ッファ４０をシフトレジスタ４７に接続しており、内部
の書込／読出回路は、入出力バッファ４０と分離されて
いる。すなわち、このコマンドモードエントリ時におい
ては、メモリセルへのデータの書込／読出が行なわれな
い。これは、前述のように、単にコマンドモードエント
リ信号ＣＭＥＲＹに従って、図１に示す内部制御信号発
生回路１２の動作を停止させることにより容易に実現さ
れる。
【００７６】最終アドレスを指定して、所定回数データ
の書込が行なわれると、シフトレジスタ４７において、
データＤ０、Ｄ１およびＤ２が格納される。コマンドデ
コーダ４８は、シフトレジスタ４７の格納データを、常
時デコードしており、このデータＤ０−Ｄ２のデータパ
ターンに従って、コマンドデコーダ４８は、特定の動作
モードを指定するコマンドが与えられたと判定し、その
対応の内部モード指定信号をＨレベルに駆動する。
の書込が行なわれると、シフトレジスタ４７において、
データＤ０、Ｄ１およびＤ２が格納される。コマンドデ
コーダ４８は、シフトレジスタ４７の格納データを、常
時デコードしており、このデータＤ０−Ｄ２のデータパ
ターンに従って、コマンドデコーダ４８は、特定の動作
モードを指定するコマンドが与えられたと判定し、その
対応の内部モード指定信号をＨレベルに駆動する。
【００７７】コマンドセット回路４９は、パルス信号Ｐ
ＬＳが与えられ、かつ最終アドレスが特定されたことを
示すアドレスデコード信号ＦＡＤがＨレベルとなると、
コマンドデコーダ４８の出力信号に従って対応の内部モ
ード指定信号をＨレベルの活性状態へ駆動する。
ＬＳが与えられ、かつ最終アドレスが特定されたことを
示すアドレスデコード信号ＦＡＤがＨレベルとなると、
コマンドデコーダ４８の出力信号に従って対応の内部モ
ード指定信号をＨレベルの活性状態へ駆動する。
【００７８】データ読出が、このコマンドモード設定時
に指定された場合においても、パルス信号ＰＬＳが活性
化される。この場合には、シフトレジスタ４７がシフト
動作を行ない、バス切換回路４６を介して与えられるデ
ータを取込み転送する。したがって、この場合、データ
保持領域読出コマンド以外では、コマンドと全く異なる
データがシフトレジスタ４７に取込まれたことになり、
コマンドデコーダ４８の出力信号は、非活性状態を維持
する。
に指定された場合においても、パルス信号ＰＬＳが活性
化される。この場合には、シフトレジスタ４７がシフト
動作を行ない、バス切換回路４６を介して与えられるデ
ータを取込み転送する。したがって、この場合、データ
保持領域読出コマンド以外では、コマンドと全く異なる
データがシフトレジスタ４７に取込まれたことになり、
コマンドデコーダ４８の出力信号は、非活性状態を維持
する。
【００７９】データ読出モード時においてもパルス信号
ＰＬＳを発生するのは、データ保持ブロックリードモー
ドＤＨＢＲが指定された場合、読出モードを指定して出
力バッファ回路を介して、図示しないレジスタに格納さ
れたデータ保持ブロック特定信号を読出すためである。
シフトレジスタ４７のシフト動作により、コマンドデコ
ーダ４８にデータ保持領域読出コマンドが与えられ、デ
ータ保持領域読出指示信号ＤＨＢＲがＨレベルとなり、
これに応答して、データ保持領域特定データを格納する
レジスタの格納データが読出される。
ＰＬＳを発生するのは、データ保持ブロックリードモー
ドＤＨＢＲが指定された場合、読出モードを指定して出
力バッファ回路を介して、図示しないレジスタに格納さ
れたデータ保持ブロック特定信号を読出すためである。
シフトレジスタ４７のシフト動作により、コマンドデコ
ーダ４８にデータ保持領域読出コマンドが与えられ、デ
ータ保持領域読出指示信号ＤＨＢＲがＨレベルとなり、
これに応答して、データ保持領域特定データを格納する
レジスタの格納データが読出される。
【００８０】図１０は、図８に示すシフトレジスタ４
７、コマンドデコーダ４８およびコマンドセット回路４
９の具体的構成の一例を示す図である。図１０におい
て、シフトレジスタ４７は、それぞれが１バイトのレジ
スタ段を有するレジスタ回路４７ａ−４７ｃを含む。こ
れらのレジスタ回路４７ａ−４７ｃは、パルス信号ＰＬ
Ｓに従ってバイト単位でシフト動作を行なう。これによ
り、図８に示すバス切換回路４６からのデータビットＤ
Ｑ７−ＤＱ０が、パルス信号ＰＬＳに従ってレジスタ回
路４７ａ、４７ｂ、および４７ｃへ順次転送される。
７、コマンドデコーダ４８およびコマンドセット回路４
９の具体的構成の一例を示す図である。図１０におい
て、シフトレジスタ４７は、それぞれが１バイトのレジ
スタ段を有するレジスタ回路４７ａ−４７ｃを含む。こ
れらのレジスタ回路４７ａ−４７ｃは、パルス信号ＰＬ
Ｓに従ってバイト単位でシフト動作を行なう。これによ
り、図８に示すバス切換回路４６からのデータビットＤ
Ｑ７−ＤＱ０が、パルス信号ＰＬＳに従ってレジスタ回
路４７ａ、４７ｂ、および４７ｃへ順次転送される。
【００８１】コマンドデコーダ４８は、各動作モード指
定信号に対応して設けられるデコード回路４８ａを含
む。この図１０においては、デコード回路４８ａは、レ
ジスタ回路４７ａ−４７ｃのデータビットを受け、これ
らはそれぞれ特定の所定の組合せのときに、その出力信
号をＨレベルに設定する。指定される動作モードにおい
ては、このコマンドがバイトデータで構成される場合、
および２バイトデータで構成される場合があり、それぞ
れのコマンドの構成に応じて、このデコード回路が設け
られる。
定信号に対応して設けられるデコード回路４８ａを含
む。この図１０においては、デコード回路４８ａは、レ
ジスタ回路４７ａ−４７ｃのデータビットを受け、これ
らはそれぞれ特定の所定の組合せのときに、その出力信
号をＨレベルに設定する。指定される動作モードにおい
ては、このコマンドがバイトデータで構成される場合、
および２バイトデータで構成される場合があり、それぞ
れのコマンドの構成に応じて、このデコード回路が設け
られる。
【００８２】コマンドセット回路４９は、最終アドレス
の指定を示すデコード信号ＦＡＤとパルス信号ＰＬＳと
に従って、トリガ信号を生成するトリガ信号発生回路４
９ａと、このトリガ信号発生回路４９ａの出力信号に従
って、対応のコマンドデコード回路４８ａの出力信号を
取込みラッチするラッチ回路４９ｂを含む。トリガ信号
発生回路４９ａは、たとえば、ＡＮＤ回路で構成され、
デコード信号ＦＡＤおよびパルス信号ＰＬＳがＨレベル
のときにＨレベルの信号を出力する。
の指定を示すデコード信号ＦＡＤとパルス信号ＰＬＳと
に従って、トリガ信号を生成するトリガ信号発生回路４
９ａと、このトリガ信号発生回路４９ａの出力信号に従
って、対応のコマンドデコード回路４８ａの出力信号を
取込みラッチするラッチ回路４９ｂを含む。トリガ信号
発生回路４９ａは、たとえば、ＡＮＤ回路で構成され、
デコード信号ＦＡＤおよびパルス信号ＰＬＳがＨレベル
のときにＨレベルの信号を出力する。
【００８３】ラッチ回路４９ｂは、トリガ信号発生回路
４９ａの出力信号に従って導通状態となる転送ゲート５
０ａと、転送ゲート５０ａを介して与えられる対応のコ
マンドデコード信号を反転するインバータ５０ｂと、イ
ンバータ５０ｂの出力信号を反転してモード指定信号Ｍ
Ｄａを生成するインバータ５０ｂと、インバータ５０ｂ
の出力信号を反転してインバータ５０ｂの入力に伝達す
るインバータ５０ｃを含む。
４９ａの出力信号に従って導通状態となる転送ゲート５
０ａと、転送ゲート５０ａを介して与えられる対応のコ
マンドデコード信号を反転するインバータ５０ｂと、イ
ンバータ５０ｂの出力信号を反転してモード指定信号Ｍ
Ｄａを生成するインバータ５０ｂと、インバータ５０ｂ
の出力信号を反転してインバータ５０ｂの入力に伝達す
るインバータ５０ｃを含む。
【００８４】したがって、このラッチ回路４９ｂは、ト
リガ信号発生回路４９ａの出力信号がＨレベルとなる
と、スルー状態となり、対応のコマンドデコード回路４
８ａの出力信号を取込みラッチして、モード指定信号Ｍ
Ｄａを活性状態のＨレベルへ駆動する。したがって、こ
のラッチ回路４９ｂを、各モード指定信号ＥＸＩＴ、Ｐ
ＷＤ、ＷＫＵ、ＢＨＢＳ、ＤＨＢＲ、およびＳＦＲＳＴ
それぞれに対応して設けることにより、各モード指定信
号を設定することができる。
リガ信号発生回路４９ａの出力信号がＨレベルとなる
と、スルー状態となり、対応のコマンドデコード回路４
８ａの出力信号を取込みラッチして、モード指定信号Ｍ
Ｄａを活性状態のＨレベルへ駆動する。したがって、こ
のラッチ回路４９ｂを、各モード指定信号ＥＸＩＴ、Ｐ
ＷＤ、ＷＫＵ、ＢＨＢＳ、ＤＨＢＲ、およびＳＦＲＳＴ
それぞれに対応して設けることにより、各モード指定信
号を設定することができる。
【００８５】トリガ信号発生回路４９ａを、これらの複
数のモード指定信号に対し共通に設けても、同時に２つ
の動作モードが実行されることはなく、たとえばパワー
ダウンモードを完了するためには、イグジットコマンド
を与えてイグジットモード指定信号ＥＸＴを活性化する
必要があり、その場合は、パワーダウンモード指定信号
ＰＷＤが非活性化される。したがって、特に問題は生じ
ない。
数のモード指定信号に対し共通に設けても、同時に２つ
の動作モードが実行されることはなく、たとえばパワー
ダウンモードを完了するためには、イグジットコマンド
を与えてイグジットモード指定信号ＥＸＴを活性化する
必要があり、その場合は、パワーダウンモード指定信号
ＰＷＤが非活性化される。したがって、特に問題は生じ
ない。
【００８６】各コマンドに対応してフリップフロップが
配置され、対応のコマンドが与えられた時このフリップ
フロップがセットされても良い。例えば、フリップフロ
ップのリセットは、ウェイクアップコマンド、イグジッ
トコマンドまたはリセットコマンドの印加、または、コ
マンドモードの終了の指定により行なわれればよい。
配置され、対応のコマンドが与えられた時このフリップ
フロップがセットされても良い。例えば、フリップフロ
ップのリセットは、ウェイクアップコマンド、イグジッ
トコマンドまたはリセットコマンドの印加、または、コ
マンドモードの終了の指定により行なわれればよい。
【００８７】すなわち、この図１０に示すコマンドセッ
ト回路４９において、ラッチ回路４９ｂに代えて、セッ
ト／リセットフリップフロップが用いられてもよい。例
えば、イグジットコマンドが与えられたとき、またはソ
フトウェアリセットコマンドＳＦＲＳＴが与えられたと
きに、このコマンドセット回路４９がリセットされる。
各モードが指定する動作モードに応じて、適当なコマン
ドの印加時に、フリップフロップがリセットされれば良
い。
ト回路４９において、ラッチ回路４９ｂに代えて、セッ
ト／リセットフリップフロップが用いられてもよい。例
えば、イグジットコマンドが与えられたとき、またはソ
フトウェアリセットコマンドＳＦＲＳＴが与えられたと
きに、このコマンドセット回路４９がリセットされる。
各モードが指定する動作モードに応じて、適当なコマン
ドの印加時に、フリップフロップがリセットされれば良
い。
【００８８】図１１は、コマンドモード設定時の内部状
態の遷移を示す図である。図１１において、コマンドの
設定は、最終アドレスＦＦＦＦＦＨへのデータの書込の
指定により行なわれるため、図１１においては、コマン
ドを構成する示すデータのみを示す。コマンドスタン
（ド）バイ状態ＳＴ４において、最終アドレスを指定し
てデータＢ１Ｈを書込んだ場合、ソフトウェアパワーダ
ウンセットアップ状態ＳＴ５に状態が移行する。コマン
ドモード時であり、メモリセルアレイに対するデータの
書込は行なわれない（メモリアレイは、スタンバイ状態
に保持される）。
態の遷移を示す図である。図１１において、コマンドの
設定は、最終アドレスＦＦＦＦＦＨへのデータの書込の
指定により行なわれるため、図１１においては、コマン
ドを構成する示すデータのみを示す。コマンドスタン
（ド）バイ状態ＳＴ４において、最終アドレスを指定し
てデータＢ１Ｈを書込んだ場合、ソフトウェアパワーダ
ウンセットアップ状態ＳＴ５に状態が移行する。コマン
ドモード時であり、メモリセルアレイに対するデータの
書込は行なわれない（メモリアレイは、スタンバイ状態
に保持される）。
【００８９】次いで、再び最終アドレスを指定して、所
定のデータＤＯＨが書込まれると、ソフトウェアパワー
ダウン状態ＳＴ６に状態が移行する。このソフトウェア
パワーダウン状態ＳＴ６においては、コマンドセット回
路からのパワーダウン指定信号ＰＷＤが活性状態とな
り、内部回路への電源供給が遮断される。パワーダウン
が完了すると、この状態において、次のコマンドを待ち
受けるコマンドスタンバイ状態ＳＴ７に移行する。この
コマンドスタンバイ状態ＳＴ７は、パワーダウン状態で
あり、図１に示すモード制御回路２２（入力バッファ回
路を含む）を除く回路に対する電源供給が遮断される。
定のデータＤＯＨが書込まれると、ソフトウェアパワー
ダウン状態ＳＴ６に状態が移行する。このソフトウェア
パワーダウン状態ＳＴ６においては、コマンドセット回
路からのパワーダウン指定信号ＰＷＤが活性状態とな
り、内部回路への電源供給が遮断される。パワーダウン
が完了すると、この状態において、次のコマンドを待ち
受けるコマンドスタンバイ状態ＳＴ７に移行する。この
コマンドスタンバイ状態ＳＴ７は、パワーダウン状態で
あり、図１に示すモード制御回路２２（入力バッファ回
路を含む）を除く回路に対する電源供給が遮断される。
【００９０】このコマンドスタンバイ状態ＳＴ７におい
て最終アドレスを指定してデータＦＡＨを書込んだ場
合、ウェイクアップ状態ＳＴ８に状態が移行する。この
ウェイクアップ状態ＳＴ８においては、パワーダウンが
完了し、電源供給が遮断された内部回路に対する電源供
給が行なわれる。電源供給が回復した後、このウェイク
アップ状態ＳＴ８から、次のコマンドを待ち受けるコマ
ンドスタンバイ状態ＳＴ４に移行する。ウェイクアップ
動作完了後、ウェイクアップ状態ＳＴ８から通常のリー
ド／ライト状態ＳＴ０へ状態が移行しないのは、内部状
態を初期化する必要があり、このためのコマンドを実行
する必要があるためである。
て最終アドレスを指定してデータＦＡＨを書込んだ場
合、ウェイクアップ状態ＳＴ８に状態が移行する。この
ウェイクアップ状態ＳＴ８においては、パワーダウンが
完了し、電源供給が遮断された内部回路に対する電源供
給が行なわれる。電源供給が回復した後、このウェイク
アップ状態ＳＴ８から、次のコマンドを待ち受けるコマ
ンドスタンバイ状態ＳＴ４に移行する。ウェイクアップ
動作完了後、ウェイクアップ状態ＳＴ８から通常のリー
ド／ライト状態ＳＴ０へ状態が移行しないのは、内部状
態を初期化する必要があり、このためのコマンドを実行
する必要があるためである。
【００９１】コマンドスタンバイ状態ＳＴ４において、
最終アドレスを指定してデータＤ２Ｈを書込んだ場合、
ソフトウェアリセットセットアップ状態ＳＴ９に状態が
移行する。このソフトウェアリセットセットアップ状態
ＳＴ９において、再び、最終アドレスを指定して、デー
タＤＯＨを書込むと、ソフトウェアリセット状態ＳＴ１
０に状態が移行する。このソフトウェアリセット状態Ｓ
Ｔ１０においては、内部周辺回路が初期化される。この
ソフトウェアリセット状態ＳＴ１０において内部状態の
初期化が完了すると、再び、コマンドスタンバイ状態Ｓ
Ｔ４へ状態が移行する。このソフトウェアリセット状態
において、電源投入時と同様に、電源投入検出信号に従
って内部ノードが所定の電位レベルに初期化される。し
かしながら、この初期化時において、通常のＤＲＡＭに
おいて行なわれているように、所定回数ダミーサイクル
が実行されて内部回路を動作させて、内部状態を確実に
スタンバイ状態に設定する事が行なわれても良い。
最終アドレスを指定してデータＤ２Ｈを書込んだ場合、
ソフトウェアリセットセットアップ状態ＳＴ９に状態が
移行する。このソフトウェアリセットセットアップ状態
ＳＴ９において、再び、最終アドレスを指定して、デー
タＤＯＨを書込むと、ソフトウェアリセット状態ＳＴ１
０に状態が移行する。このソフトウェアリセット状態Ｓ
Ｔ１０においては、内部周辺回路が初期化される。この
ソフトウェアリセット状態ＳＴ１０において内部状態の
初期化が完了すると、再び、コマンドスタンバイ状態Ｓ
Ｔ４へ状態が移行する。このソフトウェアリセット状態
において、電源投入時と同様に、電源投入検出信号に従
って内部ノードが所定の電位レベルに初期化される。し
かしながら、この初期化時において、通常のＤＲＡＭに
おいて行なわれているように、所定回数ダミーサイクル
が実行されて内部回路を動作させて、内部状態を確実に
スタンバイ状態に設定する事が行なわれても良い。
【００９２】このコマンドスタンバイ状態ＳＴ４におい
て、最終アドレスを指定してデータＦＦＨを書込むと、
イグジット状態ＳＴ１１に状態が移行する。このイグジ
ット状態ＳＴ１１においては、先の図５（Ａ）に示すリ
セット信号ＲＳＴがリセットされ、コマンドモードエン
トリ信号ＣＭＥＲＹが非活性状態となり、コマンドモー
ドＣＭが完了し、通常リード／ライト状態ＳＴ０へ状態
が移行する。これにより、以降、通常のデータの書込／
読出が可能となる。このとき、また再び、コマンドモー
ドをセットアップすることもできる。
て、最終アドレスを指定してデータＦＦＨを書込むと、
イグジット状態ＳＴ１１に状態が移行する。このイグジ
ット状態ＳＴ１１においては、先の図５（Ａ）に示すリ
セット信号ＲＳＴがリセットされ、コマンドモードエン
トリ信号ＣＭＥＲＹが非活性状態となり、コマンドモー
ドＣＭが完了し、通常リード／ライト状態ＳＴ０へ状態
が移行する。これにより、以降、通常のデータの書込／
読出が可能となる。このとき、また再び、コマンドモー
ドをセットアップすることもできる。
【００９３】一方、コマンドスタンバイ状態ＳＴ７にお
いて、最終アドレスを指定して、データＦＦＨを書込ん
だ場合、再びイグジット状態ＳＴ１１に移行し、パワー
ダウン状態を完了させて、通常のリード／ライト状態Ｓ
Ｔ０へ状態が移行する。この場合、内部の初期化が行な
われていないため、新たにソフトウェアリセットを実行
することが必要である。
いて、最終アドレスを指定して、データＦＦＨを書込ん
だ場合、再びイグジット状態ＳＴ１１に移行し、パワー
ダウン状態を完了させて、通常のリード／ライト状態Ｓ
Ｔ０へ状態が移行する。この場合、内部の初期化が行な
われていないため、新たにソフトウェアリセットを実行
することが必要である。
【００９４】一方、コマンドスタンバイ状態ＳＴ４にお
いて、最終アドレスを指定してデータＤ３Ｈを書込む
と、ＤＨＢ選択セットアップ状態ＳＴ１２へ状態が移行
する。このＤＨＢ選択セットアップ状態ＳＴ１２におい
て、再び最終アドレスを指定して、データ保持ブロック
領域を指定するデータＤＨＢを指定することにより、Ｄ
ＨＢ選択セットアップ状態ＳＴ１３に状態が移行する。
いて、最終アドレスを指定してデータＤ３Ｈを書込む
と、ＤＨＢ選択セットアップ状態ＳＴ１２へ状態が移行
する。このＤＨＢ選択セットアップ状態ＳＴ１２におい
て、再び最終アドレスを指定して、データ保持ブロック
領域を指定するデータＤＨＢを指定することにより、Ｄ
ＨＢ選択セットアップ状態ＳＴ１３に状態が移行する。
【００９５】この状態ＳＴ１３において、再度、最終ア
ドレスを指定してデータＤＯＨを書込むと、データ保持
ブロックの領域がデータＤＨＢに従って設定され、ＤＨ
Ｂライト状態ＳＴ１４へ状態が移行する。この状態ＳＴ
１４において、データ保持領域を特定するデータの書込
が行なわれ、データ保持領域が指定される。
ドレスを指定してデータＤＯＨを書込むと、データ保持
ブロックの領域がデータＤＨＢに従って設定され、ＤＨ
Ｂライト状態ＳＴ１４へ状態が移行する。この状態ＳＴ
１４において、データ保持領域を特定するデータの書込
が行なわれ、データ保持領域が指定される。
【００９６】この状態ＳＴ１４によるデータ保持ブロッ
クの設定が完了すると、再び、コマンドスタンバイ状態
ＳＴ４へ状態が移行する。
クの設定が完了すると、再び、コマンドスタンバイ状態
ＳＴ４へ状態が移行する。
【００９７】一方、コマンドスタンバイ状態ＳＴ４にお
いて、最終アドレスを指定して、データ７ＤＨを書込む
と、ＤＨＢリードセットアップ状態ＳＴ１５へ状態が移
行する。このＤＨＢリードセットアップ状態ＳＴ１５に
より、データ保持ブロックの内容を読出す状態の設定が
行なわれる。この状態ＳＴ１５において、データ読出を
実行すると、ＤＨＢリード状態ＳＴ１６に移行し、各デ
ータ保持ブロック情報が呼出される。このＤＨＢリード
状態ＳＴ１６が完了すると、再び、コマンドスタンバイ
状態ＳＴ４へ状態が移行する。このＤＨＢリードを行な
うことにより、データ保持が指定されているメモリブロ
ックを確認することができる。
いて、最終アドレスを指定して、データ７ＤＨを書込む
と、ＤＨＢリードセットアップ状態ＳＴ１５へ状態が移
行する。このＤＨＢリードセットアップ状態ＳＴ１５に
より、データ保持ブロックの内容を読出す状態の設定が
行なわれる。この状態ＳＴ１５において、データ読出を
実行すると、ＤＨＢリード状態ＳＴ１６に移行し、各デ
ータ保持ブロック情報が呼出される。このＤＨＢリード
状態ＳＴ１６が完了すると、再び、コマンドスタンバイ
状態ＳＴ４へ状態が移行する。このＤＨＢリードを行な
うことにより、データ保持が指定されているメモリブロ
ックを確認することができる。
【００９８】これらのセットアップ状態において、各内
部状態設定に要求される最終アドレスへのデータＤＯＨ
の書込または最終アドレスのデータ読出を指定するアク
セスと異なるアクセスを行なった場合、再びコマンドス
タンバイ状態ＳＴ４へ状態が移行する。
部状態設定に要求される最終アドレスへのデータＤＯＨ
の書込または最終アドレスのデータ読出を指定するアク
セスと異なるアクセスを行なった場合、再びコマンドス
タンバイ状態ＳＴ４へ状態が移行する。
【００９９】コマンドスタンバイ状態ＳＴ４において、
外部から最終アドレスを指定してデータ端子を介してコ
マンドの書込を行なうことにより、容易にセットアップ
状態から内部コマンド実行状態へ移行することができ
る。これにより、この半導体記憶装置の各種動作モー
ド、特に初期化に関連する動作モードを通常のＳＲＡＭ
に対するピンの互換性を保持しつつ設定することができ
る。特に、このコマンドの設定に、下位バイトデータＤ
Ｑ０−ＤＱ７を利用しており、下位バイトデータＤＱ０
−ＤＱ７に代えて上位バイトデータＤＱ８−ＤＱ１５を
使用することができ、内部構成に応じて、上位バイトデ
ータによるコマンドの設定および下位バイトデータによ
るコマンドの設定いずれをも容易に実現することができ
る。
外部から最終アドレスを指定してデータ端子を介してコ
マンドの書込を行なうことにより、容易にセットアップ
状態から内部コマンド実行状態へ移行することができ
る。これにより、この半導体記憶装置の各種動作モー
ド、特に初期化に関連する動作モードを通常のＳＲＡＭ
に対するピンの互換性を保持しつつ設定することができ
る。特に、このコマンドの設定に、下位バイトデータＤ
Ｑ０−ＤＱ７を利用しており、下位バイトデータＤＱ０
−ＤＱ７に代えて上位バイトデータＤＱ８−ＤＱ１５を
使用することができ、内部構成に応じて、上位バイトデ
ータによるコマンドの設定および下位バイトデータによ
るコマンドの設定いずれをも容易に実現することができ
る。
【０１００】図１２は、この図１１に示す状態遷移図に
おけるパワーダウンを完了させるウェイクアップシーケ
ンスを示すフロー図である。以下、このウェイクアップ
シーケンスについて簡単に説明する。
おけるパワーダウンを完了させるウェイクアップシーケ
ンスを示すフロー図である。以下、このウェイクアップ
シーケンスについて簡単に説明する。
【０１０１】今、図１１に示すようにコマンドスタンバ
イ状態ＳＴ７においては、半導体記憶装置１は、ソフト
ウェアパワーダウン状態にある（ステップＳＴＰ０）。
この状態において、図１１に示す状態ＳＴ５およびＳＴ
６を遷移して、ウェイクアップコマンドを実行する（ス
テップＳＴＰ１）。このウェイクアップコマンドの実行
により、内部でのパワーダウン状態の回路がパワーアッ
プされる（電源電圧が供給される）。単に電源供給が行
なわれただけであり、内部状態は不定である。したがっ
て、内部初期化のために、図１１に示す状態ＳＴ９およ
びＳＴ１０を遷移して、ソフトウェアリセットコマンド
を実行する（ステップＳＴＰ２）。このソフトウェアリ
セットコマンドの実行により、内部状態が所定の状態に
初期化される。
イ状態ＳＴ７においては、半導体記憶装置１は、ソフト
ウェアパワーダウン状態にある（ステップＳＴＰ０）。
この状態において、図１１に示す状態ＳＴ５およびＳＴ
６を遷移して、ウェイクアップコマンドを実行する（ス
テップＳＴＰ１）。このウェイクアップコマンドの実行
により、内部でのパワーダウン状態の回路がパワーアッ
プされる（電源電圧が供給される）。単に電源供給が行
なわれただけであり、内部状態は不定である。したがっ
て、内部初期化のために、図１１に示す状態ＳＴ９およ
びＳＴ１０を遷移して、ソフトウェアリセットコマンド
を実行する（ステップＳＴＰ２）。このソフトウェアリ
セットコマンドの実行により、内部状態が所定の状態に
初期化される。
【０１０２】内部状態の初期化の後、図１１に示す状態
ＳＴ１１へ移行し、イグジットコマンドを実行する（ス
テップＳＴＰ３）。このイグジットコマンドの実行によ
り、コマンドモードが完了し、図７に示す通常書込／読
出状態ＳＴ０に復帰する。したがって、次の動作を行な
うステップＳＴＰ４においては、通常のリード／ライト
のデータアクセスが行なわれてもよく、また、再びコマ
ンドモードを設定するために最終アドレスへの連続リー
ド動作が行なわれてもよい。
ＳＴ１１へ移行し、イグジットコマンドを実行する（ス
テップＳＴＰ３）。このイグジットコマンドの実行によ
り、コマンドモードが完了し、図７に示す通常書込／読
出状態ＳＴ０に復帰する。したがって、次の動作を行な
うステップＳＴＰ４においては、通常のリード／ライト
のデータアクセスが行なわれてもよく、また、再びコマ
ンドモードを設定するために最終アドレスへの連続リー
ド動作が行なわれてもよい。
【０１０３】一方、ソフトウェアパワーダウン状態ＳＴ
７において、イグジットコマンドを実行した場合（ステ
ップＳＴＰ５）、この場合でも、コマンドモードが完了
し、パワーダウン状態の内部回路に対し、電源電圧が供
給される。イグジットコマンドを実行した場合、単に、
コマンドモードが完了し、パワーダウン状態が解除され
て、図７に示す通常書込／読出状態ＳＴ０に移行するだ
けであり、この半導体記憶装置の内部状態は不定であ
る。したがって、再び最終アドレスに対する連続リード
動作を所定回数（４回）実行し、コマンドモードを設定
する（ステップＳＴＰ６）。コマンドモードに入った
後、再び、ステップＳＴＰ２へ入り、ソフトウェアリセ
ットコマンドを実行し、以降のステップＳＴＰ３および
ＳＴＰ４を実行する。
７において、イグジットコマンドを実行した場合（ステ
ップＳＴＰ５）、この場合でも、コマンドモードが完了
し、パワーダウン状態の内部回路に対し、電源電圧が供
給される。イグジットコマンドを実行した場合、単に、
コマンドモードが完了し、パワーダウン状態が解除され
て、図７に示す通常書込／読出状態ＳＴ０に移行するだ
けであり、この半導体記憶装置の内部状態は不定であ
る。したがって、再び最終アドレスに対する連続リード
動作を所定回数（４回）実行し、コマンドモードを設定
する（ステップＳＴＰ６）。コマンドモードに入った
後、再び、ステップＳＴＰ２へ入り、ソフトウェアリセ
ットコマンドを実行し、以降のステップＳＴＰ３および
ＳＴＰ４を実行する。
【０１０４】したがって、このパワーダウン状態からパ
ワーアップ状態への移行時においても、単にコマンドの
実行だけであり、外部から特定のピン端子を介して内部
状態をハードウェア的に設定することは要求されず、ま
た、特別な信号のタイミング関係は必要とされず、通常
の動作時に用いられる端子群を利用して、通常動作時と
同じ信号の論理レベルの状態設定で、この初期化のため
の動作を行なうことができる。
ワーアップ状態への移行時においても、単にコマンドの
実行だけであり、外部から特定のピン端子を介して内部
状態をハードウェア的に設定することは要求されず、ま
た、特別な信号のタイミング関係は必要とされず、通常
の動作時に用いられる端子群を利用して、通常動作時と
同じ信号の論理レベルの状態設定で、この初期化のため
の動作を行なうことができる。
【０１０５】図１３は、電源投入時の動作シーケンスを
示すフロー図である。電源投入が行なわれると（ステッ
プＳＴＰ１０）、電源電圧ＶＣＣが所定値以上に到達し
たか否かが判断される（ステップＳＴＰ１１）。この電
源電圧ＶＣＣが所定値に到達したか否かは、たとえば、
内部の電源投入検出回路（ＰＯＲ検出回路）の出力する
電源投入検出信号ＰＯＲにより検出される。
示すフロー図である。電源投入が行なわれると（ステッ
プＳＴＰ１０）、電源電圧ＶＣＣが所定値以上に到達し
たか否かが判断される（ステップＳＴＰ１１）。この電
源電圧ＶＣＣが所定値に到達したか否かは、たとえば、
内部の電源投入検出回路（ＰＯＲ検出回路）の出力する
電源投入検出信号ＰＯＲにより検出される。
【０１０６】ステップＳＴＰ１１において、電源電圧Ｖ
ＣＣが所定値以上に到達したと判断されると、次いで、
内部状態が安定化するまで、たとえば５００μｓの所定
時間経過するまで待機する（ステップＳＴＰ１２）。こ
の所定時間が経過すると、コマンドモードエントリ動作
を実行し、コマンドモードに入る（ステップＳＴＰ１
３）。このコマンドモードエントリにより、図１１に示
すコマンドスタンバイ状態ＳＴ４に、図４に示すモード
デコード回路３２が入る。コマンドモードに入ると、ソ
フトウェアリセットコマンドが実行される（ステップＳ
ＴＰ１４）。このソフトウェアリセットコマンドの実行
により、内部状態が初期化される。このソフトウェアリ
セットコマンドの実行により、電源投入検出信号ＰＯＲ
を受けない周辺回路においても、その内部状態を確実に
初期化する。
ＣＣが所定値以上に到達したと判断されると、次いで、
内部状態が安定化するまで、たとえば５００μｓの所定
時間経過するまで待機する（ステップＳＴＰ１２）。こ
の所定時間が経過すると、コマンドモードエントリ動作
を実行し、コマンドモードに入る（ステップＳＴＰ１
３）。このコマンドモードエントリにより、図１１に示
すコマンドスタンバイ状態ＳＴ４に、図４に示すモード
デコード回路３２が入る。コマンドモードに入ると、ソ
フトウェアリセットコマンドが実行される（ステップＳ
ＴＰ１４）。このソフトウェアリセットコマンドの実行
により、内部状態が初期化される。このソフトウェアリ
セットコマンドの実行により、電源投入検出信号ＰＯＲ
を受けない周辺回路においても、その内部状態を確実に
初期化する。
【０１０７】次いで、イグジットコマンドを実行し（ス
テップＳＴＰ１５）、コマンドモードから通常モードに
移行し、次の動作を実行する（ステップＳＴＰ１６）。
このステップＳＴＰ１６により、電源投入後のノーマル
モードの設定が完了する。
テップＳＴＰ１５）、コマンドモードから通常モードに
移行し、次の動作を実行する（ステップＳＴＰ１６）。
このステップＳＴＰ１６により、電源投入後のノーマル
モードの設定が完了する。
【０１０８】したがって、電源投入後の内部状態の初期
化においても、通常の信号を用いて内部を確実に初期状
態に設定することができる。これは、電源遮断後の電源
復帰時においても同様である。
化においても、通常の信号を用いて内部を確実に初期状
態に設定することができる。これは、電源遮断後の電源
復帰時においても同様である。
【０１０９】図１４は、図１に示す状態制御回路２２の
パワーダウンに関連する部分の構成を概略的に示す図で
ある。図１４において、状態制御回路２２は、モード制
御回路からのウェイクアップ指示信号ＷＫＵとモード制
御回路２０からのイグジット指示信号ＥＸＩＴを受ける
ＯＲ回路６０ａと、モード制御回路２０からのパワーダ
ウン指示信号ＰＷＤの活性化時セットされかつＯＲ回路
６０ａの出力信号がＨレベルのときにリセットされるセ
ット／リセットフリップフロップ６０ｂと、このセット
／リセットフリップフロップ６０ｂの出力Ｑからの信号
に従って電源ノードを、メモリ回路５０の電源線５２に
結合する電源トランジスタ６０ｃを含む。この電源トラ
ンジスタ６０ｃは、たとえばＰチャネルＭＯＳトランジ
スタで構成され、セット／リセットフリップフロップ６
０ｂがセット状態となると非導通状態となり、メモリ回
路電源線５２を電源ノードから分離する。このメモリ回
路電源線は、メモリ回路５０内の周辺回路とメモリセル
アレイとに対して別々に設けられる電源線、すなわち、
周辺電源線とアレイ電源線とを含む。
パワーダウンに関連する部分の構成を概略的に示す図で
ある。図１４において、状態制御回路２２は、モード制
御回路からのウェイクアップ指示信号ＷＫＵとモード制
御回路２０からのイグジット指示信号ＥＸＩＴを受ける
ＯＲ回路６０ａと、モード制御回路２０からのパワーダ
ウン指示信号ＰＷＤの活性化時セットされかつＯＲ回路
６０ａの出力信号がＨレベルのときにリセットされるセ
ット／リセットフリップフロップ６０ｂと、このセット
／リセットフリップフロップ６０ｂの出力Ｑからの信号
に従って電源ノードを、メモリ回路５０の電源線５２に
結合する電源トランジスタ６０ｃを含む。この電源トラ
ンジスタ６０ｃは、たとえばＰチャネルＭＯＳトランジ
スタで構成され、セット／リセットフリップフロップ６
０ｂがセット状態となると非導通状態となり、メモリ回
路電源線５２を電源ノードから分離する。このメモリ回
路電源線は、メモリ回路５０内の周辺回路とメモリセル
アレイとに対して別々に設けられる電源線、すなわち、
周辺電源線とアレイ電源線とを含む。
【０１１０】モード制御回路２０に対しては、常時、電
源電圧ＶＣＣが供給される。また、図示しない入出力回
路（コマンドモード指定のために使用される入出力回
路）に対しても、パワーダウンモード時においても電源
電圧ＶＣＣが供給される。
源電圧ＶＣＣが供給される。また、図示しない入出力回
路（コマンドモード指定のために使用される入出力回
路）に対しても、パワーダウンモード時においても電源
電圧ＶＣＣが供給される。
【０１１１】この図１４に示す状態制御回路２２の構成
において、パワーダウンモードに入ると、パワーダウン
指示信号ＰＷＤがＨレベルとなり、セット／リセットフ
リップフロップ６０ｂがセットされて、その出力Ｑから
の信号がＨレベルとなる。応じて、電源トランジスタ６
０ｃが非導通状態となり、メモリ回路５０に対する電源
線５２への電源電圧ＶＣＣの供給が遮断される。メモリ
回路５０は、図１に示すメモリセルアレイ２およびその
周辺回路を含む。
において、パワーダウンモードに入ると、パワーダウン
指示信号ＰＷＤがＨレベルとなり、セット／リセットフ
リップフロップ６０ｂがセットされて、その出力Ｑから
の信号がＨレベルとなる。応じて、電源トランジスタ６
０ｃが非導通状態となり、メモリ回路５０に対する電源
線５２への電源電圧ＶＣＣの供給が遮断される。メモリ
回路５０は、図１に示すメモリセルアレイ２およびその
周辺回路を含む。
【０１１２】モード制御回路２０に対しデータの書込／
読出を示す信号が与えられたときに、入力バッファの動
作が内部制御信号発生回路１２により制御される場合に
は、この内部制御信号発生回路１２の、入出力バッファ
回路制御部に対しても電源電圧が供給される。メモリセ
ルアレイの行および列選択に関連する部分は、メモリ回
路５０に含まれ、電源電圧の供給が遮断される。
読出を示す信号が与えられたときに、入力バッファの動
作が内部制御信号発生回路１２により制御される場合に
は、この内部制御信号発生回路１２の、入出力バッファ
回路制御部に対しても電源電圧が供給される。メモリセ
ルアレイの行および列選択に関連する部分は、メモリ回
路５０に含まれ、電源電圧の供給が遮断される。
【０１１３】ウェイクアップコマンドが与えられると、
ウェイクアップ指示信号ＷＫＵがＨレベルとなり、ＯＲ
回路６０ａの出力信号がＨレベルとなり、セット／リセ
ットフリップフロップ６０ｂがリセットされ、その出力
Ｑからの信号がＬレベルとなり、電源トランジスタ６０
ｃが導通し、メモリ回路５０に対し、電源電圧Ｖｃｃが
供給される。
ウェイクアップ指示信号ＷＫＵがＨレベルとなり、ＯＲ
回路６０ａの出力信号がＨレベルとなり、セット／リセ
ットフリップフロップ６０ｂがリセットされ、その出力
Ｑからの信号がＬレベルとなり、電源トランジスタ６０
ｃが導通し、メモリ回路５０に対し、電源電圧Ｖｃｃが
供給される。
【０１１４】イクジットコマンドが与えられると、イク
ジット指示信号ＥＸＩＴがＨレベルとなり、ＯＲ回路６
０ａの出力信号がＨレベルとなり、同様、セット／リセ
ットフリップフロップ６０ｂがリセットされる。応じ
て、電源トランジスタ６０ｃの導通により、メモリ電源
線５２が電源端子に結合されて電源電圧ＶＣＣを受け
る。このメモリ電源線５２の電圧の安定化および内部回
路の状態の安定化までに、所定の時間が必要とされる。
ジット指示信号ＥＸＩＴがＨレベルとなり、ＯＲ回路６
０ａの出力信号がＨレベルとなり、同様、セット／リセ
ットフリップフロップ６０ｂがリセットされる。応じ
て、電源トランジスタ６０ｃの導通により、メモリ電源
線５２が電源端子に結合されて電源電圧ＶＣＣを受け
る。このメモリ電源線５２の電圧の安定化および内部回
路の状態の安定化までに、所定の時間が必要とされる。
【０１１５】図１５は、図１に示す状態制御回路２２の
ソフトウェアリセットに関連する部分の構成を概略的に
示す図である。図１５において、状態制御回路２２は、
電源電圧ＶＣＣが所定の電圧レベルに到達したか否かを
検出する電源投入検出回路６２ａと、電源投入検出回路
６２ａからの電源投入検出信号ＰＯＲとソフトウェアリ
セット信号ＳＦＲＳＴとを受けてリセット信号ＲＳＴＴ
を生成するゲート回路６２ｂを含む。このゲート回路６
２ｂは、電源投入検出信号ＰＯＲがＬレベルであるかま
たはソフトウェアリセット信号ＳＦＲＳＴがＨレベルと
なると、リセット信号ＲＳＴＴをＨレベルに駆動する。
ソフトウェアリセットに関連する部分の構成を概略的に
示す図である。図１５において、状態制御回路２２は、
電源電圧ＶＣＣが所定の電圧レベルに到達したか否かを
検出する電源投入検出回路６２ａと、電源投入検出回路
６２ａからの電源投入検出信号ＰＯＲとソフトウェアリ
セット信号ＳＦＲＳＴとを受けてリセット信号ＲＳＴＴ
を生成するゲート回路６２ｂを含む。このゲート回路６
２ｂは、電源投入検出信号ＰＯＲがＬレベルであるかま
たはソフトウェアリセット信号ＳＦＲＳＴがＨレベルと
なると、リセット信号ＲＳＴＴをＨレベルに駆動する。
【０１１６】メモリ回路５０において、所定の内部ノー
ド５３に対しリセットトランジスタ５４が設けられてお
り、このリセット信号ＲＳＴＴに従って所定の内部ノー
ド５３が接地電圧レベルに設定される。したがって、初
期設定時において、この内部ノード５３が電源電圧ＶＣ
Ｃレベルにリセットされる場合には、リセット用トラン
ジスタとしてＰチャネルＭＯＳトランジスタが用いられ
て、導通時その所定の内部ノード５３が、電源ノードに
結合される。
ド５３に対しリセットトランジスタ５４が設けられてお
り、このリセット信号ＲＳＴＴに従って所定の内部ノー
ド５３が接地電圧レベルに設定される。したがって、初
期設定時において、この内部ノード５３が電源電圧ＶＣ
Ｃレベルにリセットされる場合には、リセット用トラン
ジスタとしてＰチャネルＭＯＳトランジスタが用いられ
て、導通時その所定の内部ノード５３が、電源ノードに
結合される。
【０１１７】なお、このソフトウェアリセット信号ＳＦ
ＲＳＴに従って、内部でアレイ活性化信号が所定回数発
生されて、行選択動作を実行するダミーサイクルが所定
回数実行されて、内部状態が初期化されても良い。
ＲＳＴに従って、内部でアレイ活性化信号が所定回数発
生されて、行選択動作を実行するダミーサイクルが所定
回数実行されて、内部状態が初期化されても良い。
【０１１８】図１６は、図１５に示す状態制御回路２２
の動作を示す信号波形図である。以下、図１６に示す信
号波形図を参照して、図１５に示す状態制御回路２２の
動作について簡単に説明する。電源投入後または電源遮
断後の復帰時において、電源電圧ＶＣＣが供給されて、
その電圧レベルが上昇する。電源電圧ＶＣＣが所定の電
圧レベルに到達すると、電源投入検出回路６２ａからの
電源投入検出信号ＰＯＲが所定期間Ｌレベルとなり、応
じてゲート回路６２ｂからのリセット信号ＲＳＴＴがＨ
レベルとなる。これにより、電源投入時または電源遮断
後の復帰時において内部ノード５３が所定の電圧レベル
にリセットされる。
の動作を示す信号波形図である。以下、図１６に示す信
号波形図を参照して、図１５に示す状態制御回路２２の
動作について簡単に説明する。電源投入後または電源遮
断後の復帰時において、電源電圧ＶＣＣが供給されて、
その電圧レベルが上昇する。電源電圧ＶＣＣが所定の電
圧レベルに到達すると、電源投入検出回路６２ａからの
電源投入検出信号ＰＯＲが所定期間Ｌレベルとなり、応
じてゲート回路６２ｂからのリセット信号ＲＳＴＴがＨ
レベルとなる。これにより、電源投入時または電源遮断
後の復帰時において内部ノード５３が所定の電圧レベル
にリセットされる。
【０１１９】内部ノードの電圧レベルが安定化すると、
次いでソフトウェアリセット信号ＳＦＲＳＴをソフトウ
ェアリセットコマンドに従って活性状態に駆動する。こ
の場合にも、ゲート回路６２ｂにより、リセット信号Ｒ
ＳＴＴがＨレベルとなり、メモリ回路５０において所定
の内部ノード５３が、接地電圧レベルに初期設定され
る。
次いでソフトウェアリセット信号ＳＦＲＳＴをソフトウ
ェアリセットコマンドに従って活性状態に駆動する。こ
の場合にも、ゲート回路６２ｂにより、リセット信号Ｒ
ＳＴＴがＨレベルとなり、メモリ回路５０において所定
の内部ノード５３が、接地電圧レベルに初期設定され
る。
【０１２０】このソフトウェアリセットコマンド（リセ
ット指示信号）ＳＦＲＳＴを利用することにより、パワ
ーダウンモード時において、内部での電源供給が遮断さ
れており、外部からは電源電圧が供給されている場合に
おいても、電源投入検出信号ＰＯＲに代えて、内部ノー
ドをリセットすることができる。また、内部ノードの電
圧レベルが安定化した後に、ソフトウェアリセットを行
なうことにより、確実に、内部ノードを所定電圧レベル
に初期化することができる。これにより、スタンバイ状
態時において内部ノードの初期化およびスタンバイ状態
完了後の初期化を確実に行なうことができる。
ット指示信号）ＳＦＲＳＴを利用することにより、パワ
ーダウンモード時において、内部での電源供給が遮断さ
れており、外部からは電源電圧が供給されている場合に
おいても、電源投入検出信号ＰＯＲに代えて、内部ノー
ドをリセットすることができる。また、内部ノードの電
圧レベルが安定化した後に、ソフトウェアリセットを行
なうことにより、確実に、内部ノードを所定電圧レベル
に初期化することができる。これにより、スタンバイ状
態時において内部ノードの初期化およびスタンバイ状態
完了後の初期化を確実に行なうことができる。
【０１２１】長期にわたってこの半導体記憶装置がスタ
ンバイ状態に保持される場合、この半導体記憶装置は、
データ保持モードに設定され、内部で所定間隔でセルフ
リフレッシュモードに従って記憶データのリフレッシュ
を実行する。このリフレッシュ時において、データ保持
領域を特定することにより、必要な領域に対してのみリ
フレッシュを行ない、リフレッシュ回数を低減し、この
データ保持モード時における消費電流を低減する。
ンバイ状態に保持される場合、この半導体記憶装置は、
データ保持モードに設定され、内部で所定間隔でセルフ
リフレッシュモードに従って記憶データのリフレッシュ
を実行する。このリフレッシュ時において、データ保持
領域を特定することにより、必要な領域に対してのみリ
フレッシュを行ない、リフレッシュ回数を低減し、この
データ保持モード時における消費電流を低減する。
【０１２２】図１７は、メモリセルアレイとデータ保持
ブロック特定データとの対応関係を概略的に示す図であ
る。図１７において、メモリセルアレイ２は、８個のメ
モリアレイブロックＭＡＢ０−ＭＡＢ７に分割される。
これらのメモリブロックＭＡＢ０−ＭＡＢ７が、それぞ
れ、データ保持ブロック特定ビットＤＨＢ０−ＤＨＢ７
により指定される。このデータ保持ブロック特定ビット
ＤＨＢ０−ＤＨＢ７が、データ保持用レジスタ７０に、
ＤＨＢ選択モード印加時、外部データＤＱ０−ＤＱ７に
従って設定される。
ブロック特定データとの対応関係を概略的に示す図であ
る。図１７において、メモリセルアレイ２は、８個のメ
モリアレイブロックＭＡＢ０−ＭＡＢ７に分割される。
これらのメモリブロックＭＡＢ０−ＭＡＢ７が、それぞ
れ、データ保持ブロック特定ビットＤＨＢ０−ＤＨＢ７
により指定される。このデータ保持ブロック特定ビット
ＤＨＢ０−ＤＨＢ７が、データ保持用レジスタ７０に、
ＤＨＢ選択モード印加時、外部データＤＱ０−ＤＱ７に
従って設定される。
【０１２３】ＤＨＢリード時においては、このデータ保
持用レジスタ７０に格納されたデジタル保持ブロック特
定ビットＤＨＢ０−ＤＨＢ７が外部に読出される。すな
わち、ＤＨＢ選択コマンドが与えられ、図８に示すコマ
ンドセット回路４９からのＤＨＢ選択信号ＤＨＢＳがＨ
レベルとなると、シフトレジスタ４７に格納されたデー
タ保持ブロック特定ビットＤＱ０−ＤＱ７が、データ保
持用レジスタ７０に格納される。ＤＨＢリードコマンド
が与えられ、図８に示すコマンドセット回路４９からの
ＤＨＢリード信号ＤＨＢＲがＨレベルの活性状態となる
と、データ保持用レジスタ７０に格納されたデータが読
出されて、図１に示すデータバス切換回路を介して出力
バッファへ与えられて外部へ読出される。
持用レジスタ７０に格納されたデジタル保持ブロック特
定ビットＤＨＢ０−ＤＨＢ７が外部に読出される。すな
わち、ＤＨＢ選択コマンドが与えられ、図８に示すコマ
ンドセット回路４９からのＤＨＢ選択信号ＤＨＢＳがＨ
レベルとなると、シフトレジスタ４７に格納されたデー
タ保持ブロック特定ビットＤＱ０−ＤＱ７が、データ保
持用レジスタ７０に格納される。ＤＨＢリードコマンド
が与えられ、図８に示すコマンドセット回路４９からの
ＤＨＢリード信号ＤＨＢＲがＨレベルの活性状態となる
と、データ保持用レジスタ７０に格納されたデータが読
出されて、図１に示すデータバス切換回路を介して出力
バッファへ与えられて外部へ読出される。
【０１２４】このデータ保持用レジスタ７０は、各デー
タ保持特定ビットそれぞれに対して設けられるラッチ回
路で構成されてもよく、また、各データ保持ブロック特
定ビットに対応して配置されるセット／リセットフリッ
プフロップで構成されてもよい。
タ保持特定ビットそれぞれに対して設けられるラッチ回
路で構成されてもよく、また、各データ保持ブロック特
定ビットに対応して配置されるセット／リセットフリッ
プフロップで構成されてもよい。
【０１２５】データ保持用レジスタ７０の格納データ
が、図１に示す内部制御信号発生回路１２に含まれるリ
フレッシュ制御回路へ与えられ、そのリフレッシュ領域
が設定される。
が、図１に示す内部制御信号発生回路１２に含まれるリ
フレッシュ制御回路へ与えられ、そのリフレッシュ領域
が設定される。
【０１２６】リフレッシュを行なってデータを保持する
領域を特定する場合、データ保持領域の設定の態様（仕
様）により、このリフレッシュアドレス領域の特定の方
法が異なる。以下では、メモリブロックＭＡＢ０−ＭＡ
Ｂ７個々に、データ保持を行なうか否かの設定をできる
手法の一例について説明する。
領域を特定する場合、データ保持領域の設定の態様（仕
様）により、このリフレッシュアドレス領域の特定の方
法が異なる。以下では、メモリブロックＭＡＢ０−ＭＡ
Ｂ７個々に、データ保持を行なうか否かの設定をできる
手法の一例について説明する。
【０１２７】図１８は、図１に示す内部制御信号発生回
路１２に含まれるリフレッシュ制御部の構成を概略的に
示す図である。図１８において、リフレッシュ制御部
は、所定の間隔で、リフレッシュ活性化信号ＲＲＡＳを
生成するリフレッシュ制御回路７２と、このリフレッシ
ュ制御回路７２の制御の下に、そのカウント値が順次更
新されるリフレッシュアドレスカウンタ７４と、データ
保持領域データ（データ保持ブロック特定ビット）ＤＨ
Ｂ０−ＤＨＢ７とリフレッシュアドレスカウンタ７４か
らのカウントアップ信号ＣＵＰとに従って、リフレッシ
ュブロックを特定するリフレッシュブロックアドレスを
発生するリフレッシュブロックアドレス発生回路７６
と、リフレッシュアドレスカウンタ７４の出力ビットと
リフレッシュブロックアドレス発生回路７６の出力ビッ
トとに従って、リフレッシュアドレスＲＥＦＡＤを生成
するリフレッシュアドレス発生回路７８を含む。
路１２に含まれるリフレッシュ制御部の構成を概略的に
示す図である。図１８において、リフレッシュ制御部
は、所定の間隔で、リフレッシュ活性化信号ＲＲＡＳを
生成するリフレッシュ制御回路７２と、このリフレッシ
ュ制御回路７２の制御の下に、そのカウント値が順次更
新されるリフレッシュアドレスカウンタ７４と、データ
保持領域データ（データ保持ブロック特定ビット）ＤＨ
Ｂ０−ＤＨＢ７とリフレッシュアドレスカウンタ７４か
らのカウントアップ信号ＣＵＰとに従って、リフレッシ
ュブロックを特定するリフレッシュブロックアドレスを
発生するリフレッシュブロックアドレス発生回路７６
と、リフレッシュアドレスカウンタ７４の出力ビットと
リフレッシュブロックアドレス発生回路７６の出力ビッ
トとに従って、リフレッシュアドレスＲＥＦＡＤを生成
するリフレッシュアドレス発生回路７８を含む。
【０１２８】リフレッシュ制御回路７２からのリフレッ
シュ活性化信号ＲＲＡＳは、行デコーダ、センスアン
プ、行アドレスバッファなどの行選択動作に関連する行
系回路へ与えられる。リフレッシュアドレスカウンタ７
４は、メモリブロック内のワード線を特定するブロック
内アドレス、すなわちリフレッシュワード線アドレスを
生成する。
シュ活性化信号ＲＲＡＳは、行デコーダ、センスアン
プ、行アドレスバッファなどの行選択動作に関連する行
系回路へ与えられる。リフレッシュアドレスカウンタ７
４は、メモリブロック内のワード線を特定するブロック
内アドレス、すなわちリフレッシュワード線アドレスを
生成する。
【０１２９】フレッシュカウンタ７４は、リフレッシュ
動作完了毎にそのカウント値が更新される。一つのメモ
リブロック内におけるメモリセルの記憶データのリフレ
ッシュが完了すると、リフレッシュアドレスカウンタ７
４は、カウントアップ信号ＣＵＰを生成する。
動作完了毎にそのカウント値が更新される。一つのメモ
リブロック内におけるメモリセルの記憶データのリフレ
ッシュが完了すると、リフレッシュアドレスカウンタ７
４は、カウントアップ信号ＣＵＰを生成する。
【０１３０】リフレッシュブロックアドレス発生回路７
６は、データ保持領域データ（データ保持ブロック特定
ビット）ＤＨＢ０−ＤＨＢ７に従って、先頭リフレッシ
ュブロックアドレスを指定し、このカウントアップ信号
ＣＵＰに従ってシフト動作を行なって順次データ保持ブ
ロックを特定するリフレッシュブロックアドレスを生成
する。このシフト動作時において、リフレッシュブロッ
ク特定ビットＤＨＢ０−ＤＨＢ７に従って、データ保持
領域と異なるメモリブロックに対してはそのシフト動作
がバイパスされる。
６は、データ保持領域データ（データ保持ブロック特定
ビット）ＤＨＢ０−ＤＨＢ７に従って、先頭リフレッシ
ュブロックアドレスを指定し、このカウントアップ信号
ＣＵＰに従ってシフト動作を行なって順次データ保持ブ
ロックを特定するリフレッシュブロックアドレスを生成
する。このシフト動作時において、リフレッシュブロッ
ク特定ビットＤＨＢ０−ＤＨＢ７に従って、データ保持
領域と異なるメモリブロックに対してはそのシフト動作
がバイパスされる。
【０１３１】したがって、データ保持ブロック特定ビッ
トＤＨＢ０−ＤＨＢ７が、たとえば“１”であり、対応
のメモリブロックがデータ保持ブロックに指定されてい
るときに、このリフレッシュブロックアドレス発生回路
７６が、データ保持領域のメモリブロックを特定するブ
ロックアドレスを順次生成する。
トＤＨＢ０−ＤＨＢ７が、たとえば“１”であり、対応
のメモリブロックがデータ保持ブロックに指定されてい
るときに、このリフレッシュブロックアドレス発生回路
７６が、データ保持領域のメモリブロックを特定するブ
ロックアドレスを順次生成する。
【０１３２】リフレッシュアドレス発生回路７８は、タ
イミング調整のために、このリフレッシュアドレスカウ
ンタ７４からのリフレッシュワード線アドレスと、リフ
レッシュブロックアドレス発生回路７６からのリフレッ
シュブロックアドレスとを受けて、リフレッシュアドレ
スＲＥＦＡＤを生成する。このリフレッシュアドレスＲ
ＥＦＡＤは、行アドレスバッファを介して行デコーダへ
与えられる。
イミング調整のために、このリフレッシュアドレスカウ
ンタ７４からのリフレッシュワード線アドレスと、リフ
レッシュブロックアドレス発生回路７６からのリフレッ
シュブロックアドレスとを受けて、リフレッシュアドレ
スＲＥＦＡＤを生成する。このリフレッシュアドレスＲ
ＥＦＡＤは、行アドレスバッファを介して行デコーダへ
与えられる。
【０１３３】図１９は、図１８に示すリフレッシュブロ
ックアドレス発生回路７６の構成の一例を示す図であ
る。図１９において、リフレッシュブロックアドレス発
生回路７６は、データ保持ブロック特定ビットＤＢＨ０
−ＤＢＨ１のうち、最も上位の“１”のビット位置を検
出する最上位位置検出回路８０と、メモリブロックそれ
ぞれに対応するレジスタ段を有し、最上位位置検出回路
８０により、初期設定されかつカウントアップ信号とデ
ータ保持領域ビットＤＢＨ０−ＤＢＨ１に従ってシフト
動作を行なうバイパス機能付シフトレジスタ８２と、こ
のバイパス機能付シフトレジスタ８２の出力信号に従っ
てブロックアドレスを順次選択してリフレッシュブロッ
クアドレスＲＦＢＡＤを生成するブロックアドレスレジ
スタ回路８４を含む。このバイパス機能つきシフトレジ
スタは、リング上にシフト動作を行なうように、最終段
の出力が初段のレジスタ段の入力にフィードバックされ
る。
ックアドレス発生回路７６の構成の一例を示す図であ
る。図１９において、リフレッシュブロックアドレス発
生回路７６は、データ保持ブロック特定ビットＤＢＨ０
−ＤＢＨ１のうち、最も上位の“１”のビット位置を検
出する最上位位置検出回路８０と、メモリブロックそれ
ぞれに対応するレジスタ段を有し、最上位位置検出回路
８０により、初期設定されかつカウントアップ信号とデ
ータ保持領域ビットＤＢＨ０−ＤＢＨ１に従ってシフト
動作を行なうバイパス機能付シフトレジスタ８２と、こ
のバイパス機能付シフトレジスタ８２の出力信号に従っ
てブロックアドレスを順次選択してリフレッシュブロッ
クアドレスＲＦＢＡＤを生成するブロックアドレスレジ
スタ回路８４を含む。このバイパス機能つきシフトレジ
スタは、リング上にシフト動作を行なうように、最終段
の出力が初段のレジスタ段の入力にフィードバックされ
る。
【０１３４】最上位位置検出回路８０は、通常の検出回
路で構成され、ビットＤＢＨ０−ＤＢＨ７のうち、最も
上位の“１”の位置を検出する。これらのビットＤＢＨ
０−ＤＢＨ７が“１”のとき、対応のメモリブロック
が、データ保持領域として指定される。
路で構成され、ビットＤＢＨ０−ＤＢＨ７のうち、最も
上位の“１”の位置を検出する。これらのビットＤＢＨ
０−ＤＢＨ７が“１”のとき、対応のメモリブロック
が、データ保持領域として指定される。
【０１３５】バイパス機能付シフトレジスタ８２は、メ
モリブロックそれぞれに対応して配置されるレジスタ段
を有し、このデータ保持ブロックのうちの最上位位置の
メモリブロックに対応するレジスタ段が、“１”に初期
設定される。このバイパス機能付シフトレジスタは、対
応のビットＤＢＨ０−ＤＢＨ７に従って選択的にシフト
動作を実行する。すなわち、対応のメモリブロックがデ
ータ保持領域に指定されていない場合には、その対応の
レジスタ段をスキップして、データ保持領域に特定され
たメモリブロックに対応するレジスタ段間でのシフト動
作を実行する。
モリブロックそれぞれに対応して配置されるレジスタ段
を有し、このデータ保持ブロックのうちの最上位位置の
メモリブロックに対応するレジスタ段が、“１”に初期
設定される。このバイパス機能付シフトレジスタは、対
応のビットＤＢＨ０−ＤＢＨ７に従って選択的にシフト
動作を実行する。すなわち、対応のメモリブロックがデ
ータ保持領域に指定されていない場合には、その対応の
レジスタ段をスキップして、データ保持領域に特定され
たメモリブロックに対応するレジスタ段間でのシフト動
作を実行する。
【０１３６】ブロックアドレスレジスタ回路８４は、メ
モリブロックそれぞれに対応するブロックアドレス（３
ビット）を格納し、バイパス機能付シフトレジスタ８２
からの出力信号がＨレベルとなると、対応のブロックア
ドレスを出力する。
モリブロックそれぞれに対応するブロックアドレス（３
ビット）を格納し、バイパス機能付シフトレジスタ８２
からの出力信号がＨレベルとなると、対応のブロックア
ドレスを出力する。
【０１３７】図２０は、バイパス機能付シフトレジスタ
８２の１段のレジスタ段の構成を概略的に示す図であ
る。
８２の１段のレジスタ段の構成を概略的に示す図であ
る。
【０１３８】なお、このバイパス機能付シフトレジスタ
８２は、その最終段のレジスタ段の出力は、その初段の
レジスタ段へフィードバックされる。
８２は、その最終段のレジスタ段の出力は、その初段の
レジスタ段へフィードバックされる。
【０１３９】図２０は、バイパス機能付シフトレジスタ
８２の１段のレジスタ段の構成を概略的に示す図であ
る。図２０において、レジスタ段は、データ保持ブロッ
ク特定ビットＤＢＨｉとカウントアップ信号ＣＵＰとを
受けるＡＮＤ回路８２ａと、ＡＮＤ回路８２ａの出力信
号をクロック信号として転送動作を行ない、前段のレジ
スタ段から与えられたデータを取込み次段へ転送するラ
ッチ回路８２ｂと、データ保持ブロック特定ビットＤＢ
Ｈｉに従ってラッチ回路８２ｂの入力と出力とを短絡す
るトランスファーゲート８２ｃを含む。ここで、ｉは０
から７の自然数であり、メモリブロックＭＢｉを示す。
８２の１段のレジスタ段の構成を概略的に示す図であ
る。図２０において、レジスタ段は、データ保持ブロッ
ク特定ビットＤＢＨｉとカウントアップ信号ＣＵＰとを
受けるＡＮＤ回路８２ａと、ＡＮＤ回路８２ａの出力信
号をクロック信号として転送動作を行ない、前段のレジ
スタ段から与えられたデータを取込み次段へ転送するラ
ッチ回路８２ｂと、データ保持ブロック特定ビットＤＢ
Ｈｉに従ってラッチ回路８２ｂの入力と出力とを短絡す
るトランスファーゲート８２ｃを含む。ここで、ｉは０
から７の自然数であり、メモリブロックＭＢｉを示す。
【０１４０】ラッチ回路８２ｂは、最上位位置検出回路
８０からの対応の最上位位置検出信号ＭＨＰｉに従って
その内部がセットされ、対応の選択信号ＳＥＬｉが、セ
ット時Ｈレベルに設定される。データ保持領域ビットＤ
ＢＨｉがＨレベル（“１”）のときには、転送ゲート８
２ｃはひ導通状態にあり、また、ＡＮＤ回路８２ａがカ
ウントアップ信号ＣＵＰに従って出力信号を生成してラ
ッチ回路へ与える。したがって、この場合にはラッチ回
路８２ｂが、信号の転送動作を行なう。一方、データ保
持ブロック特定ビットＤＢＨｉが“０”（Ｌレベル）の
ときには、転送ゲート８２ｃが導通状態となり、一方、
ＡＮＤ回路８２ａの出力信号はＬレベルであり、ラッチ
回路８２ｂは、この転送ゲート８２ｃによりバイパスさ
れて、シフト動作は行なわない。この場合、対応の最上
位ビット位置検出信号ＭＨＰｉはＬレベルであり、選択
信号ＳＥＬｉも常時Ｌレベルを維持する。これにより、
データ保持ブロック特定ビットＤＢＨ０−ＤＢＨ７が特
定するデータ保持領域に対してのみ、ブロックアドレス
を活性化することができる。
８０からの対応の最上位位置検出信号ＭＨＰｉに従って
その内部がセットされ、対応の選択信号ＳＥＬｉが、セ
ット時Ｈレベルに設定される。データ保持領域ビットＤ
ＢＨｉがＨレベル（“１”）のときには、転送ゲート８
２ｃはひ導通状態にあり、また、ＡＮＤ回路８２ａがカ
ウントアップ信号ＣＵＰに従って出力信号を生成してラ
ッチ回路へ与える。したがって、この場合にはラッチ回
路８２ｂが、信号の転送動作を行なう。一方、データ保
持ブロック特定ビットＤＢＨｉが“０”（Ｌレベル）の
ときには、転送ゲート８２ｃが導通状態となり、一方、
ＡＮＤ回路８２ａの出力信号はＬレベルであり、ラッチ
回路８２ｂは、この転送ゲート８２ｃによりバイパスさ
れて、シフト動作は行なわない。この場合、対応の最上
位ビット位置検出信号ＭＨＰｉはＬレベルであり、選択
信号ＳＥＬｉも常時Ｌレベルを維持する。これにより、
データ保持ブロック特定ビットＤＢＨ０−ＤＢＨ７が特
定するデータ保持領域に対してのみ、ブロックアドレス
を活性化することができる。
【０１４１】なお、この最上位位置検出回路８０の出力
信号に従ってバイパス機能付シフトレジスタ８２を初期
設定する場合、この初期設定は、ソフトウェアリセット
動作時または、ＤＢＨライト動作時に実行される。これ
は、ソフトウェアリセット時またはＤＢＨライト時に、
ワンショットのパルスを発生し、最上位位置検出回路８
０の出力信号ＭＨＰｉに従って、バイパス機能付シフト
レジスタ８２を初期設定する。
信号に従ってバイパス機能付シフトレジスタ８２を初期
設定する場合、この初期設定は、ソフトウェアリセット
動作時または、ＤＢＨライト動作時に実行される。これ
は、ソフトウェアリセット時またはＤＢＨライト時に、
ワンショットのパルスを発生し、最上位位置検出回路８
０の出力信号ＭＨＰｉに従って、バイパス機能付シフト
レジスタ８２を初期設定する。
【０１４２】図２１は、図１９に示すブロックアドレス
レジスタ回路８４の構成の一例を示す図である。図２１
において、ブロックアドレスレジスタ回路７６は、メモ
リブロックＭＢ０−ＭＢ７それぞれのブロックアドレス
を格納するレジスタ回路ＲＧ０−ＲＧ７と、バイパス機
能付シフトレジスタからの選択信号ＳＥＬ１−ＳＥＬ７
に従ってレジスタ回路ＲＧ０−ＲＧ７の出力信号を選択
して、リフレッシュブロックアドレスＲＦＢＡＤを生成
する選択ゲートＴＸ１−ＴＸ７を含む。これらの選択ゲ
ートＴＸ１−ＴＸ７は、それぞれレジスタ回路ＲＧ０−
ＲＧ７に対応して設けられる。選択信号ＳＥＬ１−ＳＥ
Ｌ７の１つが、活性状態に維持され、レジスタ回路ＲＧ
０−ＲＧ７に格納されたブロックアドレスのうちの一つ
が、リフレッシュブロックアドレスとして選択される。
レジスタ回路８４の構成の一例を示す図である。図２１
において、ブロックアドレスレジスタ回路７６は、メモ
リブロックＭＢ０−ＭＢ７それぞれのブロックアドレス
を格納するレジスタ回路ＲＧ０−ＲＧ７と、バイパス機
能付シフトレジスタからの選択信号ＳＥＬ１−ＳＥＬ７
に従ってレジスタ回路ＲＧ０−ＲＧ７の出力信号を選択
して、リフレッシュブロックアドレスＲＦＢＡＤを生成
する選択ゲートＴＸ１−ＴＸ７を含む。これらの選択ゲ
ートＴＸ１−ＴＸ７は、それぞれレジスタ回路ＲＧ０−
ＲＧ７に対応して設けられる。選択信号ＳＥＬ１−ＳＥ
Ｌ７の１つが、活性状態に維持され、レジスタ回路ＲＧ
０−ＲＧ７に格納されたブロックアドレスのうちの一つ
が、リフレッシュブロックアドレスとして選択される。
【０１４３】なお、上述の構成においては、ブロックア
ドレスレジスタ回路８４によりリフレッシュブロックア
ドレスを生成し、行アドレスバッファを介して行デコー
ダへこのリフレッシュブロックアドレスを与えて、そこ
でデコード動作を行なっている。しかしながら、この選
択信号ＳＥＬ１−ＳＥＬ７がそれぞれ、メモリ行ブロッ
ク選択信号として利用されてもよい。すなわち、行デコ
ーダからの出力信号のうちのメモリブロックを特定する
行ブロック選択信号に代えて、この選択信号ＳＥＬ１−
ＳＥＬ７が、リフレッシュ用の行ブロック選択信号とし
て利用され、選択メモリ行ブロックにおいてリフレッシ
ュ行を選択するデコード動作が行なわれるように構成さ
れてもよい。
ドレスレジスタ回路８４によりリフレッシュブロックア
ドレスを生成し、行アドレスバッファを介して行デコー
ダへこのリフレッシュブロックアドレスを与えて、そこ
でデコード動作を行なっている。しかしながら、この選
択信号ＳＥＬ１−ＳＥＬ７がそれぞれ、メモリ行ブロッ
ク選択信号として利用されてもよい。すなわち、行デコ
ーダからの出力信号のうちのメモリブロックを特定する
行ブロック選択信号に代えて、この選択信号ＳＥＬ１−
ＳＥＬ７が、リフレッシュ用の行ブロック選択信号とし
て利用され、選択メモリ行ブロックにおいてリフレッシ
ュ行を選択するデコード動作が行なわれるように構成さ
れてもよい。
【０１４４】［実施の形態２］図２２は、この発明の実
施の形態２の要部の構成を概略的に示す図である。この
図２２においては、図５（Ａ）に示すコマンドモード検
出回路３０の要部の構成を示す。
施の形態２の要部の構成を概略的に示す図である。この
図２２においては、図５（Ａ）に示すコマンドモード検
出回路３０の要部の構成を示す。
【０１４５】図２２に示すコマンドモード検出回路３０
においては、図５（Ａ）に示すシフトレジスタ３０ｂに
代えて、２ビットカウンタ３０ｉが設けられる。このカ
ウンタ３０ｉが、デコード信号ＦＡＤと読出モード指示
信号φｒｚを受けるゲート回路３０ｇの出力信号をカウ
ントする。デコード信号ＦＡＤおよび読出指示信号φｒ
ｚを受けるゲート回路３０ｍと、このゲート回路３０ｍ
の出力信号と書込モード指示信号φｗｚを受けるゲート
回路３０ｎが、カウンタ３０ｉをリセットするために設
けられる。
においては、図５（Ａ）に示すシフトレジスタ３０ｂに
代えて、２ビットカウンタ３０ｉが設けられる。このカ
ウンタ３０ｉが、デコード信号ＦＡＤと読出モード指示
信号φｒｚを受けるゲート回路３０ｇの出力信号をカウ
ントする。デコード信号ＦＡＤおよび読出指示信号φｒ
ｚを受けるゲート回路３０ｍと、このゲート回路３０ｍ
の出力信号と書込モード指示信号φｗｚを受けるゲート
回路３０ｎが、カウンタ３０ｉをリセットするために設
けられる。
【０１４６】ゲート回路３０ｇは、デコード信号ＦＡＤ
がＨレベルでありかつ読出指示信号φｒｚがＬレベルの
ときにＨレベルの信号を出力する。すなわち、ゲート回
路３０ｇは、最終アドレスに対するリードアクセスが行
なわれる事を検出する。
がＨレベルでありかつ読出指示信号φｒｚがＬレベルの
ときにＨレベルの信号を出力する。すなわち、ゲート回
路３０ｇは、最終アドレスに対するリードアクセスが行
なわれる事を検出する。
【０１４７】ゲート回路３０ｍは、デコード信号ＦＡＤ
がＬレベルでありかつ読出指示信号がＬレベルのときに
Ｈレベルの信号を出力する。すなわち、ゲート回路３０
ｍは、最終アドレス以外のアドレスへのリードアクセス
が行なわれたときにＨレベルの信号を出力する。
がＬレベルでありかつ読出指示信号がＬレベルのときに
Ｈレベルの信号を出力する。すなわち、ゲート回路３０
ｍは、最終アドレス以外のアドレスへのリードアクセス
が行なわれたときにＨレベルの信号を出力する。
【０１４８】ゲート回路３０ｎは、ゲート回路３０ｍの
出力信号がＨレベルとなるかまたは書込指示信号φｗｚ
がＬレベルとなると、Ｈレベルの信号を出力してカウン
タ３０ｉをリセットする。従って、カウンタ３０ｉは、
最終アドレス以外のアドレスに対する読出が行なわれる
かまたはデータの書込が行なわれると、そのカウント値
がリセットされる。
出力信号がＨレベルとなるかまたは書込指示信号φｗｚ
がＬレベルとなると、Ｈレベルの信号を出力してカウン
タ３０ｉをリセットする。従って、カウンタ３０ｉは、
最終アドレス以外のアドレスに対する読出が行なわれる
かまたはデータの書込が行なわれると、そのカウント値
がリセットされる。
【０１４９】このカウンタ３０ｉの桁上りビットＣＡＲ
が、図５（Ａ）に示すレジスタ回路３５（フリップフロ
ップ）に格納される。
が、図５（Ａ）に示すレジスタ回路３５（フリップフロ
ップ）に格納される。
【０１５０】この図２２に示す構成においては、ゲート
回路３０ｇは、デコード信号ＦＡＤと読出モード指示信
号φｒｚとに従って刺繍アドレスに対するリードアクセ
スを検出し、この最終アドレスに対するリードアクセス
が行なわれるとき、Ｈレベルの信号を出力する。カウン
タ３０ｉは、このゲート回路３０ｇの出力信号の立上が
りをカウントする。したがって、最終アドレスへ連続し
てリードアクセスが行なわれた回数を、カウンタ３０ｉ
がカウントする。
回路３０ｇは、デコード信号ＦＡＤと読出モード指示信
号φｒｚとに従って刺繍アドレスに対するリードアクセ
スを検出し、この最終アドレスに対するリードアクセス
が行なわれるとき、Ｈレベルの信号を出力する。カウン
タ３０ｉは、このゲート回路３０ｇの出力信号の立上が
りをカウントする。したがって、最終アドレスへ連続し
てリードアクセスが行なわれた回数を、カウンタ３０ｉ
がカウントする。
【０１５１】一方、データ読出時において、デコード信
号ＦＡＤがＬレベルのときには、ゲート回路３０ｎの出
力信号がＨレベルとなり、カウンタ３０ｉがリセットさ
れる。また、データ書込が行われた場合、書込モード指
示信号φｗｚがＬレベルとなり、同様ゲート回路３０ｎ
により、カウンタ３０ｉがリセットされる。
号ＦＡＤがＬレベルのときには、ゲート回路３０ｎの出
力信号がＨレベルとなり、カウンタ３０ｉがリセットさ
れる。また、データ書込が行われた場合、書込モード指
示信号φｗｚがＬレベルとなり、同様ゲート回路３０ｎ
により、カウンタ３０ｉがリセットされる。
【０１５２】したがって、この最終アドレスへ連続して
所定回数読出アクセスが行なわれたときにカウンタ３０
ｉが、その桁上げビット（キャリービット）ＣＡＲをＨ
レベルとし、レジスタ（フリップフロップ）３０ｆがセ
ットされて、コマンドモードが設定される。
所定回数読出アクセスが行なわれたときにカウンタ３０
ｉが、その桁上げビット（キャリービット）ＣＡＲをＨ
レベルとし、レジスタ（フリップフロップ）３０ｆがセ
ットされて、コマンドモードが設定される。
【０１５３】この図２２に示す構成の場合、カウンタ３
０ｉは、２段のＤラッチで構成することができ、データ
レジスタを用いるデータレジスタを用いる構成に比べて
回路占有面積を低減することができる。
０ｉは、２段のＤラッチで構成することができ、データ
レジスタを用いるデータレジスタを用いる構成に比べて
回路占有面積を低減することができる。
【０１５４】［他の実施の形態］上述の説明において
は、コマンドモードに入るために、最終アドレスを連続
４回リードしている。この場合、外部に、最終アドレス
のデータが読出される。データの単なる読出が行なわれ
るだけであり、データの破壊は生じない。しかしなが
ら、この最終アドレスの記憶データが破壊されてもよい
場合には、このコマンドモードエントリ時の動作とし
て、リードモードとライトモードとが、適当に組合せて
所定回数行なわれるように構成されてもよい。コマンド
モードエントリのために、通常動作モード時に行なわれ
る動作シーケンスと異なる動作シーケンスが実行されれ
ばよい。
は、コマンドモードに入るために、最終アドレスを連続
４回リードしている。この場合、外部に、最終アドレス
のデータが読出される。データの単なる読出が行なわれ
るだけであり、データの破壊は生じない。しかしなが
ら、この最終アドレスの記憶データが破壊されてもよい
場合には、このコマンドモードエントリ時の動作とし
て、リードモードとライトモードとが、適当に組合せて
所定回数行なわれるように構成されてもよい。コマンド
モードエントリのために、通常動作モード時に行なわれ
る動作シーケンスと異なる動作シーケンスが実行されれ
ばよい。
【０１５５】また、特定アドレスとしては、最終アドレ
スに限定されず、任意のアドレスたとえば先頭アドレス
または中間アドレスなどのアドレスであってもよい。最
終アドレスは、通常動作モード時において使用される頻
度が小さく、このような使用頻度の低いアドレスを所定
回数連続アクセスする事により、容易にかつ確実にコマ
ンドモードエントリモードと通常動作モードとを区別す
る事ができる。
スに限定されず、任意のアドレスたとえば先頭アドレス
または中間アドレスなどのアドレスであってもよい。最
終アドレスは、通常動作モード時において使用される頻
度が小さく、このような使用頻度の低いアドレスを所定
回数連続アクセスする事により、容易にかつ確実にコマ
ンドモードエントリモードと通常動作モードとを区別す
る事ができる。
【０１５６】また、この半導体記憶装置は、１ビットの
データを２つのＤＲＡＭセルで記憶する半導体記憶装置
であってもよい。すなわち対をなすビット線に、常に相
補なメモリセルデータを読出して、ビット線間読出電圧
を、１ビットメモリセルを１ビットデータ記憶に用いる
場合の２倍の大きさに設定する。この場合、リフレッシ
ュ間隔をより長くすることができる。
データを２つのＤＲＡＭセルで記憶する半導体記憶装置
であってもよい。すなわち対をなすビット線に、常に相
補なメモリセルデータを読出して、ビット線間読出電圧
を、１ビットメモリセルを１ビットデータ記憶に用いる
場合の２倍の大きさに設定する。この場合、リフレッシ
ュ間隔をより長くすることができる。
【０１５７】また、コマンドモードエントリとしては、
最終アドレスを指定して、リードまたはライトのアクセ
スを行なうシーケンスに代えて、通常の動作モード時に
使用されない任意の動作シーケンスが利用されてもよ
い。すなわち、特定のアドレス信号と特定のデータビッ
トとをある組合せの状態に設定して、連続して、リード
またはライトが行なわれるシーケンスがコマンドモード
エントリモードとして利用されてもよい。
最終アドレスを指定して、リードまたはライトのアクセ
スを行なうシーケンスに代えて、通常の動作モード時に
使用されない任意の動作シーケンスが利用されてもよ
い。すなわち、特定のアドレス信号と特定のデータビッ
トとをある組合せの状態に設定して、連続して、リード
またはライトが行なわれるシーケンスがコマンドモード
エントリモードとして利用されてもよい。
【０１５８】
【発明の効果】以上のように、この発明に従えば、通常
動作モード時に使用されないシーケンスに従って特定の
動作モードを指定しており、特定の動作モード指定のた
めに新たなピン端子を設ける必要がなく、従来のＳＲＡ
Ｍとピンの互換性を維持することのできるＳＲＡＭ代替
の半導体記憶装置を実現することができる。
動作モード時に使用されないシーケンスに従って特定の
動作モードを指定しており、特定の動作モード指定のた
めに新たなピン端子を設ける必要がなく、従来のＳＲＡ
Ｍとピンの互換性を維持することのできるＳＲＡＭ代替
の半導体記憶装置を実現することができる。
【０１５９】すなわち、予め定められた組の外部信号を
特定の論理状態の組合せで連続して所定回数印加し、こ
れにより特定モードを設定することにより、外部信号と
して、通常モード時に使用される信号を使用することが
でき、ピン端子数を増加させることなく、また、システ
ムクロックなどのクロック信号を使用することなく、非
同期で特定モードを設定することができる。
特定の論理状態の組合せで連続して所定回数印加し、こ
れにより特定モードを設定することにより、外部信号と
して、通常モード時に使用される信号を使用することが
でき、ピン端子数を増加させることなく、また、システ
ムクロックなどのクロック信号を使用することなく、非
同期で特定モードを設定することができる。
【０１６０】また、この外部信号として、アドレス信号
を使用することにより、数多くの信号を用いて正確にあ
る状態を設定する事ができ、確実に、特定モード設定の
ためのシーケンスを設定することができる。
を使用することにより、数多くの信号を用いて正確にあ
る状態を設定する事ができ、確実に、特定モード設定の
ためのシーケンスを設定することができる。
【０１６１】また、このアドレス信号を特定のアドレス
を指定する状態とすることにより、通常モード時におい
て、特定アドレスを連続アクセスする回数よりもより数
多くの回数アクセスすることにより、確実に、通常動作
モード時に悪影響を及ぼすことなく特定モードの設定を
行なうことができる。
を指定する状態とすることにより、通常モード時におい
て、特定アドレスを連続アクセスする回数よりもより数
多くの回数アクセスすることにより、確実に、通常動作
モード時に悪影響を及ぼすことなく特定モードの設定を
行なうことができる。
【０１６２】またこの特定アドレスとして最終アドレス
を使用することにより、容易に、通常モード時において
それほど使用されないアドレスへのアクセスにより、確
実に、特定モードエントリのモードと、通常モードとの
区別を行なうことができる。
を使用することにより、容易に、通常モード時において
それほど使用されないアドレスへのアクセスにより、確
実に、特定モードエントリのモードと、通常モードとの
区別を行なうことができる。
【０１６３】さらに、動作モード指示信号を使用して、
特定のデータの書込または読出を外部信号を用いて使用
することにより、正確に、システムクロックなどのクロ
ックと非同期で、アクセスが行なわれたことを検出し
て、特定モードへエントリすることができる。
特定のデータの書込または読出を外部信号を用いて使用
することにより、正確に、システムクロックなどのクロ
ックと非同期で、アクセスが行なわれたことを検出し
て、特定モードへエントリすることができる。
【０１６４】この動作モードとして、データ読出を指示
する読出モードを使用することにより、たとえ特定アド
レスのデータが通常モード時使用される場合であって
も、そのデータの破壊を生じることなく、特定モードに
入ることができる。
する読出モードを使用することにより、たとえ特定アド
レスのデータが通常モード時使用される場合であって
も、そのデータの破壊を生じることなく、特定モードに
入ることができる。
【０１６５】また、特定アドレスが連続して所定回数ア
クセスすることにより特定モードを設定し、この特定モ
ード時に、内部状態を所定状態に設定するモード手段を
動作可能とすることにより、容易に、通常アクセスと異
なるアクセスシーケンスで特定モードを設定して内部状
態を、余分の信号を追加することなく所定の状態に設定
することができる。
クセスすることにより特定モードを設定し、この特定モ
ード時に、内部状態を所定状態に設定するモード手段を
動作可能とすることにより、容易に、通常アクセスと異
なるアクセスシーケンスで特定モードを設定して内部状
態を、余分の信号を追加することなく所定の状態に設定
することができる。
【０１６６】また、このモード手段を、外部からの複数
ビットのコマンドをデコードして動作モード指示信号を
生成する構成とすることにより、コマンドモードエント
リ時において、確実に、外部からの複数ビットの信号に
より動作状態を設定することができる。
ビットのコマンドをデコードして動作モード指示信号を
生成する構成とすることにより、コマンドモードエント
リ時において、確実に、外部からの複数ビットの信号に
より動作状態を設定することができる。
【０１６７】また、特定モード時に、複数の所定の外部
信号をデコードして内部を所定の状態に設定する信号を
生成するコマンドデコーダを設けることにより、このス
タンバイ状態時に関連する動作を通常の外部信号を使用
して設定することができ、新たにこのスタンバイ状態に
関連する動作を、特定のピン端子を用いて設定する必要
がなく、ピンの互換性を有する半導体記憶装置を実現す
ることができる。
信号をデコードして内部を所定の状態に設定する信号を
生成するコマンドデコーダを設けることにより、このス
タンバイ状態時に関連する動作を通常の外部信号を使用
して設定することができ、新たにこのスタンバイ状態に
関連する動作を、特定のピン端子を用いて設定する必要
がなく、ピンの互換性を有する半導体記憶装置を実現す
ることができる。
【０１６８】また、コマンドデコーダが、内部電源供給
が遮断指定するパワーダウンモード、パワーダウンモー
ドを完了されるウェイクアップモード、内部を初期状態
にセットするリセットモードおよびデータ保持モードに
おけるデータ保持モードにおけるデータ保持領域の指定
およびコマンドモードの完了を指定するイグジットモー
ドのいずれかを活性化することにより、これらの、通常
動作時に使用されるピン端子を用いて、所望の動作モー
ドを設定することができる。
が遮断指定するパワーダウンモード、パワーダウンモー
ドを完了されるウェイクアップモード、内部を初期状態
にセットするリセットモードおよびデータ保持モードに
おけるデータ保持モードにおけるデータ保持領域の指定
およびコマンドモードの完了を指定するイグジットモー
ドのいずれかを活性化することにより、これらの、通常
動作時に使用されるピン端子を用いて、所望の動作モー
ドを設定することができる。
【０１６９】また、この特定モードを通常動作モード時
に行なわれるアクセスシーケンスと異なるシーケンスで
アクセスが行なわれたときに指定することにより、追加
の専用の信号を利用することなく、この特定モードを設
定することができる。この特定モードを、予め定められ
たアドレスが連続して所定回数アクセスされたときにす
ることにより、確実に、通常動作モードに悪影響を及ぼ
すことなく特定モードの設定を行なうことができる。
に行なわれるアクセスシーケンスと異なるシーケンスで
アクセスが行なわれたときに指定することにより、追加
の専用の信号を利用することなく、この特定モードを設
定することができる。この特定モードを、予め定められ
たアドレスが連続して所定回数アクセスされたときにす
ることにより、確実に、通常動作モードに悪影響を及ぼ
すことなく特定モードの設定を行なうことができる。
【０１７０】また、予め定められた組の外部信号が特定
の論理状態の組合せで連続して所定回数印加されたとき
に、特定のモードに入り、この特定のモード時、外部信
号のうちの所定の複数外部信号をデコードして、内部を
所定の状態に設定することにより、何ら新たな追加の信
号を利用することなく、内部を所望の状態に設定するこ
とができる。
の論理状態の組合せで連続して所定回数印加されたとき
に、特定のモードに入り、この特定のモード時、外部信
号のうちの所定の複数外部信号をデコードして、内部を
所定の状態に設定することにより、何ら新たな追加の信
号を利用することなく、内部を所望の状態に設定するこ
とができる。
【０１７１】また、連続アクセスとして、特定のアドレ
スをアクセスすることにより、容易に、特定モードに設
定することができる。
スをアクセスすることにより、容易に、特定モードに設
定することができる。
【０１７２】また、コマンドにより、内部状態を初期状
態に設定するソフトウェアリセットモード、内部の所定
の回路に対する電源供給を停止するパワーダウンモー
ド、およびこのパワーダウンを停止させるウェイクアッ
プモードおよび内部リセット、データ保持領域の指定お
よび、コマンドモードの完了のいずれかを行なうことに
より、通常のアクセス時に使用される外部信号を使用し
て、内部状態を所望の状態に設定することができる。
態に設定するソフトウェアリセットモード、内部の所定
の回路に対する電源供給を停止するパワーダウンモー
ド、およびこのパワーダウンを停止させるウェイクアッ
プモードおよび内部リセット、データ保持領域の指定お
よび、コマンドモードの完了のいずれかを行なうことに
より、通常のアクセス時に使用される外部信号を使用し
て、内部状態を所望の状態に設定することができる。
【０１７３】また、指定された動作モードに従って内部
状態を設定する回路を設ける事により、確実にコマンド
により指定された状態を設定する事ができる。
状態を設定する回路を設ける事により、確実にコマンド
により指定された状態を設定する事ができる。
【０１７４】また、外部信号が所定の条件を満たすとき
に、内部状態を特定の状態に指定する信号を生成する事
により、確実に内部状態してのためのコマンドと他の信
号とを識別する事ができ、高信頼度で、内部状態を所定
の状態に設定する事ができる。
に、内部状態を特定の状態に指定する信号を生成する事
により、確実に内部状態してのためのコマンドと他の信
号とを識別する事ができ、高信頼度で、内部状態を所定
の状態に設定する事ができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置のデータ読出動作
を示す信号波形図である。
を示す信号波形図である。
【図３】 図１に示す半導体記憶装置のデータ書込時の
動作を示す信号波形図である。
動作を示す信号波形図である。
【図４】 図１に示すモード制御回路の構成を概略的に
示す図である。
示す図である。
【図５】 （Ａ）は、図４に示すコマンドモード検出回
路の構成を概略的に示し、（Ｂ）は、図５（Ａ）に示す
シフトレジスタの構成を概略的に示す図である。
路の構成を概略的に示し、（Ｂ）は、図５（Ａ）に示す
シフトレジスタの構成を概略的に示す図である。
【図６】 図５（Ａ）および（Ｂ）に示すコマンドモー
ド検出回路の動作を示すタイミング図である。
ド検出回路の動作を示すタイミング図である。
【図７】 コマンドモードエントリ時の状態遷移を示す
図である。
図である。
【図８】 図４に示すモードデコード回路の構成を概略
的に示す図である。
的に示す図である。
【図９】 図８に示すモードデコード回路の動作を示す
タイミング図である。
タイミング図である。
【図１０】 図８に示すシフトレジスタおよびコマンド
デコーダおよびコマンドセット回路の構成の一例を具体
的に示す図である。
デコーダおよびコマンドセット回路の構成の一例を具体
的に示す図である。
【図１１】 この発明に従う半導体記憶装置のコマンド
モードの状態遷移を示す図である。
モードの状態遷移を示す図である。
【図１２】 この発明に従う半導体記憶装置のウェイク
アップシーケンスを示すフロー図である。
アップシーケンスを示すフロー図である。
【図１３】 この発明に従う半導体記憶装置の電源投入
シーケンスを示すフロー図である。
シーケンスを示すフロー図である。
【図１４】 図１に示す状態制御回路のパワーダウンに
関連する部分の構成を概略的に示す図である。
関連する部分の構成を概略的に示す図である。
【図１５】 図１に示す状態制御回路のソフトウェアリ
セットに関連する部分の構成を概略的に示す図である。
セットに関連する部分の構成を概略的に示す図である。
【図１６】 図１５に示す状態制御回路の動作を示す信
号波形図である。
号波形図である。
【図１７】 この発明に従う半導体記憶装置のメモリセ
ルアレイの構成を概略的に示す図である。
ルアレイの構成を概略的に示す図である。
【図１８】 図１に示す内部制御信号発生回路のリフレ
ッシュに関連する部分の構成を概略的に示す図である。
ッシュに関連する部分の構成を概略的に示す図である。
【図１９】 図１８に示すリフレッシュブロックアドレ
ス発生回路の構成を概略的に示す図である。
ス発生回路の構成を概略的に示す図である。
【図２０】 図１９に示すバイパス機能付シフトレジス
タの１段のレジスタ段の構成を概略的に示す図である。
タの１段のレジスタ段の構成を概略的に示す図である。
【図２１】 図１９に示すブロックアドレスレジスタ回
路の構成を概略的に示す図である。
路の構成を概略的に示す図である。
【図２２】 この発明の実施の形態２のコマンドモード
検出回路の要部の構成を概略的に示す図である。
検出回路の要部の構成を概略的に示す図である。
１ 半導体記憶装置、２ メモリセルアレイ、１２ 内
部制御信号発生回路、２０ モード制御回路、２２ 状
態制御回路、３０ コマンドモード検出回路、３２ モ
ードデコード回路、３０ａ アドレスデコード回路、３
０ｄ シフタ、３０ｆ レジスタ（フリップフロッ
プ）、３０ｂ 読出モード検出回路、３０ｃ書込モード
検出回路、４０ 入出力バッファ、４１ 入力バッフ
ァ、４２，４３，４４，４５ ＮＡＮＤ回路、４６ バ
ス切換回路、４７ シフトレジスタ、４８ コマンドデ
コーダ、４９ コマンドセット回路、６０ａ ＯＲ回
路、６０ｂ セット／リセットフリップフロップ、６０
ｃ 電源トランジスタ、６２ メモリ電源線、６２ａ
電源投入検出回路、５２ｂ ゲート回路、５４ リセッ
ト用トランジスタ、７０ データ保持用レジスタ、７２
リフレッシュ制御回路、７４ リフレッシュアドレス
カウンタ、７６ リフレッシュブロックアドレス発生回
路。
部制御信号発生回路、２０ モード制御回路、２２ 状
態制御回路、３０ コマンドモード検出回路、３２ モ
ードデコード回路、３０ａ アドレスデコード回路、３
０ｄ シフタ、３０ｆ レジスタ（フリップフロッ
プ）、３０ｂ 読出モード検出回路、３０ｃ書込モード
検出回路、４０ 入出力バッファ、４１ 入力バッフ
ァ、４２，４３，４４，４５ ＮＡＮＤ回路、４６ バ
ス切換回路、４７ シフトレジスタ、４８ コマンドデ
コーダ、４９ コマンドセット回路、６０ａ ＯＲ回
路、６０ｂ セット／リセットフリップフロップ、６０
ｃ 電源トランジスタ、６２ メモリ電源線、６２ａ
電源投入検出回路、５２ｂ ゲート回路、５４ リセッ
ト用トランジスタ、７０ データ保持用レジスタ、７２
リフレッシュ制御回路、７４ リフレッシュアドレス
カウンタ、７６ リフレッシュブロックアドレス発生回
路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 広利 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小林 真一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5M024 AA40 AA90 BB27 BB40 DD85 DD90 EE05 EE29 KK18 KK20 KK22 LL01 PP01 PP02 PP03 PP07
Claims (17)
- 【請求項１】 予め定められた組の外部信号が特定の論
理状態の組合せで連続して所定回数印加されたことを検
出するモード検出手段、および前記モード検出手段から
の検出信号に応答して、特定モードを設定するモード設
定手段を備える、半導体記憶装置。 - 【請求項２】 前記予め定められた外部信号は、アドレ
ス信号を含む、請求項１記載の半導体記憶装置。 - 【請求項３】 前記特定の論理状態の組合せは、前記ア
ドレス信号が、特定のアドレスを指定する組合せであ
る、請求項２記載の半導体記憶装置。 - 【請求項４】 前記特定のアドレスは、最終アドレスで
ある、請求項３記載の半導体記憶装置。 - 【請求項５】 前記外部信号は、さらに、動作モード指
示信号を含む、請求項２記載の半導体記憶装置。 - 【請求項６】 前記動作モード指示信号は、データ読出
を指示する読出指示信号である、請求項５記載の半導体
記憶装置。 - 【請求項７】 特定アドレスに連続して所定回数アクセ
スしたことを検出するモード検出手段、 前記モード検出手段からの検出信号に応答して、特定モ
ードを設定するモード設定手段、および前記モード設定
手段からの出力信号に従って、前記特定モードで動作可
能とされるモード手段を備える、半導体記憶装置。 - 【請求項８】 前記モード手段は、外部からの複数ビッ
トの信号で構成されるコマンドをデコードし、該デコー
ド結果に従って動作モード指示信号を生成するコマンド
デコード回路である、請求項７記載の半導体記憶装置。 - 【請求項９】 通常動作モード時、外部信号に従ってア
クセスされる半導体記憶装置であって、 特定モード時活性化され、前記外部信号のうちの所定の
複数の外部信号をデコードして内部を所定の状態に設定
する信号を生成するコマンドデコーダを備え、前記コマ
ンドデコーダは、スタンバイ状態に関連する動作を指定
する信号を発生する、半導体記憶装置。 - 【請求項１０】 前記コマンドデコーダは、内部電源の
供給の遮断を指定するパワーダウンモード、前記パワー
ダウンモードを完了させるウェイクアップモード、内部
を初期状態にセットするリセットモード、データ保持モ
ード時におけるデータ保持領域の指定をするモード、お
よび前記特定モードを完了させるイグジットモードのい
ずれかを活性化する、請求項９記載の半導体記憶装置。 - 【請求項１１】 前記特定モードは、前記通常動作モー
ド時に行なわれるアクセスシーケンスと異なるアクセス
シーケンスが行なわれたときに指定される、請求項９記
載の半導体記憶装置。 - 【請求項１２】 前記特定モードは、予め定められたア
ドレスが連続して所定回数アクセスされたときに指定さ
れる、請求項９記載の半導体記憶装置。 - 【請求項１３】 通常動作モード時、外部信号に従って
アクセスされる半導体記憶装置であって、 前記外部信号のうちの予め定められた組の外部信号が特
定の論理状態の組合せで連続して所定回数印加されたこ
とを検出するモード検出手段、 前記モード検出手段の検出信号に応答して、特定モード
を設定するモード設定手段、および前記モード設定手段
の出力信号に従って前記特定モードで動作可能とされる
モード手段を備える、半導体記憶装置。 - 【請求項１４】 前記予め定められた組の外部信号はア
ドレス信号を含み、 前記モード検出手段は、前記アドレス信号が特定のアド
レスを指定する状態で連続して前記所定回数印加された
ことを検出する、請求項１３記載の半導体記憶装置。 - 【請求項１５】 前記モード手段は、前記外部信号の所
定の複数の外部信号で構成されるコマンドをデコードし
て、動作モード指示信号を生成するコマンドデコード回
路であり、 前記コマンドデコーダは、内部電源の供給の遮断を指定
するパワーダウンモード、前記パワーダウンモードを完
了させるウェイクアップモード、内部を初期状態にセッ
トするリセットモード、およびデータ保持モード時にお
けるデータ保持領域の指定をするモード、および前記特
定モードを完了させるイグジットモードのいずれかを活
性化する、請求項１３記載の半導体記憶装置。 - 【請求項１６】 前記モード手段は、前記特定モード
時、外部からの信号に従って内部状態を指定する信号を
生成し、 前記半導体記憶装置は、さらに、 前記モード手段の出力信号に従って、内部状態を前記モ
ード手段の出力信号が指定する状態に設定する内部状態
制御回路をさらに備える、請求項１、７、および１４の
いずれかに記載の半導体記憶装置。 - 【請求項１７】 前記モード手段は、前記外部からの信
号のうち予め定められた信号が所定の条件を満たすと
き、前記外部からの信号の残りの信号に従って前記内部
状態を指定する信号を生成する、請求項１６記載の半導
体記憶装置。
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