JPH0729396A

JPH0729396A - 半導体装置の試験回路

Info

Publication number: JPH0729396A
Application number: JP5196823A
Authority: JP
Inventors: Shunichi Sukegawa; 俊一助川; Shuzo Shiozaki; 修三塩崎; Nobumi Matsuura; 展巳松浦; Masaya Muranaka; 雅也村中
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1993-07-14
Filing date: 1993-07-14
Publication date: 1995-01-31
Anticipated expiration: 2017-10-07
Also published as: US5596537A; JP3331481B2

Abstract

(57)【要約】【目的】通常の使用時に試験モードが登録されず、か
つ、外部端子に電源電圧よりも高い電圧を印加すること
なく試験モードを登録できる半導体装置の試験回路を提
供する。【構成】デコーダ回路１１は入力するアドレス１の一
致を検出し、ラッチ回路１４はそのアドレス１の一致を
示す信号をラッチする。デコーダ回路１２は前回入力し
たアドレス１の一致信号がラッチされているときに入力
するアドレス２の一致を検出し、ラッチ回路１５はその
アドレス２の一致を示す信号をラッチし、デコーダ回路
１３及びラッチ回路１６はデコーダ回路１２及びラッチ
回路１５と同様に動作して試験イネーブル信号を出力す
る。即ち、連続して入力する３つのアドレスが予め定め
られた組合せであるときにのみ、試験イネーブル信号が
出力されて試験モードが起動される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に内蔵される
試験回路に係わり、特に半導体装置の試験の設定を行う
試験回路に関する。

【０００２】

【従来の技術】半導体装置には、その内部回路の機能を
試験するための試験回路が内蔵されている。この半導体
装置における内部回路の試験は半導体装置の出荷前に行
われるものであり、半導体装置のユーザーが行うもので
はない。そこで、半導体装置の試験回路にはユーザーが
誤って試験動作を起動しないように様々な工夫がなされ
ている。

【０００３】従来の半導体装置の試験方法について、ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）を例に
して説明する。従来のＤＲＡＭの試験回路の起動、即ち
試験モードの登録（エントリー）は、ＷＣＢＲサイクル
における試験モードを示すアドレス信号の入力で行われ
る。この時、誤って試験モードが登録されることを防止
するために、ＤＲＡＭのある外部端子に規定の電源電圧
よりも高い電圧が印加されている場合にのみ試験モード
が登録されるように設定されている。通常のＤＲＡＭの
使用状況において、ＤＲＡＭの外部端子に電源電圧より
も高い電圧が印加されることはないので、通常の使用時
に試験モードが誤って登録されることはない。上記ＷＣ
ＢＲとは、ライトイネーブル信号ＷＥ及びカラムアドレ
スストローブ信号ＣＡＳが、ローアドレスストローブ信
号ＲＡＳに先立ってローレベルとなる動作のことであ
る。

【０００４】従来のＤＲＡＭの試験においては、試験毎
にその試験モードを示すアドレスが規定されており、特
定の試験を示すアドレスが入力されたときに当該試験が
行われる。即ち、試験モードと、当該試験モードを示す
アドレスの値が１対１に対応しており、各試験モードに
対応した試験回路がＤＲＡＭの内部に夫々設けられてい
る。ワード線ストレス試験に対してはその試験を示すア
ドレスが規定されており、ディスターブ試験に対しても
その試験を示すアドレスが規定されており、ワード線ス
トレス試験、ディスターブ試験を実行する試験回路が夫
々設けられている。

【０００５】図８に従来のＤＲＡＭの試験モード登録回
路を示す。デコーダ回路８１はアドレス信号とＣＮＴと
を入力し、ＷＣＢＲサイクルにおいて規定のアドレスが
入力されたときに試験モード信号を出力する。ここで、
ＣＮＴはＷＣＢＲサイクルの検知を示す信号であり、試
験モード信号は試験モードの登録を示す信号である。こ
の従来の試験モード登録回路においては、試験モードを
示すアドレスのデコーダ出力をそのまま試験モード信号
として用いているために、次のＷＣＢＲサイクルにおい
て異なるアドレスが入力されると、そのアドレスに応じ
た試験モード登録回路の試験モード信号のみがアクティ
ブ状態となり、その他の試験モード信号は非アクティブ
状態となる。従って、複数の試験を同時に登録すること
ができない。

【０００６】図９に図８に示した試験モード登録回路の
デコーダ回路８１の詳細な回路を示す。デコーダ回路８
１は、２つのＮＡＮＤ回路（ＮＡＮＤ９１，９２）とＮ
ＯＲ回路（ＮＯＲ９１）とインバータ（ＩＮ９１，９
２）とで構成されている。この回路は、ＷＣＢＲサイク
ルにおいて、アドレス信号の下位５ビットの値が（０，
１，１，０，０）のとき、即ち１６進法で０ＢＨのとき
にハイレベルの信号を出力するように設定されている。
尚、図９において、Ａ２，Ａ３はアドレス信号の対応す
る各ビットのそのままの論理値の信号であり、Ａ４Ｂ，
Ａ１Ｂ，Ａ０Ｂはアドレス信号の対応する各ビットの反
転信号である。

【０００７】

【発明が解決しようとする課題】上述した従来の試験モ
ードの登録においては、ある特定の端子に電源電圧より
も高い電圧が印加されるので、その高電圧によってデバ
イス内部のトランジスタが劣化してしまうという問題が
ある。また、半導体装置の試験の一種であるバーンイン
試験時には各端子に電源電圧よりも高い電圧が印加され
るので、このバーンイン試験時に誤って内部回路の試験
モードが登録されて誤動作するという問題もある。ま
た、従来の試験回路においては、試験モードと、試験モ
ードを示すアドレスの値が１対１に対応しており、各試
験モードに対応した試験回路が半導体装置の内部に夫々
設けられるので、試験モードの種類の増加に伴って半導
体チップに占める試験回路の面積が増大するという問題
がある。更には、従来の試験モード登録回路において
は、複数の試験を同時に登録することができず、各試験
が１つずつ行われるので試験モードの数が増加し、半導
体チップに占める試験回路の面積が増大してしまう。

【０００８】そこで本発明の目的は、通常の使用時に試
験モードが登録されず、かつ、外部端子に電源電圧より
も高い電圧を印加することなく試験モードを登録できる
半導体装置の試験回路を提供することにある。また、本
発明のその他の目的は、試験が規定されるアドレス値の
数を削減して半導体チップに占める試験回路の面積の割
合を縮小した半導体装置の試験回路を提供することにあ
る。更に、本発明のその他の目的は、半導体チップに占
める試験回路の面積の増加を抑制し、かつ、試験の種類
を増加する半導体装置の試験回路を提供することであ
る。更に、本発明のその他の目的は、複数の試験モード
を同時に登録できる半導体装置の試験回路を提供するこ
とにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の試験回路は、ある動作サイク
ルにおける複数のアドレスの連続的な入力を検出し、上
記複数のアドレスが予め定められた組合せであるときに
試験イネーブル信号を出力する試験イネーブル信号発生
回路を有する。更に、本発明の試験回路は、試験内容に
対応したアドレスの一致を検出してアドレス一致信号を
出力するデコーダと、試験イネーブル信号に応じて上記
アドレス一致信号をラッチして試験の実行を指示する試
験モード信号を出力するラッチ回路とを含む試験モード
登録回路を複数個有し、上記複数の試験モード登録回路
を組合せて起動することにより内部回路の試験を行う。

【００１０】

【作用】本発明の半導体装置の試験回路は、ある特定の
動作サイクルにおいて、予め規定されたアドレスの組合
せが入力されたときに試験イネーブル信号を出力する試
験イネーブル信号発生回路を有している。この試験イネ
ーブル信号発生回路は、特定の動作サイクルにおいて連
続的に入力する複数のアドレスが規定された組合せのと
きに試験イネーブル信号を出力する。即ち、入力するア
ドレスの組合せにより試験モードが設定されるので、外
部端子に電源電圧よりも高い電圧を印加する必要がな
い。また、本発明の試験回路は、複数の試験モード登録
回路を有しており、これら複数の試験モード登録回路を
複数個組合せて起動すれば様々な試験を行うことができ
る。従来、試験機能毎に設けられていた各試験回路を複
数の小さな機能に分割して上記試験モード登録回路に割
当てれば、それらの組合せで様々な試験を実現でき、共
通となる部分についてはその試験回路が削減され、半導
体チップにおける試験回路の占める面積が小さくなる。

【００１１】

【実施例】本発明の半導体装置の試験回路について、ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）を例に
説明する。図１に本発明に係わる試験イネーブル信号発
生回路の一実施例を示す。図１において、ＷＣＢＲＢは
ＷＣＢＲサイクルの検知を示す信号であり、ＷＣＢＲサ
イクル時にローレベルとなり、試験モード設定のタイミ
ングをコントロールする。ＴＲＥＳＢはラスオンリーリ
フレッシュ（RAS ONLY REFRESH）サイクル又はＣＢＲリ
フレッシュサイクルの検知を示す信号であり、そのサイ
クル時にローレベルとなる。尚、ＣＢＲとは、カラムア
ドレスストローブ信号ＣＡＳがローアドレスストローブ
信号ＲＡＳに先立ってローレベルとなるサイクルのこと
である。ＴＥＢは試験イネーブル信号であり、この信号
がローレベルになると各試験モードが登録可能となる。

【００１２】図２に図１の実施例の具体的な回路を示
す。図２において、図１と同じものには同一の符合が付
与されている。デコーダ回路１１，１２，１３は、夫々
２個のＮＡＮＤ回路と１個のＮＯＲ回路とで構成されて
いる。ラッチ回路１４と遅延回路２１との組合せ、ラッ
チ回路１５と遅延回路２２との組合せ、及びラッチ回路
１６と遅延回路２３との組合せは、夫々１個のＮＡＮＤ
回路と３個のインバータと２個のトランスファゲート対
とで構成されるラッチ回路１４’，１５’，１６’に置
き換えられている。ラッチ回路１７，１８は、夫々３個
のインバータと２個のトランスファゲート対とで構成さ
れている。尚、１９，２０は夫々遅延回路である。ま
た、図１と図２の回路の動作タイミングは若干異なって
いる。

【００１３】コンビネーションアドレス（COMBINATION
ADDRESS ）１，２，３は設定された各アドレス値に応じ
て夫々アドレスバスに接続されている。例えば、コンビ
ネーションアドレス１は１６進法で０８Ｈ、コンビネー
ションアドレス２は１６進法で０ＤＨ、コンビネーショ
ンアドレス３は１６進法で１２Ｈに夫々設定される。こ
の場合、デコーダ回路１１にはアドレス線のＡ０Ｂ，Ａ
１Ｂ，Ａ２Ｂ，Ａ３，Ａ４Ｂが入力され、デコーダ回路
１２にはアドレス線のＡ０，Ａ１Ｂ，Ａ２，Ａ３，Ａ４
Ｂが入力され、デコーダ回路１３にはＡ０Ｂ，Ａ１，Ａ
２Ｂ，Ａ３Ｂ，Ａ４が入力される。コンビネーションア
ドレスのアドレス値自体に特別な意味はないが、コンビ
ネーションアドレス１に対してコンビネーションアドレ
ス２，３をプラス５としているのは、実際の試験の時に
テスタによるアドレス信号の発生を簡単にするためであ
り、コンビネーションアドレスの値はその他の組合せで
もよい。

【００１４】図３及び図４に図１の実施例のタイミング
チャートを示す。図２は試験イネーブル信号がイネーブ
ルとされる場合であり、図３は試験イネーブル信号がデ
ィスエーブルとされる場合である。図２を用いて試験イ
ネーブル信号が出力される場合について説明する。第１
のＷＣＢＲサイクル（図２中のＩ）においてコンビネー
ションアドレス１の一致情報（デコーダ回路１１のハイ
レベル出力）がラッチ回路１４に読み込まれてラッチさ
れる。次に、ＲＡＳの立上りでＷＣＢＲＢがローレベル
となってノードＮ２にローレベルのパルスが出力され、
ラッチ回路１４の出力がラッチ回路１７に読み込まれて
ラッチされる。

【００１５】上記動作がコンビネーションアドレス２及
び３についても同様に行われ、試験イネーブル信号であ
るＴＥＢがローレベルとなる。コンビネーションアドレ
ス２及び３の読み込みにおいては、夫々ノードＮ３及び
Ｎ４がハイレベルのとき、即ち、前回のＷＣＢＲサイク
ルにおいてコンビネーションアドレス１又は２が入力さ
れたときにのみ、コンビネーションアドレスの一致情報
（デコーダ回路１２，１３のハイレベル出力）がラッチ
回路１５又は１６にラッチされる。

【００１６】上述したように、コンビネーションアドレ
ス１，２，３がＷＣＢＲサイクルに同期して連続的に入
力されたときにＴＥＢがローレベルとなって、試験モー
ドが登録可能となる。

【００１７】次に、図４を用いて、コンビネーションア
ドレス２が誤ったアドレス値である場合について説明す
る。第１のＷＣＢＲサイクル（図４中のＩ）では、正し
いコンビネーションアドレス１が読み込まれているので
ノードＮ３，Ｎ６は夫々ハイレベルとなっている。第２
のＷＣＢＲサイクル（図４中のII）においては、本来は
正しいアドレス値のコンビネーションアドレス２（０Ｄ
Ｈ：１６進法）が読み込まれてノードＮ４がハイレベル
にならなければならない。しかしながら、ここで、コン
ビネーションアドレス２、即ちコンビネーションアドレ
ス１に続くアドレスが誤ったアドレス値である場合、ノ
ードＮ４がローレベルのままであるのでノードＮ７はハ
イレベルを保つ。

【００１８】ここで、ＷＣＢＲＢの立上りから遅延を持
ったノードＮ１がハイレベルになると、それに伴ってノ
ードＮ９がローレベルとなる。すると、ＲＥＳＥＴがロ
ーレベルとなってラッチ回路１１，１２，１３がリセッ
トされ、第３のＷＣＢＲサイクル（図４中のIII ）に正
しいアドレス値のコンビネーションアドレス３が入力さ
れてもＴＥＢはハイレベルのままであり、試験モードの
登録は行われない。コンビネーションアドレス３が誤っ
たアドレス値で入力された場合にも、上記同様にラッチ
回路１４，１５，１６がリセットされ、試験モードの登
録は行われない。

【００１９】図５にＣＢＲサイクルによる試験モードの
解除のタイミングチャートを示す。ＣＢＲサイクルを検
知したＴＲＥＳＢがＲＡＳの立上りでローレベルになる
と、ＡＮＤ１２の出力信号であるＲＥＳＥＴがローレベ
ルになり、ラッチ回路１４，１５，１６がリセットされ
る。また、ＴＲＥＳＢはラスオンリーリフレッシュを検
知したときにもローレベルとなり、上記同様にラッチ回
路１４，１５，１６がリセットされることとなる。尚、
図３、図４及び図５において、ＡＩはＤＲＡＭのアドレ
ス端子に入力されるアドレス信号である。

【００２０】以上に説明したように、本発明によれば、
ＤＲＡＭ等の半導体装置の外部端子に電源電圧よりも高
い電圧を印加することなく試験モードを設定できるの
で、半導体装置の内部トランジスタが高電圧によって劣
化することがない。また、半導体装置のバーンイン試験
において、誤った試験モードが設定されることもない。

【００２１】図６に本発明の試験モード登録回路の一実
施例を示す。この試験モード登録回路は、試験モードを
示すアドレスをデコードするデコーダ回路６０と、デコ
ード結果であるデコーダ回路６０の出力をラッチするラ
ッチ回路６１とから構成される。図６に示した従来の試
験モード登録回路との相違は、ラッチ回路６１を設けた
点にある。図７に図６の試験モード登録回路の詳細な回
路を示す。デコーダ回路６０は、ＮＡＮＤ回路（ＮＡＮ
Ｄ７１，７２）及びＮＯＲ回路（ＮＯＲ７１）で構成さ
れている。ラッチ回路６１は、ＮＡＮＤ回路（ＮＡＮＤ
７３）、インバータ（ＩＮ７１，７２，７３，７４，７
５，７６）、ＰチャネルＭＯＳトランジスタ（ＰＴ７
１，７２）、及びＮチャネルＭＯＳトランジスタ（ＮＴ
７１，７２）で構成されている。

【００２２】デコーダ回路６０はアドレスバスに接続さ
れており、デコーダ回路６０に設定されいるアドレスが
入力されたときにハイレベルの信号をラッチ回路６１に
出力する。ラッチ回路６１はＴＥＮがローレベルのとき
に、デコーダ回路６０から出力されるハイレベル信号を
ラッチする。図７においては、デコーダ回路６０にはア
ドレス信号のＡ０，Ａ１，Ａ２Ｂ，Ａ３Ｂ，Ａ４Ｂが接
続されている。従って、このデコーダ回路６０には１６
進法の０３Ｈが設定されており、そのアドレス値に応じ
たアドレスが入力されたときにハイレベルの信号を出力
する。

【００２３】このラッチ回路６１はＴＥＮのみによって
リセットされるが、このＴＥＮとしては図１に示した試
験イネーブル信号発生回路から出力される試験イネーブ
ル信号（ＴＥＮ）を用いればよい。従って、一旦試験モ
ード登録回路がハイレベルの試験モード信号をラッチす
ると、デコーダ回路６０に規定されているアドレス値以
外のアドレスが入力されてデコーダ回路６０の出力がロ
ーレベルとなってもラッチ回路６１はハイレベル信号を
出力し続ける。

【００２４】この試験モード登録回路においては、従来
の試験モードを各要素に分けた試験機能がデコーダ回路
６０に設定されたアドレス値として割当てられており、
複数の試験モード登録回路を多重選択することにより各
試験モードを実現する。例えば、従来のワード線のスト
レス試験は特定のアドレス値の入力により試験が起動さ
れ、その際にビット線はＶss（接地電位）、プレート電
極はＶssというように、関連する条件が合わせて特定さ
れていた。一方、本発明の半導体装置の試験回路におい
ては、ビット線をＶssにする、プレート電極をＶssにす
るという機能を夫々独立した試験モードとし、これら複
数の試験モードを組合せることにより各種の試験を実行
する。

【００２５】上記したワード線の試験の場合、マルチワ
ード試験、ビット線をＶssにする、プレート電極をＶss
にするという３つの試験モードを重複して設定する。ま
た、ビット線Ｖss試験においてリフレッシュサイクルを
行えば、全てのメモリセルにデータ「０」を書き込むこ
とができる。また、ビット線Ｖdd（電源電位）試験やプ
レートＶdd試験を用意すれば、様々な条件のストレス試
験を実現できる。この場合、全てのメモリセルにデータ
「１」を書き込むこともできる。従って、多様な種類の
試験モードを少ないアドレスの入力で実現できる。これ
は、半導体チップに占める試験回路の面積の削減に貢献
する。

【００２６】本発明の試験モード登録回路は、試験イネ
ーブル信号（ＴＥＮ）がディスエーブルされるまで試験
モードを維持するので、複数個の試験モード登録回路を
次々に設定することにより、従来考えられなかった試験
を実現することができる。

【００２７】図１０に本発明に係わる半導体装置の試験
回路の試験動作例を示す。この試験は、図１に示す試験
イネーブル信号発生回路及び図６に示す試験モード登録
回路を用いて試験の登録が行われ、実際の試験動作は図
示しない回路によって行われる。尚、この試験動作を行
う回路は従来から用いられている回路でよい。まず、動
作Ａ，Ｂ，Ｃによって試験イネーブル信号ＴＥＮがロー
レベルとなって、試験モードとなる。この動作は図１及
び図３を用いて説明した動作によって実現される。試験
イネーブル信号ＴＥＮがローレベルとなるので、図６に
示した試験モード登録回路に予め設定されているアドレ
スが入力すると、そのアドレスに対応した試験が登録さ
れることとなる。

【００２８】動作Ｄにおいてアドレス「０００１１」が
入力されると、そのアドレスが設定されている試験モー
ド登録回路が応答して３２ビットパラレル試験の登録を
示す試験モード信号がハイレベルとなる。すると、この
ハイレベルの試験モード信号に応答して３２ビットパラ
レル試験回路が動作し、３２ビットパラレル試験が行わ
れる。以下、Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊと次々にＷＣＢＲ
サイクルに応じて試験機能を示すアドレスが入力される
と、図１０に示すように、各種の試験が次々に行われ
る。

【００２９】次に、動作Ｋにおいて、ラスオンリーリフ
レシュ等が行われると、図１中のＴＲＥＳＢがローレベ
ルとなり、試験イネーブル信号ＴＥＮがハイレベルとな
る。すると、図６に示す試験モード登録回路の試験モー
ド信号がローレベルとなり、試験モードが解除される。
この後、試験モード登録回路に設定されているアドレス
が入力されてデコーダ回路６０の出力がハイレベルとな
っても、ＴＥＮがローレベルであるので試験モードが登
録されることはない。

【００３０】上述したように、本発明の半導体装置の試
験回路の試験動作によれば、試験モードを抜けることな
く連続的に試験を行うことができるので、試験の各要素
を個別の試験機能に分割し、それら試験機能を連続的に
登録することにより多彩な試験を実現できる。また、試
験を複数の試験機能の組合せで行うので、試験モードに
割当てるアドレスの数、延いては試験モード登録回路の
数を低減できる。尚、図１０に示した例においては、図
６の試験モード登録回路が少なくとも７つ必要である。

【００３１】本発明に係わる半導体装置の試験回路につ
いて実施例を挙げて説明したが、本発明は上記実施例に
限定されるものではなく、種々の変形例が考えられる。
図１に示した試験イネーブル信号発生回路では、試験イ
ネーブル信号の生成のためのアドレスの組合せを３つと
したが、この組合せの数は２でもよいし、４以上でもよ
い。アドレスの組合せの数が多くなるほど、誤って試験
イネーブル信号が出力される確立は低くなる。

【００３２】また、実施例として挙げたデコーダ回路、
ラッチ回路は上述した構成に限定されず、その機能を満
足すれば従来周知の回路を用いて実現してもよい。デコ
ーダ回路に入力するアドレスのビット数を種々変えても
よい。図１０に示した連続的な試験動作についても、図
１０に示した動作順序、試験の種類、試験の数等も種々
変えてもよい。

【００３３】

【発明の効果】以上に説明したように、本発明によれ
ば、半導体装置の通常の使用時に試験モードが登録され
ることはない。また、外部端子に電源電圧よりも高い電
圧を印加することなく試験モードを登録でき、半導体装
置の内部トランジスタなどが劣化することもない。更
に、試験を規定するアドレスの数を削減できるので、半
導体チップに占める試験回路の面積の割合を縮小でき
る。更に、試験試験の各要素を個別の試験機能に分割
し、それら試験機能を多重に登録することで複雑な試験
を実現できるので、半導体チップに占める試験回路の面
積を増やすことなく、試験の種類を増加することができ
る。また、複数の試験モードを同時に登録できる。

【図面の簡単な説明】

【図１】本発明の試験イネーブル信号発生回路の一実施
例を示す図である。

【図２】図１の実施例の具体的な回路を示す図である。

【図３】図１の実施例のタイミングチャートを示す図で
ある。

【図４】図１の実施例のタイミングチャートを示す図で
ある。

【図５】図１の実施例のタイミングチャートを示す図で
ある。

【図６】本発明の試験モード登録回路の一実施例を示す
図である。

【図７】図６の試験モード登録回路の詳細な回路を示す
図である。

【図８】従来の試験モード登録回路を示す図である。

【図９】従来の試験モード登録回路のデコーダ回路８１
の詳細な回路を示す図である。

【図１０】本発明に係わる半導体装置の試験回路の試験
動作例を示す図である。

【符号の説明】

１１，１２，１３，６０，８１・・・デコーダ回路１４，１４’，１５，１５’，１６，１６’，１７，１
８，６１・・・ラッチ回路１９，２０，２１，２２，２３・・・遅延回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者塩崎修三茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社内 (72)発明者松浦展巳東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者村中雅也東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】ある動作サイクルにおける複数のアドレ
スの連続的な入力を検出し、上記複数のアドレスが予め
定められた組合せであるときに試験イネーブル信号を出
力する試験イネーブル信号発生回路を有する半導体装置
の試験回路。
【請求項２】試験内容に対応したアドレスの一致を検
出してアドレス一致信号を出力するデコーダと、試験イ
ネーブル信号に応じて上記アドレス一致信号をラッチし
て試験の実行を指示する試験モード信号を出力するラッ
チ回路とを含む試験モード登録回路を複数個有し、上記複数の試験モード登録回路を組合せて起動すること
により内部回路の試験を行う半導体装置の試験回路。
【請求項３】試験内容に対応したアドレスの一致を検
出してアドレス一致信号を出力するデコーダと、上記試
験イネーブル信号に応じて上記アドレス一致信号をラッ
チして試験の実行を指示する試験モード信号を出力する
ラッチ回路とを含む試験モード登録回路を複数個有し、上記複数の試験モード登録回路を組合せて起動すること
により内部回路の試験を行う請求項１に記載の半導体装
置の試験回路。
【請求項４】上記半導体装置はダイナミックランダム
アクセスメモリであり、上記動作サイクルはＷＣＢＲサ
イクルである請求項１、２又は３に記載の半導体装置の
試験回路。