JPH10132908A - 半導体装置および半導体装置の内部機能識別方法 - Google Patents

Abstract

(57)【要約】 【課題】 ボンディングパッドの電位に従って内部機能
が設定されるボンディングオプション機能を外から非破
壊で検出することを目的とする。 【解決手段】 活性化時特定パッド（２２）の電位に従
って内部回路が接続されるパッドを基準電位源ノードへ
選択的に電気的に接続するチェック用回路（３０）を設
ける。このチェック用回路（３０）はバーンインモード
検出信号（ＢＩ）の活性化時活性状態とされる。この回
路が接続されるパッドが電気的に接続されるピン端子
（２８）のリーク電流を検出することにより、特定パッ
ドの電位、すなわち設定された内部機能を外部で同定す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部機能を特定
パッドの電位に応じて切換えることのできる半導体装置
に関し、特に、データ出力波形を特定パッドの設定電位
により決定するスルーレートコントロール（Slew Rate
Control ）機能を有する半導体記憶装置に関する。

【０００２】

【従来の技術】半導体装置、特に半導体記憶装置はさま
ざまな用途に用いられており、用いられる用途に応じて
要求される性能／機能が異なる。たとえば、半導体記憶
装置においては、用いられる用途に応じて語構成が異な
る。このような語構成が異なる場合、たとえば×８ビッ
ト構成の記憶装置と×１６ビット構成の記憶装置におい
ては、内部で有効とされるアドレスビットおよび動作可
能状態に置かれる入出力バッファ回路の数が異なる。内
部回路の構成は同じである。単に語構成のみが異なり、
要求される動作特性が同じである場合、個々の語構成に
合わせて記憶装置を設計した場合、内部回路の動作特性
が同じである場合、設計効率が悪くなる。このような場
合、両方の語構成を実現する記憶装置を設計し、用途に
応じて語構成を切換えることが行なわれる。複数種類の
記憶装置を１つのチップで実現可能とすることにより、
複数種類の記憶装置を同一製造工程で作製することがで
き、また設計効率も改善される。このような語構成の切
換は、特定のパッドの電位を要求される語構成に応じて
設定することにより行なわれる。

【０００３】このような特定のパッド電位をボンディン
グワイヤやマスク配線を用いて設定することにより語構
成変更などの仕様を変更する構成は、他の搭載される動
作モードおよび性能／機能の設定においても用いられて
いる。以下の説明においては、「内部機能」という用語
は、このような語構成、ＥＤＯ（エクステンディッド・
データ・アウトプット）とスタティックコラムモードの
ような動作モード、８Ｋリフレッシュサイクルおよび４
Ｋリフレッシュサイクルのような仕様で定められる構成
に加えて、以下に説明するような記憶装置のデータ出力
時のデータの変化速度の設定などの構成をすべて含む。
すなわち、「内部機能」は、特定のパッド電位に従って
そのモード／態様が設定される「ボンディングオプショ
ン」の機能／構成のすべてを示す。

【０００４】

【発明が解決しようとする課題】図１５は、パッド電位
により内部機能を設定する構成を概略的に示す図であ
る。図１５においては、パッドＰＤが内部配線ＩＮＬを
介してボンディングオプション機能回路ＢＯＦに電気的
に接続される。ここで、「電気的に接続される」は、接
続される両者間に電流が流れる経路が形成されることを
示す。ボンディングオプション機能回路ＢＯＦは、パッ
ドＰＤの電位に従って実現する機能が決定される。パッ
ドＰＤはボンディングワイヤＢ１を介して第１の基準電
位である電源電圧Ｖｄｄを供給するフレームリード端子
ＶＦｄに電気的に接続されるかまたは、第２の基準電位
または接地電圧Ｖｓｓを伝達するフレームリード端子Ｖ
ＦｓにボンディングワイヤＢ２を介して電気的に接続さ
れる。パッドＰＤが電源電圧Ｖｄｄのレベルまたは接地
電圧Ｖｓｓのレベルに設定されることにより、ボンディ
ングオプション機能回路ＢＯＦは、その実現する機能が
決定される。

【０００５】半導体装置は、機械的損傷を保護するため
に、樹脂封止されるかまたはパッケージに実装される。
この場合、パッドＰＤは外部からは接触することができ
ない。フレームリードＶＦｄおよびＶＦｓが外部ピン端
子であり外部接触が可能なだけである。したがって、半
導体装置をパッケージに実装した後（樹脂封止の後）、
パッドＰＤの電位が電源電圧Ｖｄｄレベルにあるのか、
接地電圧Ｖｓｓレベルにあるのかを外部から知ることは
できない。このパッドＰＤの設定電位を外部から知るこ
とができないため、ボンディングオプション機能回路Ｂ
ＯＦが、要求どおりの内部機能を実現しているかどうか
を容易に判定することができない。このボンディングオ
プション機能回路ＢＯＦが実現する内部機能を判定する
ためには、この封止樹脂を取除き、パッドＰＤ部分を露
出させる必要がある。この場合、その半導体装置は再び
使用することができない。

【０００６】したがって、製品出荷時において、間違っ
た内部機能を有する半導体装置が出荷される可能性があ
った。

【０００７】それゆえ、この発明の目的は、ボンディン
グオプション機能を実現する特定のパッドの設定電位を
外部から容易に測定することのできる半導体装置を提供
することである。

【０００８】この発明の他の目的は、データ出力時のそ
の出力端子の信号波形を変更するスルーレートコントロ
ール機能が要求どおり正確に設定されているか否かを外
部から容易に識別することのできる半導体記憶装置を提
供することである。

【０００９】

【課題を解決するための手段】請求項１に係る半導体装
置は、内部機能を決定する電位を与える特定パッドと別
に設けられ、内部回路に電気的に接続される通常パッド
と、チェック指示信号とこの特定パッドの電位とを受
け、チェック指示信号の活性化時活性化され、特定パッ
ドの電位に応じて通常パッドを基準電位源ノードに電気
的に接続するチェック用手段とを備える。

【００１０】請求項２に係る半導体装置は、請求項１の
装置において、通常パッドは第１の内部回路に電気的に
接続される第１のパッドと、この第１のパッドと別に設
けられかつ第２の内部回路と電気的に接続される第２の
パッドとを含む。またこの請求項２に係る装置は、チェ
ック用手段が、チェック指示信号と特定パッドの電位と
を受け、チェック指示信号の活性化時第１のパッドを特
定パッドの電位に従って第１の基準電位源ノードへ電気
的に接続する第１の手段と、チェック指示信号の活性化
時、特定パッドの電位に応じて第１の手段と相補的に動
作して第２のパッドを基準電位源ノードへ電気的に接続
する第２の手段とを備える。

【００１１】請求項３に係る半導体装置は、請求項１の
装置において、チェック用手段が、チェック指示信号の
活性化時通常パッドを第１の基準電位源ノードへ電気的
に接続する第１の手段と、チェック指示信号の活性化時
特定パッドの電位に応じて第１の手段と相補的に動作し
て通常パッドを第１の基準電位源ノードの電位レベルと
異なる電圧レベルの第２の基準電位源ノードへ電気的に
接続する第２の手段とを備える。

【００１２】請求項４に係る半導体装置は、請求項１か
ら３のいずれかの装置において、半導体装置がデータを
検索自在に格納する記憶装置であり、内部機能は、デー
タを装置外部へ出力する出力回路の出力ノードの電位変
化速度である。この電位変化速度が、特定パッドの電位
に応じて設定される。

【００１３】請求項５に係る半導体装置は、請求項１か
ら４のいずれかの装置において、記憶装置が装置外部か
ら繰返し与えられるクロック信号に同期して外部からの
信号およびデータを取込むクロック同期型スタティック
・ランダム・アクセス・メモリであり、チェック指示信
号は、バーンインモード検出手段からのバーンインモー
ド検出信号が共用される。

【００１４】請求項６に係る半導体装置の内部機能識別
方法は、特定パッドの電位に従って内部機能が設定され
る半導体装置の内部機能識別方法であり、この半導体装
置へチェック指示信号を与えるステップと、この半導体
装置の予め定められた内部回路に電気的に接続されるピ
ン端子に生じるリーク電流を測定するステップと、測定
されたリーク電流値に従ってこの半導体装置の設定され
た内部機能を同定するステップとを備える。半導体装置
は、チェック指示信号が与えられると特定パッドの電位
に応じて予め定められたピン端子を装置内部の基準電位
源ノードへ選択的に接続する手段を含む。

【００１５】チェック指示信号の活性化時、特定パッド
の電位に応じて通常パッドが基準電位源ノードに選択的
に電気的に接続される。通常パッドは内部回路に電気的
に接続されており、したがって外部ピン端子に電気的に
接続されている。この外部ピン端子を介して通常パッド
に生じるリード電流を測定することにより、通常パッド
が基準電位源ノードに電気的に接続されているか否かを
識別することができる。この通常パッドと基準電位源ノ
ードとの間の電気的な接続／非接続は、特定パッドの電
位に対応する。したがって、リーク電流値を測定するこ
とにより、特定パッドの電位を同定することができ、応
じて設定された内部機能を同定することができる。

【００１６】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う半導体装置の全体構成を概略的に示すブロック図であ
る。図１においては、半導体装置として、クロック信号
ＣＬＫに同期して外部からの制御信号およびデータを取
込むクロック同期型スタティック・ランダム・アクセス
・メモリが示される。

【００１７】図１において、半導体装置は、スタティッ
ク型メモリセルが行列状に配列されるメモリセルアレイ
１と、与えられた行アドレス信号に従ってメモリセルア
レイ１の対応の行（ワード線）を選択状態へ駆動する行
選択回路２と、与えられた列アドレス信号に従ってメモ
リセルアレイ１の対応の列（ビット線対）を選択する列
選択回路３とを含む。この行選択回路２は、与えられた
アドレス信号をデコードするロウデコーダおよびロウデ
コーダからのデコード信号に従って対応の行に配設され
たワード線を選択状態へ駆動するワード線ドライバを含
む。列選択回路３は、与えられた列アドレス信号をデコ
ードし、列選択信号を生成するコラムデコーダと、コラ
ムデコーダからの列選択信号に従ってメモリセルアレイ
１の対応の列（ビット線対）を選択し、内部データバス
（書込／読出データバス）へ接続する列選択ゲートを含
む。

【００１８】半導体装置は、さらに、入力端子４ａ〜４
ｆへ与えられる書込制御信号／ＧＷ、／ＭＢＷ、／ＢＷ
１、／ＢＷ２、／ＢＷ３、および／ＢＷ４をクロック入
力端子５を介して与えられるクロック信号ＣＬＫの立上
がりに同期して取込み内部書込制御信号を発生する書込
制御バッファ６と、書込制御バッファ６からの内部書込
制御信号に従ってメモリセルアレイ１に対する書込動作
を制御する書込制御回路７と、書込制御回路７からの書
込制御信号と入力レジスタ８から与えられる書込データ
とに従って、メモリセルアレイ１の選択メモリセルへデ
ータを書込む書込ドライバ９を含む。

【００１９】信号／ＧＷは、グローバルライト信号であ
り、入力レジスタ８から与えられる３２ビットのデータ
すべてを同時に書込む動作を指示する。信号／ＭＢＷ
は、マスタバイトライト信号であり、その活性化時３２
ビットの入力レジスタ８から与えられるデータをバイト
単位で書込の制御が可能となる。信号／ＢＷ１、／ＢＷ
２、／ＢＷ３および／ＢＷ４は、バイトライト信号であ
り、３２ビットデータのそれぞれ第１バイト、第２バイ
ト、第３バイトおよび第４バイトに対するデータの書込
を制御する。書込制御回路７は、この書込制御バッファ
６から与えられる書込制御信号をクロック信号ＣＬＫの
立上がりに同期してラッチし、バイト単位で書込を制御
する。入力レジスタ８は、データ入力端子１０を介して
与えられる３２ビットデータをクロック信号ＣＬＫに同
期して取込み、書込ドライバ９へ与える。書込ドライバ
９においては、この書込制御回路７からの書込制御信号
に従って、書込が指定されたバイトに対して設けられた
ドライバ回路が活性化され、この入力レジスタ８から与
えられる書込データを対応のメモリセルバイトへ書込
む。

【００２０】半導体装置は、さらに、入力端子１１ａ、
１１ｂ、および１１ｃを介して与えられる信号／ＣＳ、
／ＡＤＳＣ、および／ＡＤＳＰをクロック信号ＣＬＫの
立上がりに同期して取込み、信号／ＣＳの活性化時、信
号／ＡＤＳＣおよび／ＡＤＳＰをデコードし、そのデコ
ード結果に従ってアドレス取込指示およびアドレス取込
タイミングを与えるアドレス制御バッファ１２と、アド
レス制御バッファ１２からのアドレス取込指示に応答し
て信号／ＣＳをラッチするチップセレクトレジスタ１３
と、アドレス制御バッファ１２からのアドレス取込指示
の活性化時活性化され、外部からのアドレス信号をラッ
チするアドレスレジスタ１４と、アドレス制御バッファ
１２からのアドレス取込指示およびアドレス取込タイミ
ング指示信号に従ってアドレスレジスタ１４からのアド
レスを取込み内部アドレス信号を発生するアドレス発生
回路１５を含む。

【００２１】信号／ＣＳは、チップセレクト信号であ
り、この半導体装置が選択状態に置かれたことを示す。
チップセレクトレジスタ１３からの内部チップセレクト
信号ＺＣＳの活性化時、この半導体装置の内部回路が動
作して、データの書込／読出が行なわれる。信号／ＡＤ
ＳＣは、アドレスステータスコントローラ信号であり、
メモリコントローラから、アドレスが与えられたことを
示す。信号／ＡＤＳＰは、アドレスステータスプロセサ
信号であり、プロセサからアドレス取込指示が与えられ
たことを示す。アドレス制御バッファ１２は、この信号
／ＡＤＳＣおよび／ＡＤＳＰの一方が活性状態のとき、
アドレス取込タイミングおよびアドレス取込指示を与え
る。アドレス発生回路１５は、このアドレス制御バッフ
ァ１２からアドレス取込指示が与えられたときにアドレ
スレジスタ１４からの内部アドレス信号を取込んで、そ
の取込んだアドレス信号を行選択回路２および列選択回
路３へ与える。

【００２２】アドレス制御バッファ１２は、また入力端
子１１ｄへ与えられるアドレスアドバンス指示信号／Ａ
ＤＶをクロック信号ＣＬＫの立上がりに同期して取込
み、アドレス発生回路１５へ与える。アドレス発生回路
１５は、このアドレスアドバンス指示信号／ＡＤＶがク
ロック信号ＣＬＫの立上がり時に活性状態のときには、
取込んだアドレスを変化させて内部アドレス信号を生成
して行選択回路２および列選択回路３へ与える。このア
ドレス発生回路１５がアドレスアドバンス指示信号／Ａ
ＤＶに従って自動的にアドレス信号を生成するとき、ア
ドレスの変化シーケンスは、入力端子１６へ与えられる
信号ＭＯＤＥにより決定される。この信号ＭＯＤＥがＨ
レベルまたはＬレベルに設定されるときに、そのアドレ
ス変化態様はインターリーブモードまたはリニアモード
に設定される。リニアモードにおいては、アドレス発生
回路１５は、取込んだアドレスを初期アドレスとして順
次アドレスを変化させる。インターリーブモードのとき
には、アドレス発生回路１５は、下位２ビットを交互に
反転させて内部アドレス信号を生成する。ここで、アド
レス発生回路１５は連続的にアドレスを発生させること
ができるのは４つのアドレスのみである構成を想定して
いる。このアドレス発生回路１５が順次内部アドレス信
号を生成するモードは、「バーストモード」と呼ばれ
る。

【００２３】半導体装置は、さらに、接続端子１７から
与えられるフォールスルー指示信号ＦＴに従ってデータ
出力モードが設定され、かつメモリセルアレイ１の列選
択回路３により選択されたメモリセルデータを受ける出
力レジスタ１８と、入力端子１９に与えられる出力イネ
ーブル信号／ＯＥの活性化時活性化され、出力レジスタ
１８から与えられるデータをバッファ処理して入出力端
子１０へ出力する出力バッファ２０を含む。出力レジス
タ１８は、フォールスルー指示信号ＦＴが活性状態のと
き（Ｈレベル）スルー状態に設定され、メモリセルアレ
イ１における選択メモリセルデータを単にバッファ処理
して伝達する。一方、このフォールスルー指示信号ＦＴ
が非活性状態に設定されると、出力レジスタ１８は、ク
ロック信号ＣＬＫに同期してメモリセルアレイ１から読
出されたデータをラッチして出力バッファ２０へ与え
る。出力バッファ２０は、特定のパッド２２の電位レベ
ルに従って出力ノード（データ入出力端子１０）の駆動
速度が設定される。これにより、処理用途に応じたデー
タ出力速度を有する半導体記憶装置が実現される。

【００２４】半導体装置は、さらに、クロック信号ＣＬ
Ｋとモード信号ＭＯＤＥに従ってバーンインモードが指
定されたか否かを検出するバーンイン検出回路２４と、
バーンイン検出回路２４からのバーンイン検出信号ＢＩ
の活性化時行選択回路２および列選択回路３の活性期間
を変更するセル選択制御回路２６と、パッド２２の設定
電位ＳＲ（スルーレートコントロール信号）とバーンイ
ンモード検出信号ＢＩに従って内部回路に接続される端
子２８を基準電位源ノードへ選択的に接続するチェック
用回路３０を含む。

【００２５】セル選択制御回路２６は、このバーンイン
モード検出信号ＢＩの活性化時、行選択回路２および列
選択回路３を常時動作状態とする。一方、このバーンイ
ン検出信号ＢＩの非活性化時には、セル選択制御回路２
６はアドレス発生回路１５からのアドレス信号の変化を
検出し、その変化検出時点から所定の期間のみ行選択回
路２および列選択回路３を活性状態とする。

【００２６】この本実施の形態１においては、パッド２
２の設定電位（スルーレートコントロール信号ＳＲ）に
より規定される内部機能は出力バッファ２０の出力ノー
ド駆動速度である。

【００２７】図２は、図１に示すバーンイン検出回２４
の構成の一例を示す図である。図２において、バーンイ
ン検出回路は、モード信号ＭＯＤＥを所定時間遅延しか
つその論理を反転する反転遅延回路２４ａと、モード信
号ＭＯＤＥと反転遅延回路２４ａの出力信号を受けるＡ
ＮＤ回路２４ｂと、クロック信号ＣＬＫの立上がりエッ
ジでＡＮＤ回路２４ｂの出力信号を取込むＤラッチ２４
ｃを含む。このＤラッチ２４ｃの出力Ｑからバーンイン
モード検出信号ＢＩが出力される。次に動作について図
２（Ｂ）に示す波形図を参照して説明する。

【００２８】モード信号ＭＯＤＥは、クロック信号ＣＬ
Ｋと同じ周期でＨレベルおよびＬレベルを交互に繰返
す。この場合、モード信号ＭＯＤＥは、クロック信号Ｃ
ＬＫの立上がり時に、Ｈレベルとされる。反転遅延回路
２４ａは、このモード信号ＭＯＤＥの論理を反転しかつ
所定時間遅延している。したがって、ＡＮＤ回路２４ｂ
からは、モード信号ＭＯＤＥの立上がりに応答して反転
遅延回路２４ａが有する遅延時間Ｈレベルとされる信号
がＤ型フリップフロップ２４ｃのＤ入力へ与えられる。
このＡＮＤ回路２４ｂの出力信号は、クロック信号ＣＬ
Ｋの立上がりエッジでＤ型フリップフロップ２４ｃによ
り取込まれる。したがって、ＡＮＤ回路２４ｂの出力信
号がＨレベルとなる間、すなわちモード信号ＭＯＤＥが
ＬレベルからＨレベルへ立上がる動作が繰返される期
間、このＤ型フリップフロップ２４ｃからのバーンイン
モード検出信号ＢＩはＨレベルに保持される。モード信
号ＭＯＤＥがＬレベルに固定されると、ＡＮＤ回路２４
ｂの出力信号もＬレベルに固定される。したがってこの
状態においては、クロック信号ＣＬＫの立上がり時にお
いてＡＮＤ回路２４ｂの出力信号がＬレベルであり、Ｄ
型フリップフロップ２４ｃからのバーンインモード検出
信号ＢＩはＬレベルとされ、バーンインモード終了が指
示される。

【００２９】この半導体装置は、適用される用途が決定
されると、アドレスシーケンスが固定的に設定される
（このバーストアドレスシーケンスは、適用されるプロ
セサの種類により設定されるためである）。したがっ
て、モード信号ＭＯＤＥをＨレベルとＬレベルの間でト
グルする動作モードにより、バーンインモードを検出す
ることにより、ユーザが誤ってバーンインモードを設定
することがない。バーンインモードは、製品出荷前に行
なわれる最終テストであり、ユーザはこのようなモード
を用いることはなく、ユーザが使用しない動作モードで
バーンインモードを設定することにより、ユーザの半導
体装置の実際の使用時において誤ってバーンインモード
が設定されるのを防止することができる。

【００３０】なお、この図２（Ａ）に示すバーンイン検
出回路２０の構成は単なる一例であり、ユーザが通常動
作時に使用しない信号の状態の組合せでバーンインモー
ドが設定される構成が利用されればよい。

【００３１】［セル選択列制御回路の構成］図３（Ａ）
は、図１に示すセル選択制御回路２６の構成の一例を概
略的に示す図である。図３（Ａ）において、セル選択制
御回路２６は、アドレス発生回路１５から与えられる内
部アドレス信号の変化を検出するアドレス変化検出回路
２６ａと、アドレス変化検出回路２６ａからのアドレス
変化検出信号ＡＴＤに応答して所定の時間幅を有するワ
ンショットのパルス信号ＰＵを発生するワンショットパ
ルス発生回路２６ｂと、バーンインモード検出信号ＢＩ
とワンショットパルス発生回路２６ｂからのワンショッ
トパルスＰＵを受けるＯＲ回路２６ｃを含む。ＯＲ回路
２６ｃから、図１に示す行選択回路２および列選択回路
３を活性状態とする信号ＡＣＴが与えられる。この信号
ＡＣＴが活性状態のとき、行選択回路２および列選択回
路３は動作状態とされる。図３（Ｂ）は、図３（Ａ）に
示すセル選択制御回路２６の動作を示す波形図である。
以下、この図３（Ｂ）に示す波形図を参照して図３
（Ａ）に示すセル選択制御回路２６の動作について説明
する。

【００３２】内部アドレスが変化すると、この変化を検
出して、アドレス変化検出回路２６ａは、所定の時間幅
を有するワンショットのパルス信号のパルス変化検出信
号ＡＴＤを生成する。ワンショットパルス発生回路２６
ｂは、このアドレス変化検出信号ＡＴＤの立上がりに応
答してワンショットのパルス信号を生成する。バーンイ
ンモード検出信号ＢＩがＬレベルのときには、ＯＲ回路
２６ｃからは、活性化信号ＡＣＴとして、このワンショ
ットパルス発生回路２６ｂからのパルス信号ＰＵが与え
られる。したがって、バーンインモード検出信号ＢＩが
Ｌレベルの非活性状態のとき、すなわち通常動作モード
時においては、アドレス変化に従ってクロック信号ＣＬ
Ｋのサイクル期間にかかわらず、一定の時間の間のみ行
選択回路２および列選択回路３は活性状態とされる。

【００３３】一方、バーンインモード検出信号ＢＩがＨ
レベルとされると、アドレス変化検出信号ＡＴＤに従っ
てパルス信号ＰＵは生成されるが、このパルス信号ＰＵ
にかかわらず、活性化信号ＡＣＴはＨレベルの活性状態
に固定される。バーンインモード時においては、各回路
構成要素に電圧ストレスを印加する。したがって、クロ
ック信号の周期が長いときには、このクロック周期の長
い期間列選択回路３および行選択回路２を動作させ、各
回路に十分電圧ストレスが印加されるようにする。

【００３４】なお、この図３（Ａ）に示すセル選択列制
御回路２６の構成において、アドレス変化検出回路２６
ａは、内部チップセレクト信号ＺＣＳの活性化時のみア
ドレス変化検出信号ＡＴＤを生成するように構成されて
もよい。アドレス変化検出回路は、たとえばアドレス信
号の各ビットに対し、遅延回路を設け、この遅延回路出
力と対応のアドレス信号ビットを受ける一致検出回路を
用いることにより容易に実現することができる。

【００３５】［出力バッファの構成］図４は、図１に示
す出力バッファ２０の構成を概略的に示す図である。図
４においては、１ビットのデータ入出力端子１０ａに対
して設けられる出力バッファ回路の構成を示す。図４に
おいて、出力バッファ２０は、出力イネーブル信号／Ｏ
Ｅの活性化時活性化され、内部からの読出データＲＤを
バッファ処理してデータ入出力端子１０ａへ伝達するバ
ッファ回路２０ａと、図１に示すパッド２２の設定電位
（信号ＳＲで示す）に従ってこのバッファ回路２０ａに
対する供給電流量を調整する駆動力調整回路２０ｂおよ
び２０ｃを含む。

【００３６】バッファ回路２０ａは、その駆動力調整回
路２０ｂおよび２０ｃから供給される電流量に従って、
そのデータ入出力端子１０ａを内部読出データＲＤに応
じた電位レベルへ駆動する。駆動力調整回路２０ｂは、
内部電源ノードとバッファ回路２０ａの一方動作電源ノ
ードの間に接続され、そのゲートが接地電圧Ｖｓｓを受
けるように接続されるｐチャネルＭＯＳトランジスタＰ
Ｑ１と、このＭＯＳトランジスタＰＱ１と並列に設けら
れ、パッド２２の設定電位の論理を反転した信号ＺＳＲ
をゲートに受けるｐチャネルＭＯＳトランジスタＰＱ２
を含む。ＭＯＳトランジスタＰＱ２の電流供給力は、Ｍ
ＯＳトランジスタＰＱ１のそれによりも大きくされる。
ＭＯＳトランジスタＰＱ１は、常時導通状態にあり、ゲ
ート幅とゲート長の比により与える電流供給力をもって
電源ノードからバッファ回路２０ａの一方動作電源ノー
ドへ電流を供給する。

【００３７】駆動力調整回路２０ｃは、バッファ回路２
０ａの他方電源ノードと接地ノードの間に接続されかつ
そのゲートに電源電圧Ｖｄｄを受けるｎチャネルＭＯＳ
トランジスタＮＱ１と、このＭＯＳトランジスタＮＱ１
と並列に接続されかつそのゲートがパッド２２（図１参
照）の設定電位（信号ＳＲ）を受けるｎチャネルＭＯＳ
トランジスタＮＱ２を含む。ＭＯＳトランジスタＮＱ２
の電流供給力は、ＭＯＳトランジスタＮＱ１の電流供給
力よりも大きくされる。ＭＯＳトランジスタＮＱ１は、
そのゲートに電源電圧Ｖｄｄを受けており、常時導通し
て、バッファ回路２０ａの放電電流を吸収する。

【００３８】パッド２２が電源電圧Ｖｄｄレベルに固定
されると、信号ＳＲがＨレベルの信号となる。この状態
においては、駆動力調整回路２０ｂにおけるｐチャネル
ＭＯＳトランジスタＰＱ２および駆動力調整回路２０ｃ
におけるｎチャネルＭＯＳトランジスタＮＱ２がともに
オン状態となる。したがって、駆動力調整回路２０ｂ
は、ＭＯＳトランジスタＰＱ１およびＰＱ２を介して電
源ノードから電流をバッファ回路２０ａの一方動作電源
ノードへ供給し、一方、駆動力調整回路２０ｃは、バッ
ファ回路２０ａの他方動作電源ノードから接地ノード
へ、ＭＯＳトランジスタＮＱ１およびＮＱ２を介して電
流を放電する。したがって図５に示すように、バッファ
回路２０ａのデータ入出力端子１０ａの駆動力が大きく
され、データ入出力端子１０ａのデータＤＱａが高速で
変化する。

【００３９】一方、パッド２２が接地電圧レベルに設定
されると、信号ＳＲがＬレベルとなり、ＭＯＳトランジ
スタＰＱ２およびＮＱ２はともにオフ状態となる。この
状態においては、駆動力調整回路２０ｂは、ＭＯＳトラ
ンジスタＰＱ１を介してのみバッファ回路２０ａへ電流
を供給し、駆動力調整回路２０ｃは、ＭＯＳトランジス
タＮＱ１を介してバッファ回路２０ａからの放電電流を
接地ノードへ放電する。したがってこの状態において
は、バッファ回路２０ａの電流駆動力が小さくされ、図
５に示すように、このデータ入出力端子１０ａ上のデー
タＤＱａは比較的緩やかに変化する。

【００４０】したがってこのパッド２２の電位と電源電
圧Ｖｄｄレベルまたは接地電圧Ｖｓｓレベルに設定する
ことにより、出力バッファ２０の動作速度を設定するこ
とができる（出力負荷が同程度のとき）。

【００４１】このパッド２２の電位（信号ＳＲ）のレベ
ルを固定することにより、１つのチップで、高速でデー
タを出力するチップおよび比較的低速でデータを出力す
るチップを実現することができる。特に、クロック同期
型半導体装置の場合、クロック信号に同期してデータの
サンプリングが行なわれる。したがってこのクロック信
号の立上がりエッジにおいて、データは確実に確定状態
とする必要がある。したがって、このクロック信号に対
する読出データのセットアップ時間およびホールド時間
を確保する必要がある。このパッド２２の電位を選択的
に設定することにより、用いられる動作環境（クロック
周波数）に応じて、この出力ノード駆動速度およびセッ
トアップ時間を設定することができる。

【００４２】また、図６に示すように、半導体記憶装置
４０とプロセサ５０とが、回路基板上の配線ＢＩＬで相
互接続される場合、このボード上配線ＢＩＬの抵抗およ
び容量はボード上の半導体記憶装置４０およびプロセサ
５０の配置により異なる。したがってこのボード上配線
ＢＩＬの負荷が比較的小さい場合には、出力バッファの
駆動力を小さくし、このボード上配線ＢＩＬの負荷が大
きい場合には、この出力バッファの駆動力を大きくす
る。この場合、ボード上配線ＢＩＬの負荷に応じた出力
バッファ２０の電流供給力（出力ノード駆動力）が達成
される。したがって、同じシステムクロック周波数で動
作する環境において、ボード上配線ＢＩＬの負荷に合わ
せて出力バッファの駆動力を調整することにより、リン
ギングなどの発生を伴うことなく確実に正確なデータを
生成することができ、システム性能に応じた半導体記憶
装置を実現することができる。

【００４３】［チェック用回路の構成１］図７は、図１
に示すチェック用回路の構成を示す図である。図７にお
いては、内部回路に電気的に接続される通常パッド２８
として、バイトライト信号／ＢＷ１を受ける端子４ｃに
接続されるパッドが一例として示される。したがって、
このパッド２８に内部配線５１を介して電気的に接続さ
れる内部回路５０は、図１に示す書込制御バッファ６に
対応する。内部回路５０は、その入力初段に、ｐチャネ
ルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジ
スタで構成されるＣＭＯＳインバータ５０ａを含む。

【００４４】チェック用回路３０は、バーンインモード
検出信号ＢＩとパッド２２上の電位（信号ＳＲ）を受け
る２入力ＡＮＤ回路３０ａと、内部配線５１と接地ノー
ドＶｓｓの間に接続されかつそのゲートにＡＮＤ回路３
０ａの出力信号を受けるｎチャネルＭＯＳトランジスタ
３０ｂを含む。パッド２２は、図７において破線で示す
ボンディングワイヤにより電源電圧Ｖｄｄレベルまたは
接地電圧Ｖｓｓレベルに設定される。次に動作について
説明する。

【００４５】通常動作モード時においては、バーンイン
モード検出信号ＢＩはＬレベルであり、ＡＮＤ回路３０
ａの出力信号はＬレベルに固定される。したがってこの
状態においては、ＭＯＳトランジスタ３０ｂはオフ状態
にあり、内部回路５０（書込制御バッファ６）は、この
ピン端子４ｃのパッド２８および内部配線５１を介して
与えられる信号に応じて動作する。

【００４６】バーンインモードが指定されると、バーン
インモード検出信号ＢＩがＨレベルとなり、ＡＮＤ回路
３０ａがバッファ回路として動作する。パッド２２が電
源電圧Ｖｄｄレベルに設定される場合には、信号ＳＲが
Ｈレベルであり、ＡＮＤ回路３０ａの出力信号がＨレベ
ルとなり、ＭＯＳトランジスタ３０ｂがオン状態とな
る。一方、パッド２２が接地電圧Ｖｓｓレベルに設定さ
れている場合には、信号ＳＲがＬレベルとなり、ＡＮＤ
回路３０ａの出力信号がＬレベルとなり、ＭＯＳトラン
ジスタ３０ｂがオフ状態となる。内部回路５０の入力初
段バッファ５０ａは、構成要素であるＭＯＳトランジス
タのゲートが内部配線５１に接続されている。したがっ
てこの内部配線５１から入力初段バッファ５０ａを介し
ての電流経路は存在しない。したがって、このピン端子
４ｃにＨレベルの信号を与えることにより、ＭＯＳトラ
ンジスタ３０ｂのオン状態／オフ状態に応じて、パッド
２８から内部配線５１を介して接地ノードＶｓｓに選択
的に電流が流れる経路が生成されれば、外部のテスタ
で、このピン端子４ｃのリーク電流の有無を測定するこ
とにより、ＭＯＳトランジスタ３０ｂがオン状態にある
かまたはオフ状態にあるか、すなわちパッド２２の設定
電圧レベルを識別することができる。パッド２２の設定
電位レベルが識別されることにより、出力バッファのス
ルーレートが低減されているか否かを識別することがで
きる。

【００４７】バーンインモード設定時において、半導体
装置は初期状態に設定されており、バイトライト信号／
ＢＷ１はＨレベルである。したがって通常のテスタを用
いてバーンインモード時に、この半導体装置の設定され
た内部機能（出力ノード駆動速度）を識別することがで
きる。

【００４８】図８は、半導体装置の内部機能の識別を行
なうテスト環境の構成を概略的に示す図である。図８に
おいては、半導体装置４０のピン端子４０ａ、４０ｂお
よび４ｃへそれぞれ所定のシーケンスでテスタ６０から
信号（電圧）が印加される。このテスタ６０は、この半
導体装置４０のテスト時に印加される信号波形を記憶し
かつ所定のシーケンスで信号（電圧）を印加するテスト
制御回路６０ａと、このテスト制御回路６０ａの出力信
号と通常パッド２８に電気的に接続されるピン端子４ｃ
の間に接続される電流計６０ｂを含む。バーンインモー
ド設定はテスト制御回路６０ａにより行なわれる。この
とき、テスト制御回路６０ａは、ピン端子４ｃに対しＨ
レベルの信号を出力する。この電流計６０ｂに流れる電
流量を測定することにより、半導体装置４０のピン端子
４ｃのリーク電流の有無を測定することができ、応じて
この半導体装置４０のスルーレートが調整されているか
否かを識別することができる。

【００４９】ピン端子４ｃにおいては、スタンバイ時に
許容される電流リークが存在する。この許容リーク電流
値よりも大きな電流をＭＯＳトランジスタ３０ｂが供給
すればよく、ＭＯＳトランジスタ３０ｂはそれほど大き
な電流駆動力は要求されない。また、通常、バーンイン
モードにおいては、複数の半導体装置が同時にテストさ
れる。したがって、同じ製造工程で製造された半導体装
置を同時にバーンイン試験を行なう場合、チェック用回
路３０におけるリーク電流が小さくても、これらの複数
の同時にバーンインテストされる半導体装置のピン端子
のリーク電流が加算されるため、この電流値が高くな
り、個々の半導体装置４０におけるチェック用回路３０
におけるＭＯＳトランジスタ３０ｂの電流駆動力が小さ
くても、十分にこの電流計６０ｂにより、半導体装置４
０において、チェック用回路３０により通常パッド２８
が接地ノードに電気的に接続されているか否かを識別す
ることができる。

【００５０】［チェック用回路２］図９は、チェック用
回路の変更例の構成を示す図である。図９に示すチェッ
ク用回路は、バーンインモード検出信号ＺＢＩとパッド
２２上の電位（信号ＳＲ）を受けるＮＯＲ回路３０ｃ
と、ＮＯＲ回路３０ｃの出力信号の活性化時、内部配線
５１を接地ノードへ電気的に接続するｎチャネルＭＯＳ
トランジスタ３０ｂを含む。バーンインモード検出信号
ＺＢＩは、バーンインモード設定時、Ｌレベルとされ、
通常動作モード時にはＨレベルとされる。他の構成は、
図７に示す構成と同じであり、対応する部分には同一参
照番号を付し、それらの説明は省略する。

【００５１】この図９に示すチェック用回路の構成の場
合、通常動作モード時においては、バーンインモード検
出信号ＺＢＩがＨレベルであり、ＮＯＲ回路３０ｃの出
力信号がＬレベルとなり、内部配線５１は、接地ノード
から電気的に切離される。この状態においては、内部回
路５０は、パッド２８に与えられる信号に応じた信号を
出力する。バーンインモード設定時においては、バーン
インモード検出信号ＺＢＩがＬレベルとなり、ＮＯＲ回
路３０ｃが、インバータとして動作する。したがって、
パッド２２の電位が電源電圧Ｖｄｄレベルの場合には、
信号ＳＲがＨレベルとなり、ＮＯＲ回路３０ｃの出力信
号がＬレベルとなる。一方、パッド２２が、接地電圧Ｖ
ｓｓレベルに設定されると、信号ＳＲはＬレベルとな
り、ＮＯＲ回路３０ｃの出力信号はＨレベルとなる。

【００５２】したがって、このＭＯＳトランジスタ３０
ｂが、信号ＳＲの電位レベルに応じてオン状態またはオ
フ状態に設定される。これにより、外部ピン端子４ｃに
電気的に接続されるパッド２８に電流経路が形成され
る。ピン端子４ｃにＨレベルの信号を与えてそのピン端
子４ｃにおけるリーク電流を測定し、そのリーク電流の
大きさ（有無）に応じてパッド２２の設定電位レベルを
識別することができる。すなわちパッド２２が電源電圧
Ｖｄｄレベルに設定されているときには、ピン端子４ｃ
におけるリーク電流は生じず（または極めて小さい：内
部回路５０におけるリーク電流のみ）、パッド２２が接
地電圧Ｖｓｓレベルに設定されている場合には、ピン端
子４ｃに大きなリーク電流が流れる。

【００５３】［チェック用回路３］図１０は、この発明
に従うチェック用回路の第３の構成を示す図である。図
１０において、図９に示す構成と同様、内部配線５１に
対して、パッド２２の電位（信号ＳＲ）とバーンインモ
ード検出信号ＺＢＩに従って、内部配線５１の接地ノー
ドへ電気的に接続するチェック用回路３０が設けられ
る。この内部配線５１は、内部回路５０を外部ピン端子
４ａに接続されるパッド２８に電気的に接続する。この
ピン端子４ａへは、図１に示すグローバルライト信号／
ＧＷが与えられる。チェック用回路３０は、バーンイン
モード検出信号ＺＢＩとパッド２２上の電位（信号Ｓ
Ｒ）を受けるＮＯＲ回路３０ｃと、ＮＯＲ回路３０ｃの
出力信号に従って、内部配線５１を接地ノードへ電気的
に接続するｎチャネルＭＯＳトランジスタ３０ｂを含
む。

【００５４】図１０に示す構成においては、さらに、内
部回路５０と別に設けられた内部回路５４を別のパッド
５２に電気的に接続する内部配線５６に対し、第２のチ
ェック用回路６２が設けられる。パッド５２は、マスタ
バイトライト信号／ＭＢＷを受けるピン端子４ｂに電気
的に接続される。

【００５５】チェック用回路６２は、パッド２２上の電
位（信号ＳＲ）を受けるインバータ６２ａと、インバー
タ６２ａの出力信号とバーンインモード検出信号ＺＢＩ
を受けるＮＯＲ回路６２ｂと、ＮＯＲ回路６２ｂの出力
信号に従って内部配線５６を接地ノードへ電気的に接続
するｎチャネルＭＯＳトランジスタ６２ｃを含む。次に
動作について説明する。

【００５６】通常動作モード時においては、バーンイン
モード検出信号ＺＢＩはＨレベルであり、ＮＯＲ回路３
０ｃおよび６２ｂはともにＬレベルの信号を出力し、Ｍ
ＯＳトランジスタ３０ｂおよび６２ｃはともにオフ状態
にある。したがって内部配線５１および５６はともに接
地ノードから電気的に切離され、内部回路５０および５
４は、ピン端子４ａおよび４ｂからパッド２８および５
２をそれぞれ介して与えられる信号に従って動作する。

【００５７】バーンインモード時においては、バーンイ
ンモード検出信号ＺＢＩはＬレベルであり、ＮＯＲ回路
３０ｃおよび６２ｂはインバータとして動作する。ＮＯ
Ｒ回路３０ｃへは信号ＳＲ（パッド２２上の電位）が与
えられ、ＮＯＲ回路６２ｂへは、インバータ６２ａを介
して信号ＳＲが与えられる。したがって、このチェック
用回路３０および６２は、バーンインモード時において
は、互いに相補的に動作する。すなわち、パッド２２が
電源電圧Ｖｄｄレベルに設定され、信号ＳＲがＨレベル
のときには、チェック用回路６２のＭＯＳトランジスタ
６２ｃがオン状態となり、内部配線５６が接地ノードに
電気的に接続される。一方、チェック用回路３０のＭＯ
Ｓトランジスタ３０ｂはオフ状態であり、内部配線５１
は、接地ノードから電気的に分離される。したがって、
パッド２２が電源電圧Ｖｄｄレベルに設定されている場
合には、ピン端子４ｂにリーク電流が流れ、ピン端子４
ａにはリーク電流が流れない（または極めてわずか流れ
る）。

【００５８】一方、パッド２２が接地電圧Ｖｓｓレベル
に設定されているときには、信号ＳＲがＬレベルであ
り、チェック用回路３０のＭＯＳトランジスタ３０ｂが
オン状態となり、一方チェック用回路６２のＭＯＳトラ
ンジスタ６２ｃはオフ状態となる。したがって、この状
態においては、内部配線５１が接地ノードに電気的に接
続され、内部配線５６が接地ノードから電気的に分離さ
れているため、ピン端子４ａにリーク電流が流れ、ピン
端子４ｂには、リーク電流は生じない（または極めてわ
ずかのリーク電流が生じる）。ここで、パッド電位検出
時においては、ピン端子４ａおよび４ｂには、Ｈレベル
の信号が印加される。したがって、このピン端子４ａお
よび４ｂのいずれにリーク電流が流れるかを識別するこ
とにより、パッド２２の設定電位を同定することができ
る。

【００５９】図１１は、図１０に示すチェック用回路を
有する半導体装置のテストを行なう構成を概略的に示す
図である。図１１において、半導体装置４０のピン端子
４ａ，４ｂ，…，４０ｃに対しテスタ６０から所定のシ
ーケンスに従った信号（電圧）が与えられる。テスタ６
０は、半導体装置４０の各ピン端子４ａ，４ｂ，…，４
０ｃへ所定のシーケンスで信号を印加するテスト制御回
路６０ａと、ピン端子４ａおよび４ｂとテスト制御回路
６０ａの出力との間に設けられる電流計６０ｂａおよび
６０ｂｂを含む。ピン端子４ａおよび４ｂへは、テスト
制御回路６０ａからの信号が電流計６０ｂａおよび６０
ｂｂを介して与えられる。バーンインモード設定時に、
この電流計６０ｂａおよび６０ｂｂで流れる電流を測定
し、いずれのピン端子に許容リーク電流以上の大きさを
有するリーク電流が流れているかを識別し、この半導体
装置４０のパッド２２の電位、すなわち半導体装置４０
の内部機能（スルーレート調整）を同定する。

【００６０】図１０に示すチェック用回路を用いても、
何ら余分のパッドおよびピン端子は必要とされず、従来
のテスタに電流計を付加するだけで、半導体装置４０の
設定された内部機能（スルーレート調整機能）を同定す
ることができる。

【００６１】［チェック用回路４］図１２は、チェック
用回路の第４の構成を示す図である。図１２において、
チェック用回路３０は、内部回路５０をパッド２８を介
して外部ピン端子６５へ電気的に接続する内部配線５１
を、バーンインモード指定時パッド２２の設定電位に従
って電源ノードまたは接地ノードのいずれかへ選択的に
電気的に接続する。すなわち、チェック用回路３０は、
バーンインモード検出信号ＺＢＩとパッド２２上の電位
（信号ＳＲ）とを受けるＮＯＲ回路３０ｃと、ＮＯＲ回
路３０ｃの出力信号に従って内部配線５１を接地ノード
へ電気的にかつ選択的に接続するｎチャネルＭＯＳトラ
ンジスタ３０ｂと、パッド２２上の電位（信号ＳＲ）の
論理を反転するインバータ３０ｄと、バーンインモード
検出信号ＺＢＩとインバータ３０ｄの出力信号とを受け
るＯＲ回路３０ｅと、ＯＲ回路３０ｅの出力信号に従っ
て内部配線５１を電源ノードへ電気的にかつ選択的に接
続するｐチャネルＭＯＳトランジスタ３０ｆを含む。次
に動作について説明する。

【００６２】通常動作モード時においては、バーンイン
モード検出信号ＺＢＩはＨレベルであり、ＮＯＲ回路３
０ｃの出力信号がＬレベル、ＯＲ回路３０ｅの出力信号
がＨレベルとなり、ＭＯＳトランジスタ３０ｂおよび３
０ｆはともにオフ状態になる。内部回路５０は、ピン端
子６５から与えられる信号に従って動作する。

【００６３】バーンインモードが指定されると、バーン
インモード検出信号ＺＢＩがＬレベルに設定され、ＮＯ
Ｒ回路３０ｃがインバータとして動作し、ＯＲ回路３０
ｅがバッファ回路として動作する。パッド２２が電源電
圧Ｖｄｄレベルに設定されると、ＮＯＲ回路３０ｃの出
力信号がＬレベル、ＯＲ回路３０ｅの出力信号がＬレベ
ルとなる。したがってＭＯＳトランジスタ３０ｂがオフ
状態、ＭＯＳトランジスタ３０ｆがオン状態となり、内
部配線５１は電源ノードに電気的に接続される。

【００６４】一方、パッド２２が接地電圧Ｖｓｓレベル
に設定されると、ＮＯＲ回路３０ｃの出力信号がＨレベ
ル、ＯＲ回路３０ｅの出力信号がＨレベルとなり、ＭＯ
Ｓトランジスタ３０ｆがオフ状態、ＭＯＳトランジスタ
３０ｂがオン状態となる。この状態においては、内部配
線５１は、接地ノードに電気的に接続される。この図１
２に示すチェック用回路３０の場合、パッド２２の設定
電位を識別する方法としては次の方法が考えられる。

【００６５】まず１つの方法としては、ピン端子６５に
まずＨレベルの信号を印加し、リーク電流の有無を検出
する。ＭＯＳトランジスタ３０ｆがオン状態の場合に
は、内部配線５１が電源ノードに電気的に接続されてお
り、ピン端子６５のリーク電流は許容値以下である。Ｍ
ＯＳトランジスタ３０ｂがオン状態の場合には、大きな
リーク電流が流れる。これにより、パッド２２の設定電
位を識別することができる。このとき、次いでピン端子
６５にＬレベルの信号を印加し、リーク電流の有無を検
出するステップが追加されてもよい。ＭＯＳトランジス
タ３０ｆがオン状態のときには、端子６５に対してチェ
ック用回路３０から電流が流出する。ＭＯＳトランジス
タ３０ｂがオン状態の場合には、リーク電流は許容値以
下である。したがって、ピン端子６５への印加電圧がＬ
レベルのときに、ピン端子６５から電流が流出するか否
かを識別する。２回のステップが必要とされるものの、
確実にパッド２２の設定電位を識別することができる。

【００６６】また、別の方法としては、ピン端子６５
に、電源電圧Ｖｄｄと接地電圧Ｖｓｓの中間電圧の信号
を印加する。この状態において、ピン端子６５を介して
流れるリーク電流の大きさおよび方向を検出する。ＭＯ
Ｓトランジスタ３０ｆがオン状態の場合には、チェック
用回路３０からピン端子６５へ電流が流出する。一方、
ＭＯＳトランジスタ３０ｂがオン状態の場合にはピン端
子６５からチェック用回路３０へリーク電流が流れる。
したがって、このリーク電流の大きさおよびその方向を
識別することにより、パッド２２の設定電位、したがっ
て設定された内部機能（スルーレート調整機能）を識別
することができる。

【００６７】この場合に用いられるテスト環境は、図１
に示すそれと同じとなる。なお、上述の実施例において
は、内部回路は信号入力回路を用いている。この入力回
路は、その入力初段がＣＭＯＳインバータで構成されて
おり、内部配線５１から内部回路の入力初段を介しての
電流経路は存在しないため、確実にパッドの設定電位に
応じて電流経路が形成されたか否かを識別することがで
きる。信号出力回路を用いていないのは、バーンインモ
ード時、チェック用回路が動作するため、信号出力回路
の最終出力段に余分な電流経路が形成されるのを抑制す
るためまた最終出力段の電流経路によるリーク電流のパ
ッド電位同定への悪影響を防止するためである。しかし
ながら、このチェック指示信号としてバーンインモード
検出信号を用いず、別の信号（専用の信号）が用いられ
る場合、チェック指示信号の活性化時において出力バッ
ファが出力ハイインピーダンス状態に設定される場合、
このような出力バッファに接続されるパッドに対し電流
経路を選択的に形成するように構成してもよい。

【００６８】［他の適用例］図１３は、この発明の半導
体装置の変更例の要部の構成を概略的に示す図である。
この図１３に示す構成においては、外部からの信号、チ
ップセレクト信号／ＣＳ、アウトプットイネーブル信号
／ＯＥ、ライトイネーブル信号／ＷＥおよび特定のアド
レス信号ビットＡｄ（複数ビットでもよい）を受けて、
これらの信号が所定の状態に設定されたときにチェック
指示信号ＴＥを活性状態とするチェック指示信号発生回
路７０と、このチェック指示信号発生回路７０からのチ
ェック指示信号ＴＥの活性化時活性化され、パッド２２
上の電位（信号ＳＲ）に従って内部配線５１およびパッ
ド２８を接地ノード（基準電位源ノード）に電気的に接
続するチェック用回路３０を含む。

【００６９】このチェック指示信号発生回路７０は、ユ
ーザが通常使用しない状態に外部信号／ＣＳ、／ＯＥ、
／ＷＥおよびＡｄが設定されたときに、チェック指示信
号ＴＥを活性化する。このような信号状態の組合せとし
ては、たとえばチップセレクト信号／ＣＳをＨレベルと
し、信号／ＯＥおよび／ＷＥをともにＬレベルとし、か
つ複数のアドレス信号ビットＡｄを特定の論理レベルに
設定する。

【００７０】この図１３に示す構成では、チェックモー
ド指示のために専用の信号ＴＥを用いてチェック用回路
３０を活性／非活性化している。したがって、パッド２
２近傍のパッド２８にチェック用回路３０を設け、この
チェック用回路３０の傍にチェック指示信号発生回路７
０を配置することができ、このチェック用回路系のレイ
アウトが容易となる。

【００７１】また、この半導体装置は、クロック信号に
同期して動作するクロック同期型スタティック・ランダ
ム・アクセス・メモリでなく、通常のスタティック・ラ
ンダム・アクセス・メモリであってもよい。また、ダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）で
あってもよく、他のメモリ（たとえばフラッシュメモ
リ）であってもよい。

【００７２】［他の適用例２］図１４は、この発明の半
導体装置の他の構成を概略的に示す図である。図１４に
おいて、半導体装置は、パッド８０の設定電位に従って
その実現する内部機能が設定されるボンディングオプシ
ョン機能回路８２を含む。このボンディングオプション
機能回路８２は、パッド８０の設定電位に応じて語構成
が決定されるデータ入出力回路であってもよく、またリ
フレッシュサイクル数（ＤＲＡＭの場合）を設定するリ
フレッシュアドレス系回路成分であってもよく、またデ
ータ出力モード（ＥＤＯモードまたはスタティックコラ
ムモード、またはその動作モードすなわちラッチ出力モ
ード、レジスタ出力モードおよびトランスペアレント出
力モードのようなデータ出力タイミングを設定するモー
ド）が設定される回路であってもよい。

【００７３】半導体装置は、さらに、出力信号の状態に
従ってチェック指示信号ＴＥを発生するチェック指示信
号発生回路８４と、パッド８０上の電位（信号ＰＳ）と
チェック指示信号発生回路８４からのチェック指示信号
ＴＥを受け、このチェック指示信号ＴＥの活性化時活性
化され、信号ＰＳの論理に従って内部配線８９を所定の
基準電位源（電源電圧Ｖｄｄ供給ノードまたは接地電圧
Ｖｓｓ供給ノード）へ電気的に接続するチェック用回路
８６を含む。この内部配線８９は、内部回路８８をパッ
ド９０を介して外部ピン端子９２に電気的に接続する。
内部回路８８は、このチェック用回路８６の活性化時、
内部配線８９から内部回路８８を介して電流経路が形成
されない回路であればよい。したがって内部回路８８
は、信号入力回路のみならず、非動作時、出力ハイイン
ピーダンス状態に設定される出力回路であってもよい。

【００７４】この図１４に示す半導体装置のように、パ
ッド８０の設定電位に従って内部機能が決定される場
合、チェック用回路８６を用いることにより、この半導
体装置が所定の内部機能に設定されているか否かすなわ
ち、その内部機能が実現されているかを外部から容易に
同定することができる。

【００７５】なお、パッド２２または８０の電位の設定
において、パッド２２または８０が、電源ピン端子また
は接地ピン端子に択一的に電気的にボンディングワイヤ
を介して接続される構成が用いられてもよい。また、こ
れに代えて、パッド２２または８０の近傍には、１つの
ピン端子（電源ピンまたは接地ピン）のみが設けられ、
この近傍のピン端子に対するボンディング接続の有無に
従って特定パッドの電位が設定される構成が用いられて
もよい。すなわち、たとえば、パッド２２または８０の
電位は、ボンディングワイヤがない場合には電源電位レ
ベルに設定され、近傍に接地端子が設けられており、ボ
ンディングワイヤによりパッド２２または８０が接地端
子に接続されたときにこのパッド２２または８０の電位
が接地電位レベルに設定される構成が用いられてもよ
い。ボンディング工程時にこれらのパッド２２または８
０の電位が設定され、応じて内部機能が設定されればよ
い。

【００７６】

【発明の効果】以上のように、この発明に従えば、特定
のパッドの電位に従って内部機能が設定される構成にお
いて、この特定のパッドの電位とチェックモード指示に
従って、予め定められた内部回路が接続される通常パッ
ドを内部で基準電位源に電気的に接続し、この通常パッ
ドに接続されるピン端子のリーク電流を外部から検出す
るように構成しているため、特定パッドの電位、すなわ
ち設定された内部機能を容易に識別することができる。

【００７７】また、通常パッドとして、２つのパッドを
用い、特定パッドの電位に従ってこれらの２つのパッド
のうち一方を電気的に基準電位源ノードに接続するよう
に構成すれば、いずれの端子にリーク電流が流れている
かに従って特定パッドの電位、すなわち設定された内部
機能を確実に同定することができる。

【００７８】また、通常パッドを、特定パッドの電位に
従ってチェックモード時選択的に第１および第２の基準
電位源の一方へ接続すれば、１つのパッドのみを用いて
リーク電流の方向を検出することにより、特定パッドの
電位すなわち内部機能を確実に検出することができる。

【００７９】さらに、この内部機能が、出力回路の出力
ノードの速度を調整するスルーレートコントロール機能
の場合、通常動作で容易に検出することのできない内部
機能を簡単なテストで容易に識別することができ、製品
の誤出荷を確実に防止することができる。

【００８０】また、チェック指示信号としてバーンイン
モード検出信号を用いることにより、特別にチェックモ
ードを設定するための検出回路を設ける必要がなく、バ
ーンインモード時に合わせて内部機能を識別することが
でき、専用のテスタまたはテストモードを設ける必要が
なく、テスト効率を低下させることはない。また、既存
のモード検出回路を半導体装置内部に設ける必要がな
く、半導体装置のチェック用回路の占有面積を低減する
ことができる。

【００８１】また、単に外部ピン端子のリーク電流の有
無を検出するだけで内部機能を識別することができ、簡
単に内部機能を非破壊で検出することができる。

【図面の簡単な説明】

【図１】 この発明の第１の半導体装置の全体の構成を
概略的に示す図である。

【図２】 （Ａ）は図１に示すバーンイン検出回路の構
成の一例を示し、（Ｂ）はその動作波形を示す図であ
る。

【図３】 （Ａ）は図１に示すセル選択制御回路の構成
の一例を示し、（Ｂ）はその動作波形を示す図である。

【図４】 図１に示す出力バッファ回路の構成の一例を
示す図である。

【図５】 出力バッファ回路のスルーレートコントロー
ル機能を説明するための図である。

【図６】 スルーレート機能を利用する波形を説明する
ための図である。

【図７】 図１に示すチェック用回路の第１の構成を概
略的に示す図である。

【図８】 図７に示すチェック用回路を用いた際の半導
体装置のテスト環境を示す図である。

【図９】 この発明に従うチェック用回路の第２の構成
を概略的に示す図である。

【図１０】 この発明に従うチェック用回路の第３の構
成を概略的に示す図である。

【図１１】 図１０に示すチェック用回路を用いる際の
テスト環境を示す図である。

【図１２】 この発明に従うチェック用回路の第４の構
成を概略的に示す図である。

【図１３】 チェック用回路を活性化するためのチェッ
ク指示信号発生回路の他の構成を概略的に示す図であ
る。

【図１４】 この発明に従う第２の半導体装置の要部の
構成を概略的に示す図である。

【図１５】 従来の半導体装置の要部の構成を概略的に
示す図である。

【符号の説明】

１ メモリセルアレイ、６ 書込制御バッファ、１２
アドレス制御バッファ、２０ 出力バッファ、２４ バ
ーンイン検出回路、２２ 特定パッド、２８通常パッ
ド、３０ チェック用回路、２０ａ バッファ回路、２
０ｂ，２０ｃ駆動力調整回路、４０ 半導体記憶装置、
５０ 内部回路、５０ａ 内部回路入力初段回路、５１
内部配線、５０ テスタ、６０ｂ 電流計、５４ 内
部回路、５６ 内部配線、５２ 通常パッド、６２ チ
ェック用回路、６０ｂａ，６０ｂｂ 電流計、８０ 特
定パッド、８２ ボンディングオプション機能回路、８
４ チェック指示信号発生回路、８６ チェック用回
路、８８ 内部回路、８９内部配線、９０ 通常パッ
ド。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 特定パッドの電位に従って内部機能が決
   定される半導体装置であって、 前記特定パッドと別に設けられ、内部回路に電気的に接
   続される通常パッド、およびチェック指示信号と前記特
   定パッドの電位とを受け、前記チェック指示信号の活性
   化時活性化され、前記特定パッドの電位に応じて選択的
   に前記通常パッドを基準電位源ノードに電気的に接続す
   るチェック用手段を備える、半導体装置。
2. 【請求項２】 前記通常パッドは、 第１の内部回路に電気的に接続される第１のパッドと、 前記第１のパッドと別に設けられかつ第２の内部回路に
   電気的に接続される第２のパッドとを含み、 前記チェック用手段は、 前記チェック指示信号と前記特定パッドの電位とを受
   け、前記チェック指示信号の活性化時前記第１のパッド
   を前記特定パッドの電位に従って前記基準電位源ノード
   へ電気的に接続する第１の手段と、 前記チェック指示信号の活性化時前記特定パッドの電位
   に従って前記第１の手段と相補的に動作して、前記第２
   のパッドを前記基準電位源ノードへ電気的に接続する第
   ２の手段とを備える、請求項１記載の半導体装置。
3. 【請求項３】 前記チェック用手段は、 前記チェック指示信号の活性化時前記通常パッドを第１
   の基準電位源ノードへ電気的に接続する第１の手段と、 前記チェック指示信号の活性化時前記特定パッドの電位
   に応じて前記第１の手段と相補的に動作し、前記通常パ
   ッドを前記第１の基準電位源ノードの電位レベルと異な
   る電位レベルの第２の基準電位源ノードへ電気的に接続
   する第２の手段とを備える、請求項１記載の半導体装
   置。
4. 【請求項４】 前記半導体装置はデータを検索自在に格
   納する記憶装置であって、 前記内部機能はデータを装置外部へ出力する出力回路の
   出力ノードの電位変化速度である、請求項１から３のい
   ずれかに記載の半導体装置。
5. 【請求項５】 前記記憶装置は装置外部から繰返し与え
   られるクロック信号に同期して外部からの信号およびデ
   ータを取込むクロック同期型スタティック・ランダム・
   アクセス・メモリであり、かつ前記チェック指示信号
   は、バーンインモードが指定されたか否かを検出するバ
   ーンインモード検出手段からのバーンインモード検出信
   号と共用される、請求項１から４のいずれかに記載の半
   導体装置。
6. 【請求項６】 特定パッドの電位により内部機能が決定
   される半導体装置の内部機能識別方法であって、 前記半導体装置へチェック指示信号を与えるステップ
   と、 前記半導体装置の予め定められた内部回路に電気的に接
   続されるピン端子に生じるリーク電流を測定するステッ
   プと、 前記測定ステップにおいて測定されたリーク電流値に従
   って前記半導体装置の設定された内部機能を同定するス
   テップとを備え、 前記半導体装置は前記チェック指示信号が与えられると
   前記特定パッドの電位に応じて前記予め定められたピン
   端子を内部の基準電位源ノードへ選択的に電気的に接続
   する手段を含む、半導体装置の内部機能識別方法。