JPH06267275A - センスアンプ制御回路及びセンスアンプ制御方法 - Google Patents
センスアンプ制御回路及びセンスアンプ制御方法Info
- Publication number
- JPH06267275A JPH06267275A JP5049379A JP4937993A JPH06267275A JP H06267275 A JPH06267275 A JP H06267275A JP 5049379 A JP5049379 A JP 5049379A JP 4937993 A JP4937993 A JP 4937993A JP H06267275 A JPH06267275 A JP H06267275A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- signal
- word line
- ras
- row address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 短時間に大量のデータを効率良く伝送する高
速データ伝送システムを提供する。 【構成】 メモリセル手段１１、センスアンプ１２、／
ＲＡＳ信号系入力手段１、ワード線（ＷＬ）ブースト信
号発生手段２、センスアンプ系制御信号発生手段５、及
びセンスアンプ駆動信号発生手段７とからなるＤＲＡＭ
に於いて、メモリセル手段１１を複数個のバンク１
１’、１１”で形成すると共に、センスアンプも複数個
１２’、１２”対応して設けておき、センスアンプ系制
御信号発生手段５も該複数個の各バンク１１’、１１”
に対応して複数個５’、５”が用意されており、該セン
スアンプ１２’、１２”を／ＲＡＳ信号とは独立に活性
化する為に該センスアンプ系制御信号発生手段５’、
５”に接続された外部センスアンプ活性化信号端子１
５’、１５”とが設けられている。
速データ伝送システムを提供する。 【構成】 メモリセル手段１１、センスアンプ１２、／
ＲＡＳ信号系入力手段１、ワード線（ＷＬ）ブースト信
号発生手段２、センスアンプ系制御信号発生手段５、及
びセンスアンプ駆動信号発生手段７とからなるＤＲＡＭ
に於いて、メモリセル手段１１を複数個のバンク１
１’、１１”で形成すると共に、センスアンプも複数個
１２’、１２”対応して設けておき、センスアンプ系制
御信号発生手段５も該複数個の各バンク１１’、１１”
に対応して複数個５’、５”が用意されており、該セン
スアンプ１２’、１２”を／ＲＡＳ信号とは独立に活性
化する為に該センスアンプ系制御信号発生手段５’、
５”に接続された外部センスアンプ活性化信号端子１
５’、１５”とが設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、センスアンプ制御回路
及びセンスアンプ制御方法に関するものであり、特に詳
しくは、バンク方式を有するダイナミックランダムアク
セスメモリ（以下ＤＲＡＭと称する）に於けるセンスア
ンプ活性化制御技術に関するものである。
及びセンスアンプ制御方法に関するものであり、特に詳
しくは、バンク方式を有するダイナミックランダムアク
セスメモリ（以下ＤＲＡＭと称する）に於けるセンスア
ンプ活性化制御技術に関するものである。
【０００２】
【従来の技術】従来、ＤＲＡＭには、演算装置（ＣＰ
Ｕ）の高速化に伴い、高速にデータを伝送する為の技術
が要求されて来ている。処で、従来に於ける高速データ
伝送方法に於いては、通常は、ＤＲＡＭは、ロウアドレ
スストローブ信号（以下、／ＲＡＳ信号と称する）によ
り、１本のワード線（ＷＬ）を活性化し、センスアンプ
活性化信号は、やはり該／ＲＡＳ信号から同期して、該
／ＲＡＳ信号により該ワード線（ＷＬ）が十分なレベル
になる迄の適宜の遅延時間を介して該センスアンプを活
性化させる様に制御されている。
Ｕ）の高速化に伴い、高速にデータを伝送する為の技術
が要求されて来ている。処で、従来に於ける高速データ
伝送方法に於いては、通常は、ＤＲＡＭは、ロウアドレ
スストローブ信号（以下、／ＲＡＳ信号と称する）によ
り、１本のワード線（ＷＬ）を活性化し、センスアンプ
活性化信号は、やはり該／ＲＡＳ信号から同期して、該
／ＲＡＳ信号により該ワード線（ＷＬ）が十分なレベル
になる迄の適宜の遅延時間を介して該センスアンプを活
性化させる様に制御されている。
【０００３】図１２は、従来に於けるＤＲＡＭのワード
線（ＷＬ）活性化機能とセンスアンプ活性化機能を実行
させる回路構成例を説明するブロックダイアグラムであ
り、図中、該センスアンプ制御回路１００は、／ＲＡＳ
信号が入力される／ＲＡＳ信号系処理回路１、該／ＲＡ
Ｓ信号系処理回路１の出力を入力されて、当該／ＲＡＳ
信号に応答してワード線（ＷＬ）プリデコーダ回路３に
制御信号を出力するワード線（ＷＬ）ブースト信号発生
回路２、該ワード線（ＷＬ）プリデコーダ回路３の出力
が入力され、所定のワード線（ＷＬ）の活性化、非活性
化を選択するワード線（ＷＬ）メインデコーダ回路４、
該ワード線（ＷＬ）ブースト信号発生回路２の出力に応
答してセンスアンプを制御する制御信号を発生するセン
スアンプ系制御信号発生手段５並びに該センスアンプ系
制御信号発生手段４の出力に応答してビット線をリセッ
トするビット線リセット信号発生回路６とセンスアンプ
活性化信号を出力するセンスアンプ駆動信号発生手段７
とから構成されており、該センスアンプ制御回路１００
の基本的動作は、図１３の波形図に示されている様に、
／ＲＡＳ信号の立ち下がりで、選択されたワード線（Ｗ
Ｌ）が活性化されると共に、該ワード線（ＷＬ）が十分
立ち上がる時間を考慮して設定された所定の遅延時間経
過後に、該センスアンプ駆動信号発生手段７から内部セ
ンスアンプ活性化信号が出力され、センスアンプが活性
化される。
線（ＷＬ）活性化機能とセンスアンプ活性化機能を実行
させる回路構成例を説明するブロックダイアグラムであ
り、図中、該センスアンプ制御回路１００は、／ＲＡＳ
信号が入力される／ＲＡＳ信号系処理回路１、該／ＲＡ
Ｓ信号系処理回路１の出力を入力されて、当該／ＲＡＳ
信号に応答してワード線（ＷＬ）プリデコーダ回路３に
制御信号を出力するワード線（ＷＬ）ブースト信号発生
回路２、該ワード線（ＷＬ）プリデコーダ回路３の出力
が入力され、所定のワード線（ＷＬ）の活性化、非活性
化を選択するワード線（ＷＬ）メインデコーダ回路４、
該ワード線（ＷＬ）ブースト信号発生回路２の出力に応
答してセンスアンプを制御する制御信号を発生するセン
スアンプ系制御信号発生手段５並びに該センスアンプ系
制御信号発生手段４の出力に応答してビット線をリセッ
トするビット線リセット信号発生回路６とセンスアンプ
活性化信号を出力するセンスアンプ駆動信号発生手段７
とから構成されており、該センスアンプ制御回路１００
の基本的動作は、図１３の波形図に示されている様に、
／ＲＡＳ信号の立ち下がりで、選択されたワード線（Ｗ
Ｌ）が活性化されると共に、該ワード線（ＷＬ）が十分
立ち上がる時間を考慮して設定された所定の遅延時間経
過後に、該センスアンプ駆動信号発生手段７から内部セ
ンスアンプ活性化信号が出力され、センスアンプが活性
化される。
【０００４】尚、該センスアンプのデータを読み出す場
合には、ビット線を、ワード線（ＷＬ）の活性化以前に
予めリセットしておく必要がある事から、従来例におい
ても、該／ＲＡＳ信号の立ち下がりに同期させて、該ビ
ット線リセット信号発生回路６から、ビット線をリセッ
トするリセット信号が出力されている。次いで、該／Ｒ
ＡＳ信号が立ち上がると、それに同期して、該ワード線
（ＷＬ）が非活性化され、それに同期して該センスアン
プも非活性化され、該ビット線リセット信号が解除され
る。
合には、ビット線を、ワード線（ＷＬ）の活性化以前に
予めリセットしておく必要がある事から、従来例におい
ても、該／ＲＡＳ信号の立ち下がりに同期させて、該ビ
ット線リセット信号発生回路６から、ビット線をリセッ
トするリセット信号が出力されている。次いで、該／Ｒ
ＡＳ信号が立ち上がると、それに同期して、該ワード線
（ＷＬ）が非活性化され、それに同期して該センスアン
プも非活性化され、該ビット線リセット信号が解除され
る。
【０００５】即ち、従来に於いては、該ワード線（Ｗ
Ｌ）の活性化と該センスアンプの活性化とは、常に同一
の該／ＲＡＳ信号により制御されており、従って、該／
ＲＡＳ信号が、非活性となると、該ワード線（ＷＬ）と
該センスアンプが共に非活性化されてしまうので、従っ
て、一旦選択されたデータが、直ちに適宜のコラムアド
レス信号に応答して出力されており、又該／ＲＡＳ信号
の非活性化に伴い、消去されてしまうので、関連したデ
ータを読み出したい場合でも、再度、別の／ＲＡＳ信号
により、ロウとコラムを指定して選択しなければならな
いと言う問題があり、データの伝送に時間がかかってし
まうと言う問題が有った。
Ｌ）の活性化と該センスアンプの活性化とは、常に同一
の該／ＲＡＳ信号により制御されており、従って、該／
ＲＡＳ信号が、非活性となると、該ワード線（ＷＬ）と
該センスアンプが共に非活性化されてしまうので、従っ
て、一旦選択されたデータが、直ちに適宜のコラムアド
レス信号に応答して出力されており、又該／ＲＡＳ信号
の非活性化に伴い、消去されてしまうので、関連したデ
ータを読み出したい場合でも、再度、別の／ＲＡＳ信号
により、ロウとコラムを指定して選択しなければならな
いと言う問題があり、データの伝送に時間がかかってし
まうと言う問題が有った。
【０００６】係る問題は、演算装置の高速化に伴い、一
つの障害となってきており、高速データ伝送技術を有す
るＤＲＡＭを実現する場合には、係る従来のデータ伝送
技術では、対応しきれない状態となって来ている 。
つの障害となってきており、高速データ伝送技術を有す
るＤＲＡＭを実現する場合には、係る従来のデータ伝送
技術では、対応しきれない状態となって来ている 。
【０００７】
【発明が解決しようとする課題】本発明の目的は、係る
従来技術に於ける問題を解決し、短時間に大量のデータ
を効率良く伝送する高速データ伝送システムを提供する
ものであり、より具体的には、上記した高速データ伝送
システムを実現する為の、センスアンプの制御回路及び
センスアンプの制御方法を提供するものである。
従来技術に於ける問題を解決し、短時間に大量のデータ
を効率良く伝送する高速データ伝送システムを提供する
ものであり、より具体的には、上記した高速データ伝送
システムを実現する為の、センスアンプの制御回路及び
センスアンプの制御方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係るセンスアンプ制御
回路の第１の態様に於いては、当該センスアンプ制御回
路は、少なくとも、メモリセル手段、センスアンプ、／
ＲＡＳ信号系入力手段、ワード線（ＷＬ）ブースト信号
発生手段、センスアンプ系制御信号発生手段、及びセン
スアンプ駆動信号発生手段とから構成される、ロウアド
レスストローブ（／ＲＡＳ）信号を利用してワード線
（ＷＬ）を活性化し、セル情報を読み出すダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）に於いて、当該メ
モリセル手段を複数個のバンクで形成する様に構成され
ていると共に、該センスアンプ系制御信号発生手段は該
複数個の各バンクそれぞれに対応して複数個用意されて
おり、更に、該センスアンプを該／ＲＡＳ信号とは独立
に活性化する為に該センスアンプ系制御信号発生手段に
接続された外部センスアンプ活性化信号手段が設けられ
ているセンスアンプ制御回路であり、又本発明に係るセ
ンスアンプ制御回路の第２の態様に於いては、当該セン
スアンプ制御回路は、少なくとも、メモリセル手段、セ
ンスアンプ、／ＲＡＳ信号系入力手段、ワード線（Ｗ
Ｌ）ブースト信号発生手段、センスアンプ系制御信号発
生手段、及びセンスアンプ駆動信号発生手段とから構成
される、ロウアドレスストローブ（／ＲＡＳ）信号を利
用してワード線（ＷＬ）を活性化し、セル情報を読み出
すダイナミックランダムアクセスメモリ（ＤＲＡＭ）に
於いて、当該メモリセル手段を複数個のバンクを形成す
る様に構成されていると共に、該センスアンプ系制御信
号発生手段は該複数個の各バンクそれぞれに対応して複
数個用意されており、更に該／ＲＡＳ信号も、該複数個
の各バンクそれぞれに対応して複数個用意されており、
該ワード線（ＷＬ）ブースト信号発生手段は、該各／Ｒ
ＡＳ信号の立ち上がり立ち下がりエッジに同期してワー
ド線（ＷＬ）をワンショットにてそれぞれ活性化する様
に構成されていると共に、該センスアンプ系制御信号発
生手段は、該各／ＲＡＳ信号に同期してセンスアンプを
活性化せしめる様に構成されているセンスアンプ制御回
路である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係るセンスアンプ制御
回路の第１の態様に於いては、当該センスアンプ制御回
路は、少なくとも、メモリセル手段、センスアンプ、／
ＲＡＳ信号系入力手段、ワード線（ＷＬ）ブースト信号
発生手段、センスアンプ系制御信号発生手段、及びセン
スアンプ駆動信号発生手段とから構成される、ロウアド
レスストローブ（／ＲＡＳ）信号を利用してワード線
（ＷＬ）を活性化し、セル情報を読み出すダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）に於いて、当該メ
モリセル手段を複数個のバンクで形成する様に構成され
ていると共に、該センスアンプ系制御信号発生手段は該
複数個の各バンクそれぞれに対応して複数個用意されて
おり、更に、該センスアンプを該／ＲＡＳ信号とは独立
に活性化する為に該センスアンプ系制御信号発生手段に
接続された外部センスアンプ活性化信号手段が設けられ
ているセンスアンプ制御回路であり、又本発明に係るセ
ンスアンプ制御回路の第２の態様に於いては、当該セン
スアンプ制御回路は、少なくとも、メモリセル手段、セ
ンスアンプ、／ＲＡＳ信号系入力手段、ワード線（Ｗ
Ｌ）ブースト信号発生手段、センスアンプ系制御信号発
生手段、及びセンスアンプ駆動信号発生手段とから構成
される、ロウアドレスストローブ（／ＲＡＳ）信号を利
用してワード線（ＷＬ）を活性化し、セル情報を読み出
すダイナミックランダムアクセスメモリ（ＤＲＡＭ）に
於いて、当該メモリセル手段を複数個のバンクを形成す
る様に構成されていると共に、該センスアンプ系制御信
号発生手段は該複数個の各バンクそれぞれに対応して複
数個用意されており、更に該／ＲＡＳ信号も、該複数個
の各バンクそれぞれに対応して複数個用意されており、
該ワード線（ＷＬ）ブースト信号発生手段は、該各／Ｒ
ＡＳ信号の立ち上がり立ち下がりエッジに同期してワー
ド線（ＷＬ）をワンショットにてそれぞれ活性化する様
に構成されていると共に、該センスアンプ系制御信号発
生手段は、該各／ＲＡＳ信号に同期してセンスアンプを
活性化せしめる様に構成されているセンスアンプ制御回
路である。
【０００９】更に、本発明に係るセンスアンプ制御回路
の第３の態様に於いては、当該センスアンプ制御回路
は、少なくとも、メモリセル手段、センスアンプ、／Ｒ
ＡＳ信号系入力手段、ワード線（ＷＬ）ブースト信号発
生手段、センスアンプ系制御信号発生手段、及びセンス
アンプ駆動信号発生手段とから構成される、ロウアドレ
スストローブ（／ＲＡＳ）信号を利用してワード線（Ｗ
Ｌ）を活性化し、セル情報を読み出すダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）に於いて、当該メモリ
セル手段を複数個のバンクを形成する様に構成されてい
ると共に、該センスアンプ系制御信号発生手段は該複数
個の各バンクそれぞれに対応して複数個用意されてお
り、更に該ワード線（ＷＬ）ブースト信号発生手段は、
該各／ＲＡＳ信号の立ち上がり立ち下がりエッジに同期
してワード線（ＷＬ）をワンショットにてそれぞれ活性
化する様に構成されていると共に、該センスアンプ系制
御信号発生手段は、該／ＲＡＳ信号から派生されるバン
クアドレス信号に同期してセンスアンプを活性化せしめ
る様に構成されているセンスアンプ制御回路である。
の第３の態様に於いては、当該センスアンプ制御回路
は、少なくとも、メモリセル手段、センスアンプ、／Ｒ
ＡＳ信号系入力手段、ワード線（ＷＬ）ブースト信号発
生手段、センスアンプ系制御信号発生手段、及びセンス
アンプ駆動信号発生手段とから構成される、ロウアドレ
スストローブ（／ＲＡＳ）信号を利用してワード線（Ｗ
Ｌ）を活性化し、セル情報を読み出すダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）に於いて、当該メモリ
セル手段を複数個のバンクを形成する様に構成されてい
ると共に、該センスアンプ系制御信号発生手段は該複数
個の各バンクそれぞれに対応して複数個用意されてお
り、更に該ワード線（ＷＬ）ブースト信号発生手段は、
該各／ＲＡＳ信号の立ち上がり立ち下がりエッジに同期
してワード線（ＷＬ）をワンショットにてそれぞれ活性
化する様に構成されていると共に、該センスアンプ系制
御信号発生手段は、該／ＲＡＳ信号から派生されるバン
クアドレス信号に同期してセンスアンプを活性化せしめ
る様に構成されているセンスアンプ制御回路である。
【００１０】
【作用】本発明に係るセンスアンプ制御回路は、上記し
た様に、複数個のバンクを用いるバンク方式を採用する
ＤＲＡＭに於いて、当該ＤＲＡＭのワード線（ＷＬ）の
活性化回路を共通にすると共に、該ワード線（ＷＬ）活
性化機能を該センスアンプ活性化機能とを互いに独立に
駆動される様に構成する事によって、所定の／ＲＡＳ信
号に制御されないで、該センスアンプ活性化機能を活性
化させ且つ必要に応じて当該センスアンプ活性化機能の
活性化状態を維持させて、必要なデータを保持しておく
事が可能となるので、同一のデータ若しくは、該データ
と所定の関連のあるデータを読み出す場合の演算処理速
度を大幅に短縮化する事が可能となる。
た様に、複数個のバンクを用いるバンク方式を採用する
ＤＲＡＭに於いて、当該ＤＲＡＭのワード線（ＷＬ）の
活性化回路を共通にすると共に、該ワード線（ＷＬ）活
性化機能を該センスアンプ活性化機能とを互いに独立に
駆動される様に構成する事によって、所定の／ＲＡＳ信
号に制御されないで、該センスアンプ活性化機能を活性
化させ且つ必要に応じて当該センスアンプ活性化機能の
活性化状態を維持させて、必要なデータを保持しておく
事が可能となるので、同一のデータ若しくは、該データ
と所定の関連のあるデータを読み出す場合の演算処理速
度を大幅に短縮化する事が可能となる。
【００１１】即ち、本発明に於いては、ワード線（Ｗ
Ｌ）が、／ＲＡＳ信号の非活性化により、非活性の状態
に有っても、該センスアンプ活性化信号手段は活性化し
ている状態を保持しうるので、同一バンク内のデータ、
例えば所定のグループで記憶されているデータを再度読
み出す場合の時間が短縮されるので、大量のデータを高
速度で伝送する事が可能となる。
Ｌ）が、／ＲＡＳ信号の非活性化により、非活性の状態
に有っても、該センスアンプ活性化信号手段は活性化し
ている状態を保持しうるので、同一バンク内のデータ、
例えば所定のグループで記憶されているデータを再度読
み出す場合の時間が短縮されるので、大量のデータを高
速度で伝送する事が可能となる。
【００１２】更に、本発明に於いては、複数個のバンク
を使用うるものであるので、一方のバンクを活性化した
まま、つまり所定のデータを保持したまま、他方のバン
クに於けるデータを入れ換えると言う操作も実行可能と
なり、又該センスアンプの活性化期間を該ＤＲＡＭに於
ける最大リフレッシュ時間と同等の時間迄延長する事が
可能となり、演算処理操作に余裕を与える事が可能とな
る。
を使用うるものであるので、一方のバンクを活性化した
まま、つまり所定のデータを保持したまま、他方のバン
クに於けるデータを入れ換えると言う操作も実行可能と
なり、又該センスアンプの活性化期間を該ＤＲＡＭに於
ける最大リフレッシュ時間と同等の時間迄延長する事が
可能となり、演算処理操作に余裕を与える事が可能とな
る。
【００１３】
【実施例】以下に、本発明に係るセンスアンプ制御回路
の具体例を図面を参照しながら詳細に説明する。処で、
前記した従来技術の欠陥を改良し、且つ現実に要求され
ている新しいデータの伝送方式を開発するものとして、
例えば従来のＤＲＡＭに於けるセンスアンプを用いたデ
ータの伝送方式にバンク方式を取り入れた新しい技術が
提案されている。
の具体例を図面を参照しながら詳細に説明する。処で、
前記した従来技術の欠陥を改良し、且つ現実に要求され
ている新しいデータの伝送方式を開発するものとして、
例えば従来のＤＲＡＭに於けるセンスアンプを用いたデ
ータの伝送方式にバンク方式を取り入れた新しい技術が
提案されている。
【００１４】係るバンク方式を採用した結果、短時間で
大量の手段を読み出し／書込み操作を実行する事が可能
となってはいる。つまり、短時間に大量のデータをパラ
レルに出力し、そのデータをパラレル・シリアル変換す
る事により高速データの伝送を可能としうる為、バンク
方式を採用する事によって、更に効率の良いアクセスを
実行する事が可能となる。
大量の手段を読み出し／書込み操作を実行する事が可能
となってはいる。つまり、短時間に大量のデータをパラ
レルに出力し、そのデータをパラレル・シリアル変換す
る事により高速データの伝送を可能としうる為、バンク
方式を採用する事によって、更に効率の良いアクセスを
実行する事が可能となる。
【００１５】然しながら、係る従来のバンク方式による
ＤＲＡＭに於いては、バンク制御、つまりセンスアンプ
活性化処理は、該／ＲＡＳ信号に基づく該ワード線（Ｗ
Ｌ）活性化処理と一体化されているので、自由度がな
く、従って大量のデータを効率良くアクセスする事が出
来ないと言う状態で有った。その為、本発明に於いて
は、前記した様に、該ワード線（ＷＬ）活性化機能と該
外部センスアンプ活性化機能とが互いに独立して作動す
る様に構成するものであるから、当該ワード線（ＷＬ）
は、該／ＲＡＳ信号によって活性化、非活性化される
が、該センスアンプは、該ワード線（ＷＬ）が非活性状
態と成っても、該センスアンプ活性化信号が活性化状態
を保持する事が出来るので、所定のデータを所定の期間
保持する事が出来、従って一のバンクに於ける所定のデ
ータを選択して読み出した後、当該バンク内に於ける他
のデータを読み出す場合には、ロウアドレスはアクセス
することなく、単にコラムアドレスのみアクセスすれば
良い事になるので、係るアクセス時間を大幅に短縮する
事が出来る。
ＤＲＡＭに於いては、バンク制御、つまりセンスアンプ
活性化処理は、該／ＲＡＳ信号に基づく該ワード線（Ｗ
Ｌ）活性化処理と一体化されているので、自由度がな
く、従って大量のデータを効率良くアクセスする事が出
来ないと言う状態で有った。その為、本発明に於いて
は、前記した様に、該ワード線（ＷＬ）活性化機能と該
外部センスアンプ活性化機能とが互いに独立して作動す
る様に構成するものであるから、当該ワード線（ＷＬ）
は、該／ＲＡＳ信号によって活性化、非活性化される
が、該センスアンプは、該ワード線（ＷＬ）が非活性状
態と成っても、該センスアンプ活性化信号が活性化状態
を保持する事が出来るので、所定のデータを所定の期間
保持する事が出来、従って一のバンクに於ける所定のデ
ータを選択して読み出した後、当該バンク内に於ける他
のデータを読み出す場合には、ロウアドレスはアクセス
することなく、単にコラムアドレスのみアクセスすれば
良い事になるので、係るアクセス時間を大幅に短縮する
事が出来る。
【００１６】本発明に係る第１の態様に付いて以下に説
明する。図１及び図２は、本発明に係る第１の態様に関
するセンスアンプ制御回路１０の構成例を示すブロック
ダイアグラムであり、図中、少なくとも、メモリセル手
段１１、センスアンプ１２、／ＲＡＳ信号系入力手段
１、ワード線（ＷＬ）ブースト信号発生手段２、センス
アンプ系制御信号発生手段５、及びセンスアンプ駆動信
号発生手段７とから構成される、ロウアドレスストロー
ブ（／ＲＡＳ）信号を利用してワード線（ＷＬ）を活性
化し、セル情報を読み出すダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）に於いて、当該メモリセル手段１
１を複数個のバンク１１’、１１”で形成する様に構成
されていると共に、センスアンプそのものも複数個１
２’、１２”対応して設けておき、更に該センスアンプ
系制御信号発生手段５も該複数個の各バンク１１’、１
１”のそれぞれに対応して複数個５’、５”が用意され
ており、該センスアンプ１２’、１２”を該／ＲＡＳ信
号とは独立に活性化する為に該センスアンプ系制御信号
発生手段５’、５”に接続された外部センスアンプ活性
化信号端子１５’、１５”とが設けられているものであ
る。
明する。図１及び図２は、本発明に係る第１の態様に関
するセンスアンプ制御回路１０の構成例を示すブロック
ダイアグラムであり、図中、少なくとも、メモリセル手
段１１、センスアンプ１２、／ＲＡＳ信号系入力手段
１、ワード線（ＷＬ）ブースト信号発生手段２、センス
アンプ系制御信号発生手段５、及びセンスアンプ駆動信
号発生手段７とから構成される、ロウアドレスストロー
ブ（／ＲＡＳ）信号を利用してワード線（ＷＬ）を活性
化し、セル情報を読み出すダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）に於いて、当該メモリセル手段１
１を複数個のバンク１１’、１１”で形成する様に構成
されていると共に、センスアンプそのものも複数個１
２’、１２”対応して設けておき、更に該センスアンプ
系制御信号発生手段５も該複数個の各バンク１１’、１
１”のそれぞれに対応して複数個５’、５”が用意され
ており、該センスアンプ１２’、１２”を該／ＲＡＳ信
号とは独立に活性化する為に該センスアンプ系制御信号
発生手段５’、５”に接続された外部センスアンプ活性
化信号端子１５’、１５”とが設けられているものであ
る。
【００１７】図１は上記した本発明に係るセンスアンプ
制御回路１０の構成例を示すブロックダイアグラムであ
って、図１２と同一の構成要素に対しては図１２に於け
ると同様の符号を付してある。図２は、図１に示されて
いる本発明の第１の態様に於ける一具体例のセンスアン
プ制御回路１０の全体的システム構成例の概要を説明す
るブロックダイアグラムである。
制御回路１０の構成例を示すブロックダイアグラムであ
って、図１２と同一の構成要素に対しては図１２に於け
ると同様の符号を付してある。図２は、図１に示されて
いる本発明の第１の態様に於ける一具体例のセンスアン
プ制御回路１０の全体的システム構成例の概要を説明す
るブロックダイアグラムである。
【００１８】尚、図２から理解される様に、本発明に係
る第１の態様に於ける該センスアンプ制御回路１０に於
いては、／ＲＡＳ信号系とは別に、コラムアドレス系制
御回路１６が設けられており、該コラムアドレス系制御
回路１６には、例えばコラムアドレス系信号入力手段１
７及び適宜の入出力系回路（Ｉ／Ｏ系回路）１８とが設
けられているものである。
る第１の態様に於ける該センスアンプ制御回路１０に於
いては、／ＲＡＳ信号系とは別に、コラムアドレス系制
御回路１６が設けられており、該コラムアドレス系制御
回路１６には、例えばコラムアドレス系信号入力手段１
７及び適宜の入出力系回路（Ｉ／Ｏ系回路）１８とが設
けられているものである。
【００１９】つまり、本発明に係るセンスアンプ制御回
路１０の一具体例としては、図２に示す様に、ＲＡＳ系
回路２０、複数個のバンク１１’、１１”と各バンク１
１’、１１”のそれぞれに対応して設けられているセン
スアンプ１２’、１２”とで構成されているメモリ回路
部１１及びコラムアドレス系制御回路１６とから構成さ
れているものであって、該ＲＡＳ系回路２０は、ＲＡＳ
系初段回路１３、第１のセンスアンプ系制御信号発生回
路５’及び第２のセンスアンプ系制御信号発生回路５”
及び第１のバンク１１’を制御する第１のローデコーダ
８’と第１のセンスアンプ１２’を制御する第１のセン
スアンプ駆動信号発生回路７’及び第２のバンク１１”
を制御する第２のローデコーダ８”と第２のセンスアン
プ１２”を制御する第２のセンスアンプ駆動信号発生回
路７”とから構成されている。
路１０の一具体例としては、図２に示す様に、ＲＡＳ系
回路２０、複数個のバンク１１’、１１”と各バンク１
１’、１１”のそれぞれに対応して設けられているセン
スアンプ１２’、１２”とで構成されているメモリ回路
部１１及びコラムアドレス系制御回路１６とから構成さ
れているものであって、該ＲＡＳ系回路２０は、ＲＡＳ
系初段回路１３、第１のセンスアンプ系制御信号発生回
路５’及び第２のセンスアンプ系制御信号発生回路５”
及び第１のバンク１１’を制御する第１のローデコーダ
８’と第１のセンスアンプ１２’を制御する第１のセン
スアンプ駆動信号発生回路７’及び第２のバンク１１”
を制御する第２のローデコーダ８”と第２のセンスアン
プ１２”を制御する第２のセンスアンプ駆動信号発生回
路７”とから構成されている。
【００２０】又、本発明に於ける当該第１の態様に於け
る該センスアンプ制御回路１０の該ＲＡＳ系初段回路１
３には、／ＲＡＳ信号入力手段１としてＲＡＳ信号初段
入力回路１が示されており、又該複数個のバンクの内の
何れかを選択するかを決定する外部バンク信号ロウアド
レス入力端子１４があり、その外部バンク信号ロウアド
レス信号と該ＲＡＳ信号初段入力回路１との出力がロウ
アドレスバッファ２７に入力され、所定の内部バンク信
号ＢＮＫＸ及びＢＮＫＺが該ロウアドレスバッファ２７
から出力され、該第１と第２のセンスアンプ系制御信号
発生手段５’、５”とに個別に入力されている。
る該センスアンプ制御回路１０の該ＲＡＳ系初段回路１
３には、／ＲＡＳ信号入力手段１としてＲＡＳ信号初段
入力回路１が示されており、又該複数個のバンクの内の
何れかを選択するかを決定する外部バンク信号ロウアド
レス入力端子１４があり、その外部バンク信号ロウアド
レス信号と該ＲＡＳ信号初段入力回路１との出力がロウ
アドレスバッファ２７に入力され、所定の内部バンク信
号ＢＮＫＸ及びＢＮＫＺが該ロウアドレスバッファ２７
から出力され、該第１と第２のセンスアンプ系制御信号
発生手段５’、５”とに個別に入力されている。
【００２１】本発明に於ける該外部バンク信号は、該バ
ンクのアドレス信号であり、該／ＲＡＳ信号と同一のも
ので有っても良い。係る外部バンク信号を使用する事に
よって、所定のバンクのデータをラッチする事が可能と
なり更に当該ラッチデータを／ＲＡＳ信号の活性化、非
活性化に係わらず所定の期間ホールドしておく事が可能
となる。
ンクのアドレス信号であり、該／ＲＡＳ信号と同一のも
ので有っても良い。係る外部バンク信号を使用する事に
よって、所定のバンクのデータをラッチする事が可能と
なり更に当該ラッチデータを／ＲＡＳ信号の活性化、非
活性化に係わらず所定の期間ホールドしておく事が可能
となる。
【００２２】一方、本発明の第１の態様に於ける特徴的
技術構成は、該第１と第２のセンスアンプ系制御信号発
生手段５’、５”を設け、該各センスアンプ系制御信号
発生手段５’、５”を前記した所定の内部バンク信号Ｂ
ＮＫＸ及びＢＮＫＺと第１の外部センスアンプ活性化信
号端子１５’と第２の外部センスアンプ活性化信号端子
１５”とによって所定のバンクを活性化させる為の第１
及び第２のセンスアンプ駆動信号発生手段７’、７”を
選択する。
技術構成は、該第１と第２のセンスアンプ系制御信号発
生手段５’、５”を設け、該各センスアンプ系制御信号
発生手段５’、５”を前記した所定の内部バンク信号Ｂ
ＮＫＸ及びＢＮＫＺと第１の外部センスアンプ活性化信
号端子１５’と第２の外部センスアンプ活性化信号端子
１５”とによって所定のバンクを活性化させる為の第１
及び第２のセンスアンプ駆動信号発生手段７’、７”を
選択する。
【００２３】係る外部センスアンプ活性化信号端子に入
力される外部センスアンプ活性化信号は、適宜の外部回
路から入力されるもので有っても良く、又該／ＲＡＳ信
号と同期させて発生させたもので有っても良い。更に
は、該／ＲＡＳ信号を直接利用するもので有っても良
い。本発明に於いては、該外部センスアンプ活性化信号
は、選択されたバンクに於いて該／ＲＡＳ信号の活性
化、非活性化とは異なる挙動を実行し、該／ＲＡＳ信号
が非活性化され、該ワード線（ＷＬ）も非活性化された
場合に於いても該センスアンプを活性化状態に保持しえ
る様にするものであり、それゆえ、当該バンクに於ける
センスアンプを該／ＲＡＳ信号とは独立して活性化維持
しえる様に設計されている。
力される外部センスアンプ活性化信号は、適宜の外部回
路から入力されるもので有っても良く、又該／ＲＡＳ信
号と同期させて発生させたもので有っても良い。更に
は、該／ＲＡＳ信号を直接利用するもので有っても良
い。本発明に於いては、該外部センスアンプ活性化信号
は、選択されたバンクに於いて該／ＲＡＳ信号の活性
化、非活性化とは異なる挙動を実行し、該／ＲＡＳ信号
が非活性化され、該ワード線（ＷＬ）も非活性化された
場合に於いても該センスアンプを活性化状態に保持しえ
る様にするものであり、それゆえ、当該バンクに於ける
センスアンプを該／ＲＡＳ信号とは独立して活性化維持
しえる様に設計されている。
【００２４】尚、上記した本発明に係るセンスアンプ制
御回路１０に於いては、該メモリセルを、２個の領域に
分割して２個のバンクを構成した例に付いて説明した
が、本発明は、係る具体例に限定されるものではなく、
当該メモリセルを、２個以上の複数個の領域に分割し
て、２個以上のバンクを構成したものでも良く、その場
合には、上記した各構成要素の内、例えばセンスアンプ
系制御信号発生手段５、外部センスアンプ活性化信号、
センスアンプ駆動信号発生手段７、ビット線リセット手
段６等も当該バンクの数に応答する数だけ用意される必
要がある事は言うまでもない。
御回路１０に於いては、該メモリセルを、２個の領域に
分割して２個のバンクを構成した例に付いて説明した
が、本発明は、係る具体例に限定されるものではなく、
当該メモリセルを、２個以上の複数個の領域に分割し
て、２個以上のバンクを構成したものでも良く、その場
合には、上記した各構成要素の内、例えばセンスアンプ
系制御信号発生手段５、外部センスアンプ活性化信号、
センスアンプ駆動信号発生手段７、ビット線リセット手
段６等も当該バンクの数に応答する数だけ用意される必
要がある事は言うまでもない。
【００２５】本発明に係るセンスアンプ制御回路１０に
於けるバンクは、例えば、２５６ｋのメモリブロックで
構成されたものを複数個準備しておき、その何れかを前
記した外部バンク信号により選択し、且つ該外部センス
アンプ活性化信号との論理により、当該複数個のバンク
の内の何れかが活性化されるものである。即ち、本発明
に於いては、該バンクを選択する事によって、所定のデ
ータを一つのグループ単位で記憶、保持、演算、伝送す
る事が可能である。
於けるバンクは、例えば、２５６ｋのメモリブロックで
構成されたものを複数個準備しておき、その何れかを前
記した外部バンク信号により選択し、且つ該外部センス
アンプ活性化信号との論理により、当該複数個のバンク
の内の何れかが活性化されるものである。即ち、本発明
に於いては、該バンクを選択する事によって、所定のデ
ータを一つのグループ単位で記憶、保持、演算、伝送す
る事が可能である。
【００２６】次に、本発明に係る上記第１の態様に於け
るセンスアンプ制御回路１０のＲＡＳ系初段回路１３の
具体的な構成例を図３のブロックダイアグラムで説明す
る。即ち、／ＲＡＳ信号が入力されるＲＡＳ入力初段回
路１からアドレスラッチ信号ＡＤＬＣＨとアドレス活性
化信号ＡＤＡＳが出力され、ロウアドレスバッファ回路
２７に入力されると共に、該ロウアドレスバッファ回路
２７には、外部バンク信号出力が入力されている。
るセンスアンプ制御回路１０のＲＡＳ系初段回路１３の
具体的な構成例を図３のブロックダイアグラムで説明す
る。即ち、／ＲＡＳ信号が入力されるＲＡＳ入力初段回
路１からアドレスラッチ信号ＡＤＬＣＨとアドレス活性
化信号ＡＤＡＳが出力され、ロウアドレスバッファ回路
２７に入力されると共に、該ロウアドレスバッファ回路
２７には、外部バンク信号出力が入力されている。
【００２７】一方、該ＲＡＳ入力初段回路１から出力さ
れたアドレス活性化信号ＡＤＡＳは、プリチャージ信号
発生回路２２とワードドライバ発生回路２４とに個別に
入力され、その出力は何れもプリワードドライバ発生回
路２３に入力されている。尚、該プリチャージ信号発生
回路２２には、後述するワード線ブースト発生回路２の
出力が更に入力されており、該プリチャージ信号発生回
路２２から出力される出力であるプリチャージ信号ＰＲ
ＣＨＳは、アドレス活性化信号ＡＤＡＳと該ワード線ブ
ースト発生回路２の出力との論理を採った信号となって
いる。
れたアドレス活性化信号ＡＤＡＳは、プリチャージ信号
発生回路２２とワードドライバ発生回路２４とに個別に
入力され、その出力は何れもプリワードドライバ発生回
路２３に入力されている。尚、該プリチャージ信号発生
回路２２には、後述するワード線ブースト発生回路２の
出力が更に入力されており、該プリチャージ信号発生回
路２２から出力される出力であるプリチャージ信号ＰＲ
ＣＨＳは、アドレス活性化信号ＡＤＡＳと該ワード線ブ
ースト発生回路２の出力との論理を採った信号となって
いる。
【００２８】又、該ロウアドレスバッファ回路２７から
は、バンクアドレス相補信号ＢＡＤＣＯＭＳ（例えばＢ
ＮＫＸ、ＢＮＫＺ等）が出力され、当該出力はロウプリ
デコーダ２１と複数個のブロックセレクトデコーダ２６
とにそれぞれ入力される共に、前記したプリチャージ信
号発生回路２２から出力されるプリチャージ信号ＰＲＣ
ＨＳも該ロウプリデコーダ２１とブロックセレクトデコ
ーダ２６とに入力されている。
は、バンクアドレス相補信号ＢＡＤＣＯＭＳ（例えばＢ
ＮＫＸ、ＢＮＫＺ等）が出力され、当該出力はロウプリ
デコーダ２１と複数個のブロックセレクトデコーダ２６
とにそれぞれ入力される共に、前記したプリチャージ信
号発生回路２２から出力されるプリチャージ信号ＰＲＣ
ＨＳも該ロウプリデコーダ２１とブロックセレクトデコ
ーダ２６とに入力されている。
【００２９】その結果、該ロウプリデコーダ２１から
は、プリデコーダアドレス信号ＰＲＤＡＤＤが、メイン
ロウデコーダ８に対して出力され、当該メインロウデコ
ーダ８からワード線（ＷＬ）活性化信号が出力されると
共に、該各ブロックセレクトデコーダ２６のぞれぞれか
ら、ブロックセレクト信号ＢＬＣＳＳが出力され、該メ
インロウデコーダ８に供給される。
は、プリデコーダアドレス信号ＰＲＤＡＤＤが、メイン
ロウデコーダ８に対して出力され、当該メインロウデコ
ーダ８からワード線（ＷＬ）活性化信号が出力されると
共に、該各ブロックセレクトデコーダ２６のぞれぞれか
ら、ブロックセレクト信号ＢＬＣＳＳが出力され、該メ
インロウデコーダ８に供給される。
【００３０】一方、該プリワードドライバ発生回路２３
は、プリワードドライバ信号ＰＲＷＤＳを出力し、その
出力は、前記したワード線ブースト発生回路２に入力さ
れる。係るワード線ブースト発生回路２は、プリワード
ドライバ信号ＰＲＷＤＳに応答してワード線ブースト信
号ＷＬＢＳＴを出力し、その一方を前記した様に、プリ
チャージ信号発生回路２２に入力すると同時に、ロウプ
リデコーダ回路３に入力され、該ロウプリデコーダ回路
３の出力は、該メインロウデコーダ８に入力されるもの
である。
は、プリワードドライバ信号ＰＲＷＤＳを出力し、その
出力は、前記したワード線ブースト発生回路２に入力さ
れる。係るワード線ブースト発生回路２は、プリワード
ドライバ信号ＰＲＷＤＳに応答してワード線ブースト信
号ＷＬＢＳＴを出力し、その一方を前記した様に、プリ
チャージ信号発生回路２２に入力すると同時に、ロウプ
リデコーダ回路３に入力され、該ロウプリデコーダ回路
３の出力は、該メインロウデコーダ８に入力されるもの
である。
【００３１】更に、該プリチャージ信号発生回路２２か
ら出力されるプリチャージ信号ＰＲＣＨＳと、アドレス
活性化信号ＡＤＡＳ及びワード線ブースト信号ＷＬＢＳ
Ｔが入力されるロウデコーダリセット発生回路２５が設
けられており、該ロウデコーダリセット発生回路２５か
ら出力されるロウデコーダリセット信号ＲＤＣＲＳＴ
は、該メインロウデコーダ８に入力されている。
ら出力されるプリチャージ信号ＰＲＣＨＳと、アドレス
活性化信号ＡＤＡＳ及びワード線ブースト信号ＷＬＢＳ
Ｔが入力されるロウデコーダリセット発生回路２５が設
けられており、該ロウデコーダリセット発生回路２５か
ら出力されるロウデコーダリセット信号ＲＤＣＲＳＴ
は、該メインロウデコーダ８に入力されている。
【００３２】又、該各ブロックセレクトデコーダ２６の
ぞれぞれから出力されるブロックセレクト信号ＢＬＣＳ
Ｓは、センスアンプ系制御信号発生手段５に供給され
る。次に、図４は、本発明に係る上記第１の態様に於け
るセンスアンプ系制御信号発生手段５の具体的な構成例
を示すブロックダイアグラムである。図中、該センスア
ンプ系制御信号発生手段５を構成している各回路は、該
バンクの数に応じて複数個それぞれ用意されているもの
である。
ぞれぞれから出力されるブロックセレクト信号ＢＬＣＳ
Ｓは、センスアンプ系制御信号発生手段５に供給され
る。次に、図４は、本発明に係る上記第１の態様に於け
るセンスアンプ系制御信号発生手段５の具体的な構成例
を示すブロックダイアグラムである。図中、該センスア
ンプ系制御信号発生手段５を構成している各回路は、該
バンクの数に応じて複数個それぞれ用意されているもの
である。
【００３３】先ず、外部センスアンプ活性化信号は、セ
ンスアンプイネーブルバッファ３１に入力されセンスア
ンプ活性化信号ＳＡＡＳを発生し、該センスアンプ活性
化信号ＳＡＡＳは、センスアンプイネーブル発生回路３
２に入力される。又、該センスアンプイネーブル発生回
路３２には、前記した各ブロックセレクトデコーダ２６
のぞれぞれから出力されるブロックセレクト信号ＢＬＣ
ＳＳとワード線ブースト信号ＷＬＢＳＴがそれぞれ入力
される。
ンスアンプイネーブルバッファ３１に入力されセンスア
ンプ活性化信号ＳＡＡＳを発生し、該センスアンプ活性
化信号ＳＡＡＳは、センスアンプイネーブル発生回路３
２に入力される。又、該センスアンプイネーブル発生回
路３２には、前記した各ブロックセレクトデコーダ２６
のぞれぞれから出力されるブロックセレクト信号ＢＬＣ
ＳＳとワード線ブースト信号ＷＬＢＳＴがそれぞれ入力
される。
【００３４】一方、該センスアンプイネーブル発生回路
３２からは、該入力信号の論理に応答した出力が、タイ
ミングワードライン発生回路３３に出力され、該タイミ
ングワードライン発生回路３３からの出力は、プリラッ
チイネーブル発生回路３４に入力される。当該プリラッ
チイネーブル発生回路３４には、更に前記センスアンプ
イネーブルバッファ３１から出力されるセンスアンプ活
性化信号ＳＡＡＳが入力されており、当該両信号の論理
に応答して、該プリラッチイネーブル発生回路３４から
プリラッチイネーブル信号ＰＲＫＵＣＨＥが出力され、
該プリラッチイネーブル信号ＰＲＫＵＣＨＥは、センス
アンプドライバ発生回路３６に入力されると共に、該プ
リラッチイネーブル発生回路３４から出力される他の出
力は、ビット線リセット発生回路３５に入力され、該ビ
ット線リセット発生回路３５からビット線リセット信号
ＢＴＲＳＴが出力されると同時に、該ビット線リセット
信号ＢＴＲＳＴは前記のセンスアンプドライバ発生回路
３６に入力される。
３２からは、該入力信号の論理に応答した出力が、タイ
ミングワードライン発生回路３３に出力され、該タイミ
ングワードライン発生回路３３からの出力は、プリラッ
チイネーブル発生回路３４に入力される。当該プリラッ
チイネーブル発生回路３４には、更に前記センスアンプ
イネーブルバッファ３１から出力されるセンスアンプ活
性化信号ＳＡＡＳが入力されており、当該両信号の論理
に応答して、該プリラッチイネーブル発生回路３４から
プリラッチイネーブル信号ＰＲＫＵＣＨＥが出力され、
該プリラッチイネーブル信号ＰＲＫＵＣＨＥは、センス
アンプドライバ発生回路３６に入力されると共に、該プ
リラッチイネーブル発生回路３４から出力される他の出
力は、ビット線リセット発生回路３５に入力され、該ビ
ット線リセット発生回路３５からビット線リセット信号
ＢＴＲＳＴが出力されると同時に、該ビット線リセット
信号ＢＴＲＳＴは前記のセンスアンプドライバ発生回路
３６に入力される。
【００３５】その結果、当該センスアンプドライバ発生
回路３６から、センスアンプドライバ信号（Ｎｃｈ用）
とセンスアンプドライバ信号（Ｐｃｈ用）とが出力され
ると共に、ラッチイネーブル信号ＬＣＨＥを出力し、該
ラッチイネーブル信号ＬＣＨＥは、センスアンプドライ
バ発生回路３７に入力され、該センスアンプドライバ発
生回路３７からは、センスアンプドライバ信号（Ｐｃｈ
用）が出力される。本発明に係る該第１の態様に於ける
センスアンプ制御回路１０の動作を図５を参照しながら
説明する。
回路３６から、センスアンプドライバ信号（Ｎｃｈ用）
とセンスアンプドライバ信号（Ｐｃｈ用）とが出力され
ると共に、ラッチイネーブル信号ＬＣＨＥを出力し、該
ラッチイネーブル信号ＬＣＨＥは、センスアンプドライ
バ発生回路３７に入力され、該センスアンプドライバ発
生回路３７からは、センスアンプドライバ信号（Ｐｃｈ
用）が出力される。本発明に係る該第１の態様に於ける
センスアンプ制御回路１０の動作を図５を参照しながら
説明する。
【００３６】図５は、本発明に係るセンスアンプ制御回
路１０の要部に於ける駆動状態を説明する波形図であ
り、／ＲＡＳ信号の立ち下がり（／ＲＡＳ信号の活性
化）に応答して外部バンク信号が、所定のバンクを選択
する為のアドレスｎを読み込みラッチしておく。係るラ
ッチデータに基づいて、指定されたバンクが選択され、
そのバンクの手段のみが読み出される。
路１０の要部に於ける駆動状態を説明する波形図であ
り、／ＲＡＳ信号の立ち下がり（／ＲＡＳ信号の活性
化）に応答して外部バンク信号が、所定のバンクを選択
する為のアドレスｎを読み込みラッチしておく。係るラ
ッチデータに基づいて、指定されたバンクが選択され、
そのバンクの手段のみが読み出される。
【００３７】それ以外のバンクに於いては、その前に選
択された時点に於けるデータが保持されている。又、外
部センスアンプ活性化信号端子１５が、該／ＲＡＳ信号
の立ち下がりに同期して立ち上がると同時にビット線リ
セット信号が作動してバンクに対応するビット線をリセ
ットする。
択された時点に於けるデータが保持されている。又、外
部センスアンプ活性化信号端子１５が、該／ＲＡＳ信号
の立ち下がりに同期して立ち上がると同時にビット線リ
セット信号が作動してバンクに対応するビット線をリセ
ットする。
【００３８】一方、該／ＲＡＳ信号の立ち下がりから所
定の遅延時間を介して、該内部センスアンプ活性化信号
即ち該センスアンプ系制御信号発生手段５の出力に先立
ってワード線（ＷＬ）を立ち上げる。尚、内部センスア
ンプ活性化信号の立ち上がりは、該／ＲＡＳ信号と外部
センスアンプ活性化信号との論理を採って行うものであ
る。
定の遅延時間を介して、該内部センスアンプ活性化信号
即ち該センスアンプ系制御信号発生手段５の出力に先立
ってワード線（ＷＬ）を立ち上げる。尚、内部センスア
ンプ活性化信号の立ち上がりは、該／ＲＡＳ信号と外部
センスアンプ活性化信号との論理を採って行うものであ
る。
【００３９】その為、該／ＲＡＳ信号が立ち上がり、そ
れに同期してワード線（ＷＬ）が非活性化されたとして
も、該内部センスアンプ活性化信号は、活性化状態を保
持する事が可能となる。そして、次に／ＲＡＳ信号の立
ち下がりに同期して、同一の外部バンク信号が選択ラッ
チされた場合には、ワード線（ＷＬ）立ち上がる時点で
は、既に内部センスアンプ活性化信号は、活性化状態に
あるので、コラムアドレスをアクセスするだけの時間内
で、所定のデータを読み出す事が出来る。
れに同期してワード線（ＷＬ）が非活性化されたとして
も、該内部センスアンプ活性化信号は、活性化状態を保
持する事が可能となる。そして、次に／ＲＡＳ信号の立
ち下がりに同期して、同一の外部バンク信号が選択ラッ
チされた場合には、ワード線（ＷＬ）立ち上がる時点で
は、既に内部センスアンプ活性化信号は、活性化状態に
あるので、コラムアドレスをアクセスするだけの時間内
で、所定のデータを読み出す事が出来る。
【００４０】即ち、本具体例に於いては、／ＲＡＳ信号
の立ち下がりによりワード線（ＷＬ）を活性化し、又外
部センスアンプ活性化信号と外部バンク信号との論理に
より、ワード線（ＷＬ）が活性化されると、内部センス
アンプ活性化信号が活性化され、センスアンプが作動す
る。一方、／ＲＡＳ信号の立ち上がりによりワード線
（ＷＬ）が非活性となりリセットされるが、内部センス
アンプ活性化信号は、外部センスアンプ活性化信号がア
クティブの状態にある時は、そのままビット線にデータ
を貯えたままセンスアンプは作動を継続する。
の立ち下がりによりワード線（ＷＬ）を活性化し、又外
部センスアンプ活性化信号と外部バンク信号との論理に
より、ワード線（ＷＬ）が活性化されると、内部センス
アンプ活性化信号が活性化され、センスアンプが作動す
る。一方、／ＲＡＳ信号の立ち上がりによりワード線
（ＷＬ）が非活性となりリセットされるが、内部センス
アンプ活性化信号は、外部センスアンプ活性化信号がア
クティブの状態にある時は、そのままビット線にデータ
を貯えたままセンスアンプは作動を継続する。
【００４１】又、該内部センスアンプ活性化信号が非活
性化される場合は、／ＲＡＳ信号の立ち上がりと外部セ
ンスアンプ活性化信号が非活性状態となった時点で、ワ
ード線（ＷＬ）が非活性となった後所定の遅延時間を経
過した後に非活性化される事になる。この様に、ワード
線（ＷＬ）がリセットされてもセンスアンプにてデータ
を保持する動作が可能となるので、一度アクセスされれ
ば、次のアクセスが同じロウアドレス（ワード線（Ｗ
Ｌ））を選択する場合には、既にセンスアンプにデータ
が保持されているので、コラムアドレスによりアクセス
すれば良いことになり、アクセス時間が大幅に短縮する
事が出来る。
性化される場合は、／ＲＡＳ信号の立ち上がりと外部セ
ンスアンプ活性化信号が非活性状態となった時点で、ワ
ード線（ＷＬ）が非活性となった後所定の遅延時間を経
過した後に非活性化される事になる。この様に、ワード
線（ＷＬ）がリセットされてもセンスアンプにてデータ
を保持する動作が可能となるので、一度アクセスされれ
ば、次のアクセスが同じロウアドレス（ワード線（Ｗ
Ｌ））を選択する場合には、既にセンスアンプにデータ
が保持されているので、コラムアドレスによりアクセス
すれば良いことになり、アクセス時間が大幅に短縮する
事が出来る。
【００４２】この場合には、ロウアドレスを比較する為
の制御回路を別に設ける必要がある。更に、本発明の該
具体例に於いては、センスアンプの活性化期間を最大該
ＤＲＡＭのリフレッシュ時間、即ち全セルがリフレッシ
ュされるに必要な時間、と同等の時間迄延長する事が可
能となり、アクセス時間にかなりの余裕を持たせる事が
出来る。
の制御回路を別に設ける必要がある。更に、本発明の該
具体例に於いては、センスアンプの活性化期間を最大該
ＤＲＡＭのリフレッシュ時間、即ち全セルがリフレッシ
ュされるに必要な時間、と同等の時間迄延長する事が可
能となり、アクセス時間にかなりの余裕を持たせる事が
出来る。
【００４３】即ち、従来に於いては、ワード線（ＷＬ）
の立ち上がり期間中しかセンスアンプを活性化する事が
出来なかった。又、ワード線（ＷＬ）の立ち上がり期間
中は一般的にはセルのリフレッシュ時間よりも短いの
で、アクセスがかけられる時間が短くなっている。本発
明に於いては、センスアンプの活性化期間を、リフレッ
シュ時間だけ採る事が出来るので、アクセスにかけられ
る時間を、従来の約１６０倍程度になるので、余裕を持
ってアクセスを行う事が出来る。
の立ち上がり期間中しかセンスアンプを活性化する事が
出来なかった。又、ワード線（ＷＬ）の立ち上がり期間
中は一般的にはセルのリフレッシュ時間よりも短いの
で、アクセスがかけられる時間が短くなっている。本発
明に於いては、センスアンプの活性化期間を、リフレッ
シュ時間だけ採る事が出来るので、アクセスにかけられ
る時間を、従来の約１６０倍程度になるので、余裕を持
ってアクセスを行う事が出来る。
【００４４】リフレッシュ時間中は、データが消される
事になるので、この期間は、コラムアドレスにアクセス
する事が不可能であるが、本発明に於いては当該アクセ
スにかけられる時間を多くして、リフレッシュ時間を出
来るだけ少なくする事が出来るので、該アクセス操作を
確実に実行する事が可能となる。次に、本発明に係るセ
ンスアンプ制御回路の第２の態様に関する具体例を説明
する。
事になるので、この期間は、コラムアドレスにアクセス
する事が不可能であるが、本発明に於いては当該アクセ
スにかけられる時間を多くして、リフレッシュ時間を出
来るだけ少なくする事が出来るので、該アクセス操作を
確実に実行する事が可能となる。次に、本発明に係るセ
ンスアンプ制御回路の第２の態様に関する具体例を説明
する。
【００４５】上記した本発明に係る第１の態様に関する
センスアンプ制御回路１０に於いては、センスアンプを
制御する為に、外部センスアンプ活性化信号を使用した
が、本発明に於いては、係る外部センスアンプ活性化信
号を用いずに例えば、／ＲＡＳ信号を複数個、即ち、バ
ンクの数に応答する個数用意してそれを選択的に使用す
る事によって当該バンクを制御する事も可能である。
センスアンプ制御回路１０に於いては、センスアンプを
制御する為に、外部センスアンプ活性化信号を使用した
が、本発明に於いては、係る外部センスアンプ活性化信
号を用いずに例えば、／ＲＡＳ信号を複数個、即ち、バ
ンクの数に応答する個数用意してそれを選択的に使用す
る事によって当該バンクを制御する事も可能である。
【００４６】その為、本発明に係る第２の態様に於ける
センスアンプ制御回路５０に於いては、図６及び図７の
ブロックダイアグラムに示される様に、少なくとも、メ
モリセル手段１１、センスアンプ１２、／ＲＡＳ信号系
入力手段１、ワード線（ＷＬ）ブースト信号発生手段
２、センスアンプ系制御信号発生手段５、及びセンスア
ンプ駆動信号発生手段７とから構成される、ロウアドレ
スストローブ（／ＲＡＳ）信号を利用してワード線（Ｗ
Ｌ）を活性化し、セル情報を読み出すダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）に於いて、当該メモリ
セル手段１１を複数個のバンク１１’、１１”で形成す
る様に構成されていると共に、センスアンプそのものも
複数個１２’、１２”対応して設けておき、更に該セン
スアンプ系制御信号発生手段５も該複数個の各バンク１
１’、１１”のそれぞれに対応して複数個５’、５”が
用意されており、且つ該／ＲＡＳ信号も、該複数個の各
バンク１１’、１１”のそれぞれに対応して複数個（／
ＲＡＳ（Ａ）信号及び／ＲＡＳ（Ｂ）信号）とが用意さ
れており、該ワード線（ＷＬ）ブースト信号発生手段２
は、該各／ＲＡＳ信号（／ＲＡＳ（Ａ）信号及び／ＲＡ
Ｓ（Ｂ）信号）の立ち上がり立ち下がりエッジに同期し
てワード線（ＷＬ）をワンショットにてそれぞれ活性化
する様に構成されているセンスアンプ制御回路５０が示
されている。
センスアンプ制御回路５０に於いては、図６及び図７の
ブロックダイアグラムに示される様に、少なくとも、メ
モリセル手段１１、センスアンプ１２、／ＲＡＳ信号系
入力手段１、ワード線（ＷＬ）ブースト信号発生手段
２、センスアンプ系制御信号発生手段５、及びセンスア
ンプ駆動信号発生手段７とから構成される、ロウアドレ
スストローブ（／ＲＡＳ）信号を利用してワード線（Ｗ
Ｌ）を活性化し、セル情報を読み出すダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）に於いて、当該メモリ
セル手段１１を複数個のバンク１１’、１１”で形成す
る様に構成されていると共に、センスアンプそのものも
複数個１２’、１２”対応して設けておき、更に該セン
スアンプ系制御信号発生手段５も該複数個の各バンク１
１’、１１”のそれぞれに対応して複数個５’、５”が
用意されており、且つ該／ＲＡＳ信号も、該複数個の各
バンク１１’、１１”のそれぞれに対応して複数個（／
ＲＡＳ（Ａ）信号及び／ＲＡＳ（Ｂ）信号）とが用意さ
れており、該ワード線（ＷＬ）ブースト信号発生手段２
は、該各／ＲＡＳ信号（／ＲＡＳ（Ａ）信号及び／ＲＡ
Ｓ（Ｂ）信号）の立ち上がり立ち下がりエッジに同期し
てワード線（ＷＬ）をワンショットにてそれぞれ活性化
する様に構成されているセンスアンプ制御回路５０が示
されている。
【００４７】つまり、本具体例に於いては、異なるクロ
ックＣＬＫ信号系、即ち（Ａ）クロック系及び（Ｂ）ク
ロック系により区分された２系列の回路構成が採用され
ており、該／ＲＡＳ（Ａ）信号により制御されるセンス
アンプ制御信号発生回路５’、センスアンプ駆動回路
７’、ビット線リセット発生回路６’とが含まれる信号
系と、該／ＲＡＳ（Ｂ）信号により制御されるセンスア
ンプ制御信号発生回路５”、センスアンプ駆動回路
７”、ビット線リセット発生回路６”とが含まれる信号
系とから構成されているもので有って、その間に、該／
ＲＡＳ（Ａ）信号及び／ＲＡＳ（Ｂ）信号が共通に入力
されるＲＡＳ系初段回路１、とそれに直列に接続さたワ
ード線（ＷＬ）ブースト信号発生手段２及びワード線
（ＷＬ）プレデコーダ回路３とが設けられており、該ワ
ード線（ＷＬ）プレデコーダ回路３の出力は、／ＲＡＳ
（Ａ）信号により制御されるワード線（ＷＬ）（Ａ）を
制御するワード線（ＷＬ）メインデコーダ回路４’と／
ＲＡＳ（Ｂ）信号により制御されるワード線（ＷＬ）
（Ｂ）を制御するワード線（ＷＬ）メインデコーダ回路
４”とに接続されている。
ックＣＬＫ信号系、即ち（Ａ）クロック系及び（Ｂ）ク
ロック系により区分された２系列の回路構成が採用され
ており、該／ＲＡＳ（Ａ）信号により制御されるセンス
アンプ制御信号発生回路５’、センスアンプ駆動回路
７’、ビット線リセット発生回路６’とが含まれる信号
系と、該／ＲＡＳ（Ｂ）信号により制御されるセンスア
ンプ制御信号発生回路５”、センスアンプ駆動回路
７”、ビット線リセット発生回路６”とが含まれる信号
系とから構成されているもので有って、その間に、該／
ＲＡＳ（Ａ）信号及び／ＲＡＳ（Ｂ）信号が共通に入力
されるＲＡＳ系初段回路１、とそれに直列に接続さたワ
ード線（ＷＬ）ブースト信号発生手段２及びワード線
（ＷＬ）プレデコーダ回路３とが設けられており、該ワ
ード線（ＷＬ）プレデコーダ回路３の出力は、／ＲＡＳ
（Ａ）信号により制御されるワード線（ＷＬ）（Ａ）を
制御するワード線（ＷＬ）メインデコーダ回路４’と／
ＲＡＳ（Ｂ）信号により制御されるワード線（ＷＬ）
（Ｂ）を制御するワード線（ＷＬ）メインデコーダ回路
４”とに接続されている。
【００４８】尚、図７から理解される様に、本発明に係
る第２の態様に於ける該センスアンプ制御回路５０に於
いては、／ＲＡＳ信号系とは別に、コラムアドレス系制
御回路１６が設けられており、該コラムアドレス系制御
回路１６には、例えばコラムアドレス系信号入力手段１
７及び適宜の入出力系回路（Ｉ／Ｏ系回路）１８とが設
けられているものである。
る第２の態様に於ける該センスアンプ制御回路５０に於
いては、／ＲＡＳ信号系とは別に、コラムアドレス系制
御回路１６が設けられており、該コラムアドレス系制御
回路１６には、例えばコラムアドレス系信号入力手段１
７及び適宜の入出力系回路（Ｉ／Ｏ系回路）１８とが設
けられているものである。
【００４９】つまり、本発明に係るセンスアンプ制御回
路１０の一具体例としては、図７に示す様に、ＲＡＳ系
回路２０、複数個のバンク１１’、１１”と各バンク１
１’、１１”のそれぞれに対応して設けられているセン
スアンプ１２’、１２”とで構成されているメモリ回路
部１１及びコラムアドレス系制御回路１６とから構成さ
れているものであって、該ＲＡＳ系回路２０は、ＲＡＳ
系初段回路１３、第１のセンスアンプ系制御信号発生回
路５’及び第２のセンスアンプ系制御信号発生回路５”
及び第１のバンク１１’を制御する第１のローデコーダ
８’と第１のセンスアンプ１２’を制御する第１のセン
スアンプ駆動信号発生回路７’及び第２のバンク１１”
を制御する第２のローデコーダ８”と第２のセンスアン
プ１２”を制御する第２のセンスアンプ駆動信号発生回
路７”とから構成されている。
路１０の一具体例としては、図７に示す様に、ＲＡＳ系
回路２０、複数個のバンク１１’、１１”と各バンク１
１’、１１”のそれぞれに対応して設けられているセン
スアンプ１２’、１２”とで構成されているメモリ回路
部１１及びコラムアドレス系制御回路１６とから構成さ
れているものであって、該ＲＡＳ系回路２０は、ＲＡＳ
系初段回路１３、第１のセンスアンプ系制御信号発生回
路５’及び第２のセンスアンプ系制御信号発生回路５”
及び第１のバンク１１’を制御する第１のローデコーダ
８’と第１のセンスアンプ１２’を制御する第１のセン
スアンプ駆動信号発生回路７’及び第２のバンク１１”
を制御する第２のローデコーダ８”と第２のセンスアン
プ１２”を制御する第２のセンスアンプ駆動信号発生回
路７”とから構成されている。
【００５０】又、本発明に於ける当該第２の態様に於け
る該センスアンプ制御回路５０の該ＲＡＳ系初段回路１
３には、それぞれ異なるバンクに対応するデータを選択
するローアドレス信号である／ＲＡＳ（Ａ）信号及び／
ＲＡＳ（Ｂ）信号と言う、異なる／ＲＡＳ信号が入力さ
れるＲＡＳ信号初段入力回路１が示されており、又該複
数個のバンクの内の何れかを選択するかを決定する外部
バンク信号ロウアドレス入力端子１４が別途設けられて
おり、該外部バンク信号ロウアドレス入力回路１４の出
力と該ＲＡＳ信号初段入力回路１との出力がロウアドレ
スバッファ２７に入力され、所定の内部バンク信号ＢＮ
ＫＸ及びＢＮＫＺが該ロウアドレスバッファ２７から出
力され、該第１と第２のセンスアンプ系制御信号発生手
段５’、５”とに個別に入力されている。
る該センスアンプ制御回路５０の該ＲＡＳ系初段回路１
３には、それぞれ異なるバンクに対応するデータを選択
するローアドレス信号である／ＲＡＳ（Ａ）信号及び／
ＲＡＳ（Ｂ）信号と言う、異なる／ＲＡＳ信号が入力さ
れるＲＡＳ信号初段入力回路１が示されており、又該複
数個のバンクの内の何れかを選択するかを決定する外部
バンク信号ロウアドレス入力端子１４が別途設けられて
おり、該外部バンク信号ロウアドレス入力回路１４の出
力と該ＲＡＳ信号初段入力回路１との出力がロウアドレ
スバッファ２７に入力され、所定の内部バンク信号ＢＮ
ＫＸ及びＢＮＫＺが該ロウアドレスバッファ２７から出
力され、該第１と第２のセンスアンプ系制御信号発生手
段５’、５”とに個別に入力されている。
【００５１】以後の各回路とその接続関係及び各回路の
機能は、図１と略同一であるので、ここでは詳細な説明
は省略する。図８は、上記した具体例に於けるセンスア
ンプ制御回路５０の要部に於ける駆動状態を説明する波
形図であり、／ＲＡＳ（Ａ）信号の立ち下がり（／ＲＡ
Ｓ（Ａ）信号の活性化）に応答して、所定の指定された
バンクが選択され、当該選択されたバンクに対応するワ
ード線（ＷＬ）（Ａ）を１ショットパルスにて活性化さ
せると同時に該／ＲＡＳ（Ａ）信号の立ち下がりに同期
してビット線リセット信号（Ａ）を作動させて当該バン
クに対応するビット線（Ａ）をリセットする。
機能は、図１と略同一であるので、ここでは詳細な説明
は省略する。図８は、上記した具体例に於けるセンスア
ンプ制御回路５０の要部に於ける駆動状態を説明する波
形図であり、／ＲＡＳ（Ａ）信号の立ち下がり（／ＲＡ
Ｓ（Ａ）信号の活性化）に応答して、所定の指定された
バンクが選択され、当該選択されたバンクに対応するワ
ード線（ＷＬ）（Ａ）を１ショットパルスにて活性化さ
せると同時に該／ＲＡＳ（Ａ）信号の立ち下がりに同期
してビット線リセット信号（Ａ）を作動させて当該バン
クに対応するビット線（Ａ）をリセットする。
【００５２】一方、該／ＲＡＳ信号の立ち下がりに同期
してワード線（ＷＬ）（Ａ）が活性化された後所定の遅
延時間を介して、該内部センスアンプ活性化信号
（Ａ）、即ち該センスアンプ系制御信号発生手段５’が
活性化される。尚、内部センスアンプ活性化信号の立ち
上がりは、第１の態様に於けると同様に、該／ＲＡＳ信
号と外部センスアンプ活性化信号との論理を採って行う
ものである。
してワード線（ＷＬ）（Ａ）が活性化された後所定の遅
延時間を介して、該内部センスアンプ活性化信号
（Ａ）、即ち該センスアンプ系制御信号発生手段５’が
活性化される。尚、内部センスアンプ活性化信号の立ち
上がりは、第１の態様に於けると同様に、該／ＲＡＳ信
号と外部センスアンプ活性化信号との論理を採って行う
ものである。
【００５３】その為、該／ＲＡＳ信号が立ち上がり、そ
れに同期してワード線（ＷＬ）が非活性化されたとして
も、該内部センスアンプ活性化信号は、活性化状態を保
持する事が可能となる。そして、次に／ＲＡＳ（Ａ）信
号の立ち下がりに同期して、該ワード線（ＷＬ）（Ａ）
が再度１ショットパルスにて活性化させるが、該１ショ
ットパルスの立下りにから所定の遅延時間を経過した後
に、該内部センスアンプ活性化信号は、非活性化状態に
なるが、その間該内部センスアンプ活性化信号の活性化
期間中、該所定のバンクから読み出されたデータは、該
センスアンプに保持される事になる。
れに同期してワード線（ＷＬ）が非活性化されたとして
も、該内部センスアンプ活性化信号は、活性化状態を保
持する事が可能となる。そして、次に／ＲＡＳ（Ａ）信
号の立ち下がりに同期して、該ワード線（ＷＬ）（Ａ）
が再度１ショットパルスにて活性化させるが、該１ショ
ットパルスの立下りにから所定の遅延時間を経過した後
に、該内部センスアンプ活性化信号は、非活性化状態に
なるが、その間該内部センスアンプ活性化信号の活性化
期間中、該所定のバンクから読み出されたデータは、該
センスアンプに保持される事になる。
【００５４】一方、もう一方の／ＲＡＳ（Ｂ）信号の立
ち下がり（／ＲＡＳ（Ｂ）信号の活性化）に応答して、
所定の指定されたバンクが選択され、当該選択されたバ
ンクに対応するワード線（ＷＬ）（Ｂ）を１ショットパ
ルスにて活性化させると同時に該／ＲＡＳ（Ｂ）信号の
立ち下がりに同期してビット線リセット信号（Ｂ）を作
動させて当該バンクに対応するビット線（Ｂ）をリセッ
トする。
ち下がり（／ＲＡＳ（Ｂ）信号の活性化）に応答して、
所定の指定されたバンクが選択され、当該選択されたバ
ンクに対応するワード線（ＷＬ）（Ｂ）を１ショットパ
ルスにて活性化させると同時に該／ＲＡＳ（Ｂ）信号の
立ち下がりに同期してビット線リセット信号（Ｂ）を作
動させて当該バンクに対応するビット線（Ｂ）をリセッ
トする。
【００５５】一方、該／ＲＡＳ信号の立ち下がりに同期
してワード線（ＷＬ）（Ｂ）が活性化された後所定の遅
延時間を介して、該内部センスアンプ活性化信号
（Ｂ）、即ち該センスアンプ系制御信号発生手段５”が
活性化される。そして、次に／ＲＡＳ（Ｂ）信号の立ち
下がりに同期して、該ワード線（ＷＬ）（Ｂ）が再度１
ショットパルスにて活性化させるが、該１ショットパル
スの立下りにから所定の遅延時間を経過した後に、該内
部センスアンプ活性化信号は、非活性化状態になるが、
その間該内部センスアンプ活性化信号の活性化期間中、
該所定のバンクから読み出されたデータは、該センスア
ンプに保持される事になる。
してワード線（ＷＬ）（Ｂ）が活性化された後所定の遅
延時間を介して、該内部センスアンプ活性化信号
（Ｂ）、即ち該センスアンプ系制御信号発生手段５”が
活性化される。そして、次に／ＲＡＳ（Ｂ）信号の立ち
下がりに同期して、該ワード線（ＷＬ）（Ｂ）が再度１
ショットパルスにて活性化させるが、該１ショットパル
スの立下りにから所定の遅延時間を経過した後に、該内
部センスアンプ活性化信号は、非活性化状態になるが、
その間該内部センスアンプ活性化信号の活性化期間中、
該所定のバンクから読み出されたデータは、該センスア
ンプに保持される事になる。
【００５６】つまり、本具体例に於いては、／ＲＡＳ
（Ａ）信号の立下りにより（Ａ）ブロックのワード線
（ＷＬ）（Ａ）が活性化され、該／ＲＡＳ（Ａ）信号と
ワード線（ＷＬ）（Ａ）との論理を受けて（Ａ）ブロッ
クのセンスアンプが活性化される。同様に／ＲＡＳ
（Ｂ）信号の立下りにより（Ｂ）ブロックのワード線
（ＷＬ）（Ｂ）が活性化され、該／ＲＡＳ（Ｂ）信号と
ワード線（ＷＬ）（Ｂ）との論理を受けて（Ｂ）ブロッ
クのセンスアンプが活性化される。
（Ａ）信号の立下りにより（Ａ）ブロックのワード線
（ＷＬ）（Ａ）が活性化され、該／ＲＡＳ（Ａ）信号と
ワード線（ＷＬ）（Ａ）との論理を受けて（Ａ）ブロッ
クのセンスアンプが活性化される。同様に／ＲＡＳ
（Ｂ）信号の立下りにより（Ｂ）ブロックのワード線
（ＷＬ）（Ｂ）が活性化され、該／ＲＡＳ（Ｂ）信号と
ワード線（ＷＬ）（Ｂ）との論理を受けて（Ｂ）ブロッ
クのセンスアンプが活性化される。
【００５７】かかる構成によって、（Ａ）ブロックのセ
ンスアンプが活性化状態にしたまま、該（Ｂ）ブロック
へのアクセスが可能となり、又次に（Ａ）ブロックへの
同じロウアドレス（ワード線（ＷＬ））にアクセスしよ
うとした場合に、既にセンスアンプには、データが保持
されているので、アクセス時間を短縮する事が可能であ
る。
ンスアンプが活性化状態にしたまま、該（Ｂ）ブロック
へのアクセスが可能となり、又次に（Ａ）ブロックへの
同じロウアドレス（ワード線（ＷＬ））にアクセスしよ
うとした場合に、既にセンスアンプには、データが保持
されているので、アクセス時間を短縮する事が可能であ
る。
【００５８】次に、本発明に係る第３の態様に係るセン
スアンプ制御回路６０に付いて説明する。上記した第１
と第２の態様に於けるセンスアンプ制御回路１０、５０
に於いては、外部バンク信号、若しくは複数個の／ＲＡ
Ｓ信号を用いて、該センスアンプを含むバンクの制御を
行っていたが、本発明に於いては係る態様に限定される
ものではなく、該センスアンプを制御する方法としてバ
ンクアドレスのみによって該バンクの制御を行う事も可
能である。
スアンプ制御回路６０に付いて説明する。上記した第１
と第２の態様に於けるセンスアンプ制御回路１０、５０
に於いては、外部バンク信号、若しくは複数個の／ＲＡ
Ｓ信号を用いて、該センスアンプを含むバンクの制御を
行っていたが、本発明に於いては係る態様に限定される
ものではなく、該センスアンプを制御する方法としてバ
ンクアドレスのみによって該バンクの制御を行う事も可
能である。
【００５９】係る態様の具体例を図９及び図１０を参照
しながら説明する。その為、本発明に係る第３の態様に
於けるセンスアンプ制御回路６０に於いては、図９及び
図１０のブロックダイアグラムに示される様に、少なく
とも、メモリセル手段１１、センスアンプ１２、／ＲＡ
Ｓ信号系入力手段１、ワード線（ＷＬ）ブースト信号発
生手段２、センスアンプ系制御信号発生手段５、及びセ
ンスアンプ駆動信号発生手段７とから構成される、ロウ
アドレスストローブ（／ＲＡＳ）信号を利用してワード
線（ＷＬ）を活性化し、セル情報を読み出すダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）に於いて、当該
メモリセル手段１１を複数個のバンク１１’、１１”で
形成する様に構成されていると共に、センスアンプその
ものも複数個１２’、１２”対応して設けておき、更に
該センスアンプ系制御信号発生手段５も該複数個の各バ
ンク１１’、１１”のそれぞれに対応して複数個５’、
５”が用意されており、更に該ワード線（ＷＬ）ブース
ト信号発生手段２は、該各／ＲＡＳ信号の立ち上がり立
ち下がりエッジに同期してワード線（ＷＬ）をワンショ
ットにてそれぞれ活性化する様に構成されていると共
に、該センスアンプ系制御信号発生手段５は、該／ＲＡ
Ｓ信号から派生されるバンクアドレス信号に同期してセ
ンスアンプを活性化せしめる様に構成されているセンス
アンプ制御回路６０が示されている。
しながら説明する。その為、本発明に係る第３の態様に
於けるセンスアンプ制御回路６０に於いては、図９及び
図１０のブロックダイアグラムに示される様に、少なく
とも、メモリセル手段１１、センスアンプ１２、／ＲＡ
Ｓ信号系入力手段１、ワード線（ＷＬ）ブースト信号発
生手段２、センスアンプ系制御信号発生手段５、及びセ
ンスアンプ駆動信号発生手段７とから構成される、ロウ
アドレスストローブ（／ＲＡＳ）信号を利用してワード
線（ＷＬ）を活性化し、セル情報を読み出すダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）に於いて、当該
メモリセル手段１１を複数個のバンク１１’、１１”で
形成する様に構成されていると共に、センスアンプその
ものも複数個１２’、１２”対応して設けておき、更に
該センスアンプ系制御信号発生手段５も該複数個の各バ
ンク１１’、１１”のそれぞれに対応して複数個５’、
５”が用意されており、更に該ワード線（ＷＬ）ブース
ト信号発生手段２は、該各／ＲＡＳ信号の立ち上がり立
ち下がりエッジに同期してワード線（ＷＬ）をワンショ
ットにてそれぞれ活性化する様に構成されていると共
に、該センスアンプ系制御信号発生手段５は、該／ＲＡ
Ｓ信号から派生されるバンクアドレス信号に同期してセ
ンスアンプを活性化せしめる様に構成されているセンス
アンプ制御回路６０が示されている。
【００６０】つまり、本具体例に於いては、該／ＲＡＳ
信号に応答して該ワード線（ＷＬ）の立ち上がり、立ち
下がり動作は、図１に示された第１の態様に於けるワー
ド線（ＷＬ）の活性化、非活性化動作と同一であるが、
センスアンプの活性化、非活性化動作は、図１の動作と
は異なり、／ＲＡＳ信号と外部バンクアドレスを利用し
てセンスアンプの活性化、非活性化動作を実行する様に
したもので有る。
信号に応答して該ワード線（ＷＬ）の立ち上がり、立ち
下がり動作は、図１に示された第１の態様に於けるワー
ド線（ＷＬ）の活性化、非活性化動作と同一であるが、
センスアンプの活性化、非活性化動作は、図１の動作と
は異なり、／ＲＡＳ信号と外部バンクアドレスを利用し
てセンスアンプの活性化、非活性化動作を実行する様に
したもので有る。
【００６１】図９及び図１０は、本発明に係る第３の態
様に関するセンスアンプ制御回路６０の構成例を示すブ
ロックダイアグラムであり、図中、少なくとも、メモリ
セル手段１１、センスアンプ１２、／ＲＡＳ信号系入力
手段１、ワード線（ＷＬ）ブースト信号発生手段２、セ
ンスアンプ系制御信号発生手段５、及びセンスアンプ駆
動信号発生手段７とから構成される、ロウアドレススト
ローブ（／ＲＡＳ）信号を利用してワード線（ＷＬ）を
活性化し、セル情報を読み出すダイナミックランダムア
クセスメモリ（ＤＲＡＭ）に於いて、当該メモリセル手
段１１を複数個のバンク１１’、１１”で形成する様に
構成されていると共に、センスアンプそのものも複数個
１２’、１２”対応して設けておき、更に該センスアン
プ系制御信号発生手段５も該複数個の各バンク１１’、
１１”のそれぞれに対応して複数個５’、５”が用意さ
れており、該センスアンプ１２’、１２”を該／ＲＡＳ
信号とは独立に活性化する為に該センスアンプ系制御信
号発生手段５’、５”に接続された外部センスアンプと
が設けられているものである。
様に関するセンスアンプ制御回路６０の構成例を示すブ
ロックダイアグラムであり、図中、少なくとも、メモリ
セル手段１１、センスアンプ１２、／ＲＡＳ信号系入力
手段１、ワード線（ＷＬ）ブースト信号発生手段２、セ
ンスアンプ系制御信号発生手段５、及びセンスアンプ駆
動信号発生手段７とから構成される、ロウアドレススト
ローブ（／ＲＡＳ）信号を利用してワード線（ＷＬ）を
活性化し、セル情報を読み出すダイナミックランダムア
クセスメモリ（ＤＲＡＭ）に於いて、当該メモリセル手
段１１を複数個のバンク１１’、１１”で形成する様に
構成されていると共に、センスアンプそのものも複数個
１２’、１２”対応して設けておき、更に該センスアン
プ系制御信号発生手段５も該複数個の各バンク１１’、
１１”のそれぞれに対応して複数個５’、５”が用意さ
れており、該センスアンプ１２’、１２”を該／ＲＡＳ
信号とは独立に活性化する為に該センスアンプ系制御信
号発生手段５’、５”に接続された外部センスアンプと
が設けられているものである。
【００６２】図９は上記した本発明に係るセンスアンプ
制御回路６０の構成例を示すブロックダイアグラムであ
って、図１２と同一の構成要素に対しては図１２に於け
ると同様の符号を付してある。図１０は、図９に示され
ている本発明の第３の態様に於ける一具体例のセンスア
ンプ制御回路６０の全体的システム構成例の概要を説明
するブロックダイアグラムである。
制御回路６０の構成例を示すブロックダイアグラムであ
って、図１２と同一の構成要素に対しては図１２に於け
ると同様の符号を付してある。図１０は、図９に示され
ている本発明の第３の態様に於ける一具体例のセンスア
ンプ制御回路６０の全体的システム構成例の概要を説明
するブロックダイアグラムである。
【００６３】尚、図１０から理解される様に、本発明に
係る第３の態様に於ける該センスアンプ制御回路６０に
於いては、図２と同様のコラムアドレス系制御回路１６
が設けられているものである。本具体例に係るセンスア
ンプ制御回路６０の一構成例としては、図９及び図１０
に示す様に、ＲＡＳ系回路２０、複数個のバンク１
１’、１１”と各バンク１１’、１１”のそれぞれに対
応して設けられているセンスアンプ１２’、１２”とで
構成されているメモリ回路部１１及びコラムアドレス系
制御回路１６とから構成されているものであって、該Ｒ
ＡＳ系回路２０は、ＲＡＳ系初段回路１３、第１のセン
スアンプ系制御信号発生回路５’及び第２のセンスアン
プ系制御信号発生回路５”及び第１のバンク１１’を制
御する第１のローデコーダ８’と第１のセンスアンプ１
２’を制御する第１のセンスアンプ駆動信号発生回路
７’及び第２のバンク１１”を制御する第２のローデコ
ーダ８”と第２のセンスアンプ１２”を制御する第２の
センスアンプ駆動信号発生回路７”とから構成されてい
る。
係る第３の態様に於ける該センスアンプ制御回路６０に
於いては、図２と同様のコラムアドレス系制御回路１６
が設けられているものである。本具体例に係るセンスア
ンプ制御回路６０の一構成例としては、図９及び図１０
に示す様に、ＲＡＳ系回路２０、複数個のバンク１
１’、１１”と各バンク１１’、１１”のそれぞれに対
応して設けられているセンスアンプ１２’、１２”とで
構成されているメモリ回路部１１及びコラムアドレス系
制御回路１６とから構成されているものであって、該Ｒ
ＡＳ系回路２０は、ＲＡＳ系初段回路１３、第１のセン
スアンプ系制御信号発生回路５’及び第２のセンスアン
プ系制御信号発生回路５”及び第１のバンク１１’を制
御する第１のローデコーダ８’と第１のセンスアンプ１
２’を制御する第１のセンスアンプ駆動信号発生回路
７’及び第２のバンク１１”を制御する第２のローデコ
ーダ８”と第２のセンスアンプ１２”を制御する第２の
センスアンプ駆動信号発生回路７”とから構成されてい
る。
【００６４】又、本発明に於ける当該第３の態様に於け
る該センスアンプ制御回路６０の該ＲＡＳ系初段回路１
３には、／ＲＡＳ信号入力手段１としてＲＡＳ信号初段
入力回路１が示されており、又該複数個のバンクの内の
何れかを選択するかを決定する外部バンク信号ロウアド
レスと該ＲＡＳ信号初段入力回路１との出力がロウアド
レスバッファ２７に入力され、所定の内部バンク信号Ｂ
ＮＫＸ及びＢＮＫＺが該ロウアドレスバッファ２７から
出力され、該第１と第２のセンスアンプ系制御信号発生
手段５’、５”とに個別に入力されている。
る該センスアンプ制御回路６０の該ＲＡＳ系初段回路１
３には、／ＲＡＳ信号入力手段１としてＲＡＳ信号初段
入力回路１が示されており、又該複数個のバンクの内の
何れかを選択するかを決定する外部バンク信号ロウアド
レスと該ＲＡＳ信号初段入力回路１との出力がロウアド
レスバッファ２７に入力され、所定の内部バンク信号Ｂ
ＮＫＸ及びＢＮＫＺが該ロウアドレスバッファ２７から
出力され、該第１と第２のセンスアンプ系制御信号発生
手段５’、５”とに個別に入力されている。
【００６５】本発明に於ける該外部バンク信号は、該バ
ンクのアドレス信号であり、該／ＲＡＳ信号と同一のも
ので有っても良い。一方、本発明の第３の態様に於いて
は、前記した各具体例と同様にバンクの数に応答する数
のセンスアンプ系制御信号発生手段５が設けられるもの
で、本具体例に於いては、バンクの数を２個としている
ので、図９、及び図１０に示す様に第１と第２のセンス
アンプ系制御信号発生手段５’、５”が設けられてい
る。
ンクのアドレス信号であり、該／ＲＡＳ信号と同一のも
ので有っても良い。一方、本発明の第３の態様に於いて
は、前記した各具体例と同様にバンクの数に応答する数
のセンスアンプ系制御信号発生手段５が設けられるもの
で、本具体例に於いては、バンクの数を２個としている
ので、図９、及び図１０に示す様に第１と第２のセンス
アンプ系制御信号発生手段５’、５”が設けられてい
る。
【００６６】尚、該第１と第２のセンスアンプ系制御信
号発生手段５’、５”には適宜の１ショットパルス発生
回路が含まれている。そして、該各センスアンプ系制御
信号発生手段５’、５”を前記した所定の内部バンク信
号ＢＮＫＸ及びＢＮＫＺと該／ＲＡＳ信号によるバンク
アドレスによって、所定のバンクを活性化させる為の第
１及び第２のセンスアンプ駆動信号発生手段７’、７”
を選択する。
号発生手段５’、５”には適宜の１ショットパルス発生
回路が含まれている。そして、該各センスアンプ系制御
信号発生手段５’、５”を前記した所定の内部バンク信
号ＢＮＫＸ及びＢＮＫＺと該／ＲＡＳ信号によるバンク
アドレスによって、所定のバンクを活性化させる為の第
１及び第２のセンスアンプ駆動信号発生手段７’、７”
を選択する。
【００６７】本発明の第３の態様に係るセンスアンプ制
御回路６０の動作を図１１に示す波形図を参照しながら
説明する。先ず図１１に於けるバンクセレクト信号のｎ
とｍは、異なるバンクを示すアドレスで有っても良く、
又異なるチップで有っても良い。又ワード線（ＷＬ）ｎ
０は、バンクｎ内に有る一部のワード線（ＷＬ）であ
り、ワード線（ＷＬ）ｎ１は、同一バンクｎ内に有る他
のワード線（ＷＬ）を示すものである。
御回路６０の動作を図１１に示す波形図を参照しながら
説明する。先ず図１１に於けるバンクセレクト信号のｎ
とｍは、異なるバンクを示すアドレスで有っても良く、
又異なるチップで有っても良い。又ワード線（ＷＬ）ｎ
０は、バンクｎ内に有る一部のワード線（ＷＬ）であ
り、ワード線（ＷＬ）ｎ１は、同一バンクｎ内に有る他
のワード線（ＷＬ）を示すものである。
【００６８】同様にワード線（ＷＬ）ｍ０は、バンクｍ
内に有る一部のワード線（ＷＬ）であり、ワード線（Ｗ
Ｌ）ｍ１は、同一バンクｍ内に有る他のワード線（Ｗ
Ｌ）を示すものである。係る状態に於いて、該／ＲＡＳ
信号の立ち上がりにより当該選択されたバンク内にある
所定のワード線（ＷＬ）ｎ０が１ショットパルスにて活
性化され、又その時の外部ｎバンクアドレス信号とワー
ド線（ＷＬ）の立ち上がりを受けて内部センスアンプ活
性化信号ｎが活性化される。
内に有る一部のワード線（ＷＬ）であり、ワード線（Ｗ
Ｌ）ｍ１は、同一バンクｍ内に有る他のワード線（Ｗ
Ｌ）を示すものである。係る状態に於いて、該／ＲＡＳ
信号の立ち上がりにより当該選択されたバンク内にある
所定のワード線（ＷＬ）ｎ０が１ショットパルスにて活
性化され、又その時の外部ｎバンクアドレス信号とワー
ド線（ＷＬ）の立ち上がりを受けて内部センスアンプ活
性化信号ｎが活性化される。
【００６９】該内部センスアンプ活性化信号ｎは、バン
クアドレスラッチ回路を設ける事によって、１ショット
パルスで発生したワード線（ＷＬ）が非活性となっても
活性化状態を保持するものであり、センスアンプにてデ
ータを保持する事が出来る。一方、／ＲＡＳ信号の立ち
上がりによりアドレスに従ったワード線（ＷＬ）が再び
１ショットパルスにて活性化される。
クアドレスラッチ回路を設ける事によって、１ショット
パルスで発生したワード線（ＷＬ）が非活性となっても
活性化状態を保持するものであり、センスアンプにてデ
ータを保持する事が出来る。一方、／ＲＡＳ信号の立ち
上がりによりアドレスに従ったワード線（ＷＬ）が再び
１ショットパルスにて活性化される。
【００７０】この時、ワード線（ＷＬ）の立ち上がりと
外部ｍバンクアドレスを受けて内部センスアンプ活性化
信号ｍが非活性となり、センスアンプがリセットされ
る。更に詳細に説明すると、即ち、本具体例に於いて
は、／ＲＡＳ信号の立ち上がりと該外部バンク信号のバ
ンクセレクト信号が、例えばバンクのｎを選択し、その
ローアドレスをｎ０とした場合に、バンクｎのワード線
（ＷＬ）ｎ０が活性化して立ち上がり所定の期間経過後
に立下る所謂１ショットパルス動作を行う。
外部ｍバンクアドレスを受けて内部センスアンプ活性化
信号ｍが非活性となり、センスアンプがリセットされ
る。更に詳細に説明すると、即ち、本具体例に於いて
は、／ＲＡＳ信号の立ち上がりと該外部バンク信号のバ
ンクセレクト信号が、例えばバンクのｎを選択し、その
ローアドレスをｎ０とした場合に、バンクｎのワード線
（ＷＬ）ｎ０が活性化して立ち上がり所定の期間経過後
に立下る所謂１ショットパルス動作を行う。
【００７１】係る動作は、リストア（再書き込み）と称
されるもので有って、この段階では、センスアンプには
データが入力されてはいるが、これまでワード線（Ｗ
Ｌ）は未だ活性化されていないのでセルにはデータが書
き込まれていない。その為一端ワード線（ＷＬ）を活性
化させてセンスアンプからセルにデータを書き込む操作
が必要となっているが、上記の操作は、これを実行する
ものである。
されるもので有って、この段階では、センスアンプには
データが入力されてはいるが、これまでワード線（Ｗ
Ｌ）は未だ活性化されていないのでセルにはデータが書
き込まれていない。その為一端ワード線（ＷＬ）を活性
化させてセンスアンプからセルにデータを書き込む操作
が必要となっているが、上記の操作は、これを実行する
ものである。
【００７２】係るバンクｎのワード線（ＷＬ）ｎ０の１
ショットパルス動作に於ける立下りに応答してバンクｎ
のセンスアンプ活性化信号ｎが非活性化され、ワード線
（ＷＬ）に於ける読出しが可能な状態を形成しておく。
次いで、該／ＲＡＳ信号が立ち下がると該バンクセレク
ト信号が依然としてバンクｎを指定しているがアドレス
がｎ１となっている場合には、バンクｎに於ける他のワ
ード線（ＷＬ）ｎ１が選択され、当該ワード線（ＷＬ）
ｎ１が１ショットパルス動作を行うと同時に当該ワード
線（ＷＬ）ｎ１の情報が読み出される。
ショットパルス動作に於ける立下りに応答してバンクｎ
のセンスアンプ活性化信号ｎが非活性化され、ワード線
（ＷＬ）に於ける読出しが可能な状態を形成しておく。
次いで、該／ＲＡＳ信号が立ち下がると該バンクセレク
ト信号が依然としてバンクｎを指定しているがアドレス
がｎ１となっている場合には、バンクｎに於ける他のワ
ード線（ＷＬ）ｎ１が選択され、当該ワード線（ＷＬ）
ｎ１が１ショットパルス動作を行うと同時に当該ワード
線（ＷＬ）ｎ１の情報が読み出される。
【００７３】該ワード線（ＷＬ）ｎ１の立ち上がりから
所定の遅延時間を介して該バンクｎのセンスアンプ活性
化信号ｎが活性化され、読み出したデータがセンスアン
プにホールドされる事になる。一方、バンクｎのビット
線に関しては、前記したバンクｎのセンスアンプ活性化
信号ｎが非活性化される時点と同期して、前記ワード線
（ＷＬ）ｎ１が１ショットパルス動作を行う以前に１シ
ョットパルス動作による活性化が行われ、所定のビット
線をリセットする。
所定の遅延時間を介して該バンクｎのセンスアンプ活性
化信号ｎが活性化され、読み出したデータがセンスアン
プにホールドされる事になる。一方、バンクｎのビット
線に関しては、前記したバンクｎのセンスアンプ活性化
信号ｎが非活性化される時点と同期して、前記ワード線
（ＷＬ）ｎ１が１ショットパルス動作を行う以前に１シ
ョットパルス動作による活性化が行われ、所定のビット
線をリセットする。
【００７４】即ち、本具体例に於いては、／ＲＡＳ信号
の立ち上がり、及び立ち下がの何れの場合に於いても、
ワード線（ＷＬ）を１ショットパルス動作により活性化
させるものである。同様の動作が、バンクｍに付いても
実行されるもので有って、つぎに／ＲＡＳ信号が立ち上
がる時点で、バンクセレクト信号が、バンクｍを指定し
ており、且つアドレスをワード線（ＷＬ）ｍ０を指定し
ている場合には、該バンクｍのワード線（ＷＬ）ｍ０が
リストアされ、次に／ＲＡＳ信号が立下り時点で、バン
クセレクト信号が、依然としてバンクｍを指定してお
り、且つアドレスをワード線（ＷＬ）ｍ１を指定してい
る場合には、ワード線（ＷＬ）ｍ１が選択され、当該ワ
ード線（ＷＬ）ｍ１が１ショットパルス動作を行うと同
時に当該ワード線（ＷＬ）ｍ１の情報が読み出される。
の立ち上がり、及び立ち下がの何れの場合に於いても、
ワード線（ＷＬ）を１ショットパルス動作により活性化
させるものである。同様の動作が、バンクｍに付いても
実行されるもので有って、つぎに／ＲＡＳ信号が立ち上
がる時点で、バンクセレクト信号が、バンクｍを指定し
ており、且つアドレスをワード線（ＷＬ）ｍ０を指定し
ている場合には、該バンクｍのワード線（ＷＬ）ｍ０が
リストアされ、次に／ＲＡＳ信号が立下り時点で、バン
クセレクト信号が、依然としてバンクｍを指定してお
り、且つアドレスをワード線（ＷＬ）ｍ１を指定してい
る場合には、ワード線（ＷＬ）ｍ１が選択され、当該ワ
ード線（ＷＬ）ｍ１が１ショットパルス動作を行うと同
時に当該ワード線（ＷＬ）ｍ１の情報が読み出される。
【００７５】その他の波形は、バンクｎの場合と同一で
あるので説明を省略する。
あるので説明を省略する。
【００７６】
【発明の効果】本発明に係るセンスアンプ制御回路は、
上記した様に、複数個のバンクを用いるバンク方式を採
用するＤＲＡＭに於いて、当該ＤＲＡＭのワード線（Ｗ
Ｌ）の活性化回路を共通にすると共に、該ワード線（Ｗ
Ｌ）活性化機能を該センスアンプ活性化機能とを互いに
独立に駆動される様に構成する事によって、所定の／Ｒ
ＡＳ信号に制御されないで、該センスアンプ活性化機能
を活性化させ且つ必要に応じて当該センスアンプ活性化
機能の活性化状態を維持させて、必要なデータを保持し
ておく事が可能となるので、同一のデータ若しくは、該
データと所定の関連のあるデータを読み出す場合の演算
処理速度を大幅に短縮化する事が可能となる。
上記した様に、複数個のバンクを用いるバンク方式を採
用するＤＲＡＭに於いて、当該ＤＲＡＭのワード線（Ｗ
Ｌ）の活性化回路を共通にすると共に、該ワード線（Ｗ
Ｌ）活性化機能を該センスアンプ活性化機能とを互いに
独立に駆動される様に構成する事によって、所定の／Ｒ
ＡＳ信号に制御されないで、該センスアンプ活性化機能
を活性化させ且つ必要に応じて当該センスアンプ活性化
機能の活性化状態を維持させて、必要なデータを保持し
ておく事が可能となるので、同一のデータ若しくは、該
データと所定の関連のあるデータを読み出す場合の演算
処理速度を大幅に短縮化する事が可能となる。
【００７７】更に、本発明に於いては、複数個のバンク
を使用うるものであるので、一方のバンクを活性化した
まま、つまり所定のデータを保持したまま、他方のバン
クに於けるデータを入れ換えると言う操作も実行可能と
なり、又該センスアンプの活性化期間を該ＤＲＡＭに於
ける最大リフレッシュ時間と同等の時間迄延長する事が
可能となり、演算処理操作に余裕を与える事が可能とな
る。
を使用うるものであるので、一方のバンクを活性化した
まま、つまり所定のデータを保持したまま、他方のバン
クに於けるデータを入れ換えると言う操作も実行可能と
なり、又該センスアンプの活性化期間を該ＤＲＡＭに於
ける最大リフレッシュ時間と同等の時間迄延長する事が
可能となり、演算処理操作に余裕を与える事が可能とな
る。
【００７８】つまり、本発明によれば、Ｒａｍｂｕｓ
ＤＲＡＭの様な複数バンクを有するＤＲＡＭに於いてワ
ード線（ＷＬ）活性化機能をセンスアンプ活性化機能と
は独立した形とする事によりセンスアンプ活性化期間を
最大限リフレッシュタイム迄延長化する事が出来、更に
ワード線（ＷＬ）活性化回路を複数バンクでも単独回路
とする事によりアクセスの高速化を可能とするものであ
る。
ＤＲＡＭの様な複数バンクを有するＤＲＡＭに於いてワ
ード線（ＷＬ）活性化機能をセンスアンプ活性化機能と
は独立した形とする事によりセンスアンプ活性化期間を
最大限リフレッシュタイム迄延長化する事が出来、更に
ワード線（ＷＬ）活性化回路を複数バンクでも単独回路
とする事によりアクセスの高速化を可能とするものであ
る。
【００７９】尚、図１４〜図１６は、上記した本発明に
係る第１から第３の態様のそれぞれについてのシステム
構成例を示したものであり、図１４は、上記した第１の
態様に於けるシステム構成例を示すものである。図中、
複数個のデバイス若しくはチップ１〜ｎが設けられてお
り、各デバイス若しくはチップにはそれぞれ２個のバン
クが設けられている例が示されている。
係る第１から第３の態様のそれぞれについてのシステム
構成例を示したものであり、図１４は、上記した第１の
態様に於けるシステム構成例を示すものである。図中、
複数個のデバイス若しくはチップ１〜ｎが設けられてお
り、各デバイス若しくはチップにはそれぞれ２個のバン
クが設けられている例が示されている。
【００８０】そして、／ＲＡＳ信号とバンクアドレスと
によって、所定のバンクが選択され、当該選択されたバ
ンクに於けるワード線（ＷＬ）を活性化させると共に、
外部センスアンプ活性化信号により、センスアンプを活
性化させるものである。又、図１５は複数の／ＲＡＳ信
号によりバンクを制御する上記した第２の態様に於ける
システム構成例を示すものである。
によって、所定のバンクが選択され、当該選択されたバ
ンクに於けるワード線（ＷＬ）を活性化させると共に、
外部センスアンプ活性化信号により、センスアンプを活
性化させるものである。又、図１５は複数の／ＲＡＳ信
号によりバンクを制御する上記した第２の態様に於ける
システム構成例を示すものである。
【００８１】図中、複数個のデバイス若しくはチップ１
〜ｎが設けられており、各デバイス若しくはチップには
それぞれ２個のバンクが設けられている例が示されてい
る。そして、複数の／ＲＡＳ信号とバンクアドレスとに
よって、所定のバンクが選択され、当該選択されたバン
クに於けるワード線（ＷＬ）を活性化させると共に、セ
ンスアンプを活性化させるものである。
〜ｎが設けられており、各デバイス若しくはチップには
それぞれ２個のバンクが設けられている例が示されてい
る。そして、複数の／ＲＡＳ信号とバンクアドレスとに
よって、所定のバンクが選択され、当該選択されたバン
クに於けるワード線（ＷＬ）を活性化させると共に、セ
ンスアンプを活性化させるものである。
【００８２】又、図１６はバンクアドレスのみでバンク
を制御する上記した第３の態様に於けるシステム構成例
を示すものである。図中、複数個のデバイス若しくはチ
ップ１〜ｎが設けられており、各デバイス若しくはチッ
プにはそれぞれ２個のバンクが設けられている例が示さ
れている。そして、／ＲＡＳ信号とバンクアドレスとに
よって、所定のバンクが選択され、当該選択されたバン
クに於けるワード線（ＷＬ）を活性化させると共に、セ
ンスアンプを活性化させるものである。
を制御する上記した第３の態様に於けるシステム構成例
を示すものである。図中、複数個のデバイス若しくはチ
ップ１〜ｎが設けられており、各デバイス若しくはチッ
プにはそれぞれ２個のバンクが設けられている例が示さ
れている。そして、／ＲＡＳ信号とバンクアドレスとに
よって、所定のバンクが選択され、当該選択されたバン
クに於けるワード線（ＷＬ）を活性化させると共に、セ
ンスアンプを活性化させるものである。
【図１】図１は、本発明に係る第１の態様のセンスアン
プ制御回路に関する構成例を示すブロックダイアグラム
である。
プ制御回路に関する構成例を示すブロックダイアグラム
である。
【図２】図２は、本発明に係る第１の態様のセンスアン
プ制御回路に関する全体の構成例を示すブロックダイア
グラムである。
プ制御回路に関する全体の構成例を示すブロックダイア
グラムである。
【図３】図３は、本発明に係る第１の態様のセンスアン
プ制御回路に使用されるＲＡＳ系初段回路の一具体例の
構成を示すブロックダイアグラムである。
プ制御回路に使用されるＲＡＳ系初段回路の一具体例の
構成を示すブロックダイアグラムである。
【図４】図４は、本発明に係る第１の態様のセンスアン
プ制御回路に使用されるセンスアンプ制御発生回路の一
具体例の構成を示すブロックダイアグラムである。
プ制御回路に使用されるセンスアンプ制御発生回路の一
具体例の構成を示すブロックダイアグラムである。
【図５】図５は、本発明に係る第１の態様のセンスアン
プ制御回路の動作を示す波形図である。
プ制御回路の動作を示す波形図である。
【図６】図６は、本発明に係る第２の態様のセンスアン
プ制御回路に関する構成例を示すブロックダイアグラム
である。
プ制御回路に関する構成例を示すブロックダイアグラム
である。
【図７】図７は、本発明に係る第２の態様のセンスアン
プ制御回路に関する全体の構成例を示すブロックダイア
グラムである。
プ制御回路に関する全体の構成例を示すブロックダイア
グラムである。
【図８】図８は、本発明に係る第２の態様のセンスアン
プ制御回路の動作を示す波形図である。
プ制御回路の動作を示す波形図である。
【図９】図９は、本発明に係る第３の態様のセンスアン
プ制御回路に関する構成例を示すブロックダイアグラム
である。
プ制御回路に関する構成例を示すブロックダイアグラム
である。
【図１０】図１０は、本発明に係る第３の態様のセンス
アンプ制御回路に関する全体の構成例を示すブロックダ
イアグラムである。
アンプ制御回路に関する全体の構成例を示すブロックダ
イアグラムである。
【図１１】図１１は、本発明に係る第３の態様のセンス
アンプ制御回路の動作を示す波形図である。
アンプ制御回路の動作を示す波形図である。
【図１２】図１２は、従来のセンスアンプ制御回路に関
する構成例を示すブロックダイアグラムである。
する構成例を示すブロックダイアグラムである。
【図１３】図１３は、従来のセンスアンプ制御回路の動
作を示す波形図である。
作を示す波形図である。
【図１４】図１４は、本発明の第１の態様にかかるセン
スアンプ制御回路のシステム構成例を示したブロックダ
イアグラムである。
スアンプ制御回路のシステム構成例を示したブロックダ
イアグラムである。
【図１５】図１５は、本発明の第２の態様にかかるセン
スアンプ制御回路のシステム構成例を示したブロックダ
イアグラムである。
スアンプ制御回路のシステム構成例を示したブロックダ
イアグラムである。
【図１６】図１６は、本発明の第３の態様にかかるセン
スアンプ制御回路のシステム構成例を示したブロックダ
イアグラムである。
スアンプ制御回路のシステム構成例を示したブロックダ
イアグラムである。
１…ＲＡＳ初段回路 ２…ワード線（ＷＬ）ブースト発生回路 ３…ワード線（ＷＬ）プリデコーダ ４…ワード線（ＷＬ）メインデコーダ ５…センスアンプ系制御信号発生手段 ６…ビット線リセット発生回路 ７…センスアンプ駆動発生回路 ８…ロウデコーダ １０、５０、６０…センスアンプ制御回路 １１…メモリ、バンク １２…センスアンプ １３…ＲＡＳ系初段回路 １４…外部バンク信号端子 １５…外部センスアンプ活性化信号端子ぎ路 １６…ＣＡＳ系回路 １７…ＣＡＳ系初段回路 １８…Ｉ／Ｏ系回路 ２０…ＲＡＳ系回路 ２７…ローアドレスバッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 11/34 ３６２ Ｈ
Claims (4)
- 【請求項１】 少なくとも、メモリセル手段、センスア
ンプ、ロウアドレスストローブ（／ＲＡＳ）信号系入力
手段、ワード線（ＷＬ）ブースト信号発生手段、センス
アンプ系制御信号発生手段、及びセンスアンプ駆動信号
発生手段とから構成され、ロウアドレスストローブ（／
ＲＡＳ）信号を利用してワード線（ＷＬ）を活性化し、
セル情報を読み出すダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）に於いて、当該メモリセル手段を複数個
のバンクで形成する様に構成されていると共に、該セン
スアンプ系制御信号発生手段は該複数個の各バンクそれ
ぞれに対応して複数個用意されており、更に、該センス
アンプ系制御信号発生手段に接続され、該センスアンプ
を該ロウアドレスストローブ信号とは独立に活性化する
為に、外部センスアンプ活性化信号手段が設けられてい
る事を特徴とするセンスアンプ制御回路。 - 【請求項２】 少なくとも、メモリセル手段、センスア
ンプ、ロウアドレスストローブ信号（／ＲＡＳ）系入力
手段、ワード線（ＷＬ）ブースト信号発生手段、センス
アンプ系制御信号発生手段、及びセンスアンプ駆動信号
発生手段とから構成される、ロウアドレスストローブ信
号を利用してワード線（ＷＬ）を活性化し、セル情報を
読み出すダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）に於いて、当該メモリセル手段を複数個のバンクを
形成する様に構成されていると共に、該センスアンプ系
制御信号発生手段は該複数個の各バンクそれぞれに対応
して複数個用意されており、更に該ロウアドレスストロ
ーブ信号も、該複数個の各バンクそれぞれに対応して複
数個用意されており、該ワード線（ＷＬ）ブースト信号
発生手段は、該各ロウアドレスストローブ信号の立ち上
がり立ち下がりエッジに同期してワード線（ＷＬ）をワ
ンショットにてそれぞれ活性化する様に構成されている
と共に、該センスアンプ系制御信号発生手段は、該各ロ
ウアドレスストローブ信号に同期してセンスアンプを活
性化せしめる様に構成されている事を特徴とするセンス
アンプ制御回路。 - 【請求項３】 少なくとも、メモリセル手段、センスア
ンプ、ロウアドレスストローブ信号系入力手段、ワード
線（ＷＬ）ブースト信号発生手段、センスアンプ系制御
信号発生手段、及びセンスアンプ駆動信号発生手段とか
ら構成される、ロウアドレスストローブ信号を利用して
ワード線（ＷＬ）を活性化し、セル情報を読み出すダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）に於い
て、当該メモリセル手段を複数個のバンクを形成する様
に構成されていると共に、該センスアンプ系制御信号発
生手段は該複数個の各バンクそれぞれに対応して複数個
用意されており、更に該ワード線（ＷＬ）ブースト信号
発生手段は、該各ロウアドレスストローブ信号の立ち上
がり立ち下がりエッジに同期してワード線（ＷＬ）をワ
ンショットにてそれぞれ活性化する様に構成されている
と共に、該センスアンプ系制御信号発生手段は、該ロウ
アドレスストローブ信号から派生されるバンクアドレス
信号に同期してセンスアンプを活性化せしめる様に構成
されている事を特徴とするセンスアンプ制御回路。 - 【請求項４】 該外部センスアンプ活性化信号手段は、
該ロウアドレスストローブ信号が、非活性化された時点
に於いても、該センスアンプの活性化状態を保持しうる
様に構成されている事を特徴とする請求項１乃至３の何
れかに記載のセンスアンプ制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049379A JPH06267275A (ja) | 1993-03-10 | 1993-03-10 | センスアンプ制御回路及びセンスアンプ制御方法 |
| US08/186,609 US5471425A (en) | 1993-03-10 | 1994-01-26 | Dynamic random access memory having sense amplifier control circuit supplied with external sense amplifier activating signal |
| US08/517,762 US5617363A (en) | 1993-03-10 | 1995-08-22 | Dynamic random access memory having sense amplifier control circuit supplied with external sense amplifier activating signal |
| US08/735,745 US5673226A (en) | 1993-03-10 | 1996-10-23 | Dynamic random access memory having sense amplifier control circuit supplied with external sense amplifier activating signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049379A JPH06267275A (ja) | 1993-03-10 | 1993-03-10 | センスアンプ制御回路及びセンスアンプ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267275A true JPH06267275A (ja) | 1994-09-22 |
Family
ID=12829394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5049379A Withdrawn JPH06267275A (ja) | 1993-03-10 | 1993-03-10 | センスアンプ制御回路及びセンスアンプ制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5471425A (ja) |
| JP (1) | JPH06267275A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0757457A (ja) * | 1993-08-18 | 1995-03-03 | Nec Corp | メモリ装置 |
| KR100275610B1 (ko) * | 1996-08-09 | 2000-12-15 | 가네꼬 히사시 | 반도체 기억 회로(Dynamic random access memory of a plurality of banks exhibiting high speed activation operation of sense amplifier) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550782A (en) * | 1991-09-03 | 1996-08-27 | Altera Corporation | Programmable logic array integrated circuits |
| US5737267A (en) * | 1996-04-10 | 1998-04-07 | Townsend And Townsend And Crew Llp | Word line driver circuit |
| JP3728356B2 (ja) * | 1996-11-05 | 2005-12-21 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
| KR100224681B1 (ko) * | 1997-01-10 | 1999-10-15 | 윤종용 | 반도체 메모리 장치의 로우 어드레스 제어 회로 |
| EP1019912A2 (en) | 1997-10-10 | 2000-07-19 | Rambus Incorporated | Apparatus and method for pipelined memory operations |
| US6401167B1 (en) | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
| WO1999019805A1 (en) | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Method and apparatus for two step memory write operations |
| AU9798798A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Power control system for synchronous memory device |
| US6467017B1 (en) | 1998-06-23 | 2002-10-15 | Altera Corporation | Programmable logic device having embedded dual-port random access memory configurable as single-port memory |
| DE19929095B4 (de) * | 1998-06-29 | 2005-12-08 | Fujitsu Ltd., Kawasaki | Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung |
| KR100272612B1 (ko) * | 1998-08-18 | 2000-12-01 | 김영환 | 센스 앰프 드라이버 제어 방법 |
| GB9902561D0 (en) * | 1999-02-06 | 1999-03-24 | Mitel Semiconductor Ltd | Synchronous memory |
| JP2000243082A (ja) * | 1999-02-17 | 2000-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100816915B1 (ko) * | 2000-07-07 | 2008-03-26 | 모사이드 테크놀로지스, 인코포레이티드 | 일정한 액세스 레이턴시를 지닌 고속 ｄｒａｍ 및 메모리 소자 |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| US7881711B2 (en) | 2002-07-08 | 2011-02-01 | Qualcomm Incorporated | Feedback system using dynamic decoding |
| US6812746B2 (en) * | 2002-11-12 | 2004-11-02 | Micron Technology, Inc. | Method and apparatus for amplifying a regulated differential signal to a higher voltage |
| US7111110B1 (en) | 2002-12-10 | 2006-09-19 | Altera Corporation | Versatile RAM for programmable logic device |
| US8190808B2 (en) | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| AU2005292348A1 (en) * | 2004-09-30 | 2006-04-13 | Optionsxpress Holdings, Inc. | System and methods for prioritized management of financial instruments |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| KR101391355B1 (ko) * | 2007-07-23 | 2014-05-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 데이터 감지 방법 |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
| US9117498B2 (en) * | 2013-03-14 | 2015-08-25 | Freescale Semiconductor, Inc. | Memory with power savings for unnecessary reads |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617779B2 (ja) * | 1988-08-31 | 1997-06-04 | 三菱電機株式会社 | 半導体メモリ装置 |
| JP2614514B2 (ja) * | 1989-05-19 | 1997-05-28 | 三菱電機株式会社 | ダイナミック・ランダム・アクセス・メモリ |
| DE69121366T2 (de) * | 1990-11-30 | 1997-01-23 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung |
| KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| KR950002724B1 (ko) * | 1992-03-13 | 1995-03-24 | 삼성전자주식회사 | 데이타 리텐션(dr)모드 컨트롤 회로 |
-
1993
- 1993-03-10 JP JP5049379A patent/JPH06267275A/ja not_active Withdrawn
-
1994
- 1994-01-26 US US08/186,609 patent/US5471425A/en not_active Expired - Fee Related
-
1995
- 1995-08-22 US US08/517,762 patent/US5617363A/en not_active Expired - Fee Related
-
1996
- 1996-10-23 US US08/735,745 patent/US5673226A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0757457A (ja) * | 1993-08-18 | 1995-03-03 | Nec Corp | メモリ装置 |
| KR100275610B1 (ko) * | 1996-08-09 | 2000-12-15 | 가네꼬 히사시 | 반도체 기억 회로(Dynamic random access memory of a plurality of banks exhibiting high speed activation operation of sense amplifier) |
Also Published As
| Publication number | Publication date |
|---|---|
| US5471425A (en) | 1995-11-28 |
| US5617363A (en) | 1997-04-01 |
| US5673226A (en) | 1997-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06267275A (ja) | センスアンプ制御回路及びセンスアンプ制御方法 | |
| JP2894170B2 (ja) | メモリ装置 | |
| US6542417B2 (en) | Semiconductor memory and method for controlling the same | |
| US5226009A (en) | Semiconductor memory device supporting cache and method of driving the same | |
| KR0170006B1 (ko) | 데이타 억세스로부터 파이프라인 단들 사이의 차이로 인한 시간 손실을 제거하는 반도체 파이프라인 메모리 장치 | |
| JP2697633B2 (ja) | 同期型半導体記憶装置 | |
| JP2000040367A (ja) | 集積メモリ | |
| JPH0368476B2 (ja) | ||
| US6621753B2 (en) | Semiconductor device | |
| JP3699839B2 (ja) | 半導体記憶装置 | |
| KR20020089990A (ko) | 반도체 메모리 장치의 셀 데이타 보호회로 | |
| KR100473747B1 (ko) | 클럭 신호에 동기하여 동작하는 반도체 기억 장치 | |
| JP4203384B2 (ja) | 半導体装置 | |
| US5936897A (en) | Semiconductor storage device capable of fast writing operation | |
| JPH11306758A (ja) | 半導体記憶装置 | |
| JPS6061977A (ja) | 高速メモリ・アクセス方法及びその装置 | |
| JP3255282B2 (ja) | 半導体記憶装置 | |
| US5235691A (en) | Main memory initializing system | |
| JP2001035153A (ja) | 半導体記憶装置 | |
| JP4184036B2 (ja) | 半導体記憶装置およびそのテスト方法 | |
| JPH07101554B2 (ja) | 半導体記憶装置およびそのデータ転送方法 | |
| US20090059708A1 (en) | Semiconductor integrated circuit including bank selection control block | |
| US7102949B2 (en) | Semiconductor memory device and memory system | |
| JP4628319B2 (ja) | 同期型半導体記憶装置 | |
| JP2005346502A (ja) | メモリアクセス制御装置、情報処理システム、メモリアクセス制御方法、及び制御プログラム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |