JPS6061977A - 高速メモリ・アクセス方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、高速のアクセスを有するメモリ・システム
に関する。

［従来技術］ 多くのダイナミック・ランダム・アクセス・メモリ（Ｒ
ＡＭ）システムはマルチプレクサされたアドレス・バス
を使用している。この構成は例えばアドレス・バス上に
必要なアドレス・ビットの半分を連続して置く（例えば
、最初に行アドレス・ビット、そしてその次に列アドレ
ス・ビット）ことが必要である。正確なメモリ・アクセ
スはもちろん全部のアドレスがメモリ内にストローブさ
れ３− るまで生ずることができない。従って、行アドレス・ビ
ットをストローブし、アドレス・バス上のビットを行ア
ドレス・ビットから列アドレス・ビットに切換え、そし
てこれら列アドレス・ビットをメモリ内にストローブす
るために必要な時間を減少することは、メモリ動作の速
度を高めるために重要である。

第４図は、メモリ１０とアクセス制御回路１１とを含む
従来のメモリ・システムの一例を示す。

回路１１は時には１つの集積回路上に置かれる。

メモリは典型的に１つのカード上にある。このカードは
いくつかの個別の集積回路ダイナミックＲＡＭモジュー
ルから成る。１又は複数のプロセッサ９はインプット・
データ・バス１２を経てメモリ１０内にデータを書込み
、アウト・プツト・データ・バス１３を経てメモリ１０
からデータを読出す。アウト・プツト・データ・バス１
３を経てメモリ１０から読出されたデータは、データが
その目的地に到達するために十分なパワーを付加される
ことを保証するために多数のデータ・バス・４− ドライバ１４（出力データ・ワードの各ビットに対して
１つのドライバが与えられる）を通過する。

メモリ１０内に書込まれるデータは、多数のデータ・バ
ス・レシーバ１９（入力インプット・データ・ワードの
各ビットに対して１つのレシーバが典型的に与えられる
）を通過する。

メモリ１０から又はメモリ１０にデータを読出す又は書
込むプロセッサは、アドレス・バス１５を経てデータが
読出される又は書込まれるメモリ１０内の位置を選択す
る。プロセッサは行及び列アドレス・ビットを発生し、
これらをそれぞれ行アドレス・バス１６及び列アドレス
・バス１７に置く。これら行及び列アドレス・ビットは
アドレス・マルチプレクサ１８に送られる。マルチプレ
クサ１８は行アドレス・ビットをそして列アドレス・ビ
ット（又は逆に）をアドレス・バス１５上に切換える。

このアドレス・ビットのグループのマルチプレクシング
は、アドレス・バス１５の幅が完全なアドレスの単に一
部のみ（例えば半分）を一時にメモリ１０へ送ることが
できるようなものであるため、必要である。

特定のメモリ動作のために選ばれた位置のアドレスを発
生することに加えて、プロセッサはさらにいくつかの他
の信号を発生しなければならない。

メモリ１０の様ないくつかのカードは大きなメモリを形
成するために典型的に結合されているため（各カードは
多数のＲＡＭモジュールを収納している）、基本的な行
及び列アドレス・ビット（ＲＡＭモジュールの１つ又は
１つのグループ内の特定の位置を選ぶ役をする）に適当
な１又は複数のＲＡＭモジュール八行へび列アドレス・
ビットを送り出す選択信号を付は加える必要がある。ワ
イヤ・カード線２０は、メモリｌＯを収納している各カ
ードへ独特のアドレスを割り当てるためにボード配線に
より構成されている。コンパレータ２１は、プロセッサ
により発生されたカード選択信号２２をワイヤ・カード
線２０上の独特のアドレスと比較する。もし信号が同じ
であると、有効カード信号２３が活性化され、指示され
たカードが選択される。行アドレス・ストローブ（ＲＡ
Ｓ）７− ２４、列アドレス・ストローブ（ＣＡＳ）２５及び書込
みイナープル２６の信号（それぞれＲＡＳ発生器３５、
ＣＡＳ発生器３６及び書込みイナープル３７で発生され
る）は、有効カード信号２３が活性化される時にのみ選
ばれたＲＡＭモジュールへ入力されることができる。

一旦、１つのメモリ１０のカードが大きな全体のメモリ
内の多数のカードから選択されると、行及び列アドレス
・ビットがゲートされるための１つの又は１つのグルー
プのＲＡＭモジュールをさらに選択する必要がある。全
ワード・イナープル線２７及びグループ確認器２８はこ
のモジュール選択を容易にする。選択に対して適格な各
ＲＡＭモジュール又はモジュールのグループは、全ワー
ド・イナープル線２７によりグループ確認器２８へ与え
られる独特なアドレスを持っている。カード選択機能と
行及び列アドレスビットとが組合せられたこの一つのＲ
ＡＭモジュール又はモジュールの１つのグループの選択
は、操作が行なわれるべきメモリ１０内の正確な位置を
示す。

８− プロセッサによりメモリに関して行なわれることのでき
る操作の１一つは、上述した処理により選択された位置
に記憶されたデータを読出すことである。第５図は、メ
モリ読出しサイクル中に含まれる種々の信号中のタイミ
ング関係を説明するものである。

再び第４図を参照すると、読出し動作は書込みイナープ
ル線３０が非活動状態にある時に活動状態に変化するア
レイ選択線２９により開始される。

行アドレス及び列アドレス・ビットは、ＲＡＭモジュー
ルの選ばれたグループ内の１つのワードにアドレスする
ために用いられる。ＲＡＳ信号２４及びＣＡＳ信号２５
は、カード内の１又は複数のＲＡＭモジュールを選択す
る全ワード・イナープル線２７によりゲートされる。読
出しイナープル線３１は活動状態になされ、そして読出
しイナープル３８はデータがアウトプット・データ・バ
ス４０に置かれることを可能にするために対応する読出
しイナープル信号３９を発生する。ＣＡＳ信号２５は読
出しイナープル線３１が非活動状態にされるまで、活動
状態に保たれる。

メモリ１０に関して実行可能な別の動作としてプロセッ
サがメモリの選ばれた位置にデータを書込むことがある
。第６図はメモリ書込みサイクルに含まれる種々の信号
間のタイミング関係を説明している。

再び第４図を参照すると、書込み動作はイナープル線３
０が活動状態にある時に活動状態に変化するアレイ選択
線２９により開始される。インプット・データ・バス１
２上のデータは行及び列アドレス・ビットによりアドレ
スされたワード中に書込まれる。インプット・データ・
バス１２上のデータはＣＡＳ信号２５が活動状態になさ
れる前に有効でなければならない。

第４図に示す２つの遅延線３２及び３３は、マルチプレ
クスされたアドレス・バス１３を経てメモリ１０ヘアク
セスするのを適正に制御するのを助ける固定遅延をそれ
ぞれ与える。これら遅延線のどちらも１つの集積回路１
１内に含まれていない。遅延トリガー３４はＲＡＳビッ
トが発生された後に遅延線３２を活動状態にする。遅延
線３２により与えられる固定遅延は、ＲＡＳビットによ
りメモリ１０内にストローブされるべき行アドレス・ビ
ットに対してあてがわれた時間を表わす。

第１遅延期間の終了は次に遅延線３３を活動状態にする
。遅延線３３により作られた第２の固定遅延期間は、行
アドレス・ビットから列アドレス・ビットへのアドレス
・バスの切換えとＣＡＳビット２５の発生との間にある
。遅延線３３は、安定な列アドレス・ビットが正確にメ
モリ１０内へストローブされるように、これら２つの事
象の間に十分な量の時間が経過することを確保する役割
を果す。

［発明が解決しようとする問題点］ 従来のメモリ・システムは、マルチプレクスされたアド
レス・バスを適正に制御するために固定された遅延に頼
っていた。第１の固定遅延線が、行アドレス・ストロー
ブ（ＲＡＳ）ビットとアドレス・バスの行アドレス・ビ
ットから列アドレス・ビットへの切換えとの間に、十分
な時間が経過することを確保するために使用されている
。第１固定遅延期間の間に、アドレス・バス上にある行
アドレス・ビットはＲＡＳビットによりメモリ内ヘスト
ロープされる。もし第１固定遅延が短がすぎると、行ア
ドレス・ビットは行アドレス・ビットが列アドレス・ビ
ットにより置換えられる前にメモリ内にストローブされ
ないであろう。これは間違ったアドレスとその後の不要
なメモリ位置へのアクセスを生ずる。もし、この第１固
定遅延が長すぎると、メモリ・アクセス時間が不必要に
長くなり、従って付随するシステムの動作が遅くなるで
あろう。

従来のメモリ・システム内に用いられている第２の固定
遅延線は、アドレス・バスの行から列アドレス・ビット
への切換えとこの列アドレス・ビットをメモリ内へスト
ローブする列アドレス・ストローブ（ＣＡＢ）の発生と
の間に挿入されている。この第２固定遅延は、アドレス
・バス上の全てのビットが本当に列アドレス・ビットで
あってまだ切換えられるべき前の行アドレス・ビットや
１１− 列アドレス・ビットへの切換えの進行中でないようにす
るために、これら２つの事象の間に十分な量の時間が経
過することを確保する。前述した第１固定遅延と同様に
、もし第２固定遅延が短かすぎると間違ったメモリ位置
がアドレスされ、そしてアクセスされるであろう。また
、もしこの第２固定遅延が長すぎるとメモリ動作は不当
に長くなるであろう。

従来のメモリ・システムに用いられるこの２つの固定遅
延は、ＲＡＳ発生器、ＣＡＳ発生器及びアドレス・バス
・マルチプレクサと同じ集積回路上に存在していない（
例えば、温度により生ずる回路タイミングの遅延、供給
電力の変動、技術の違いに起因して）。これは、固定遅
延線とＲＡＳ及びＣＡＳ発生器及びアドレス・バス・マ
ルチプレクサとの間のトラッキングの欠如を生ずる。こ
のトラッキングの欠如は、これらの遅延がトラッキング
の違いに起因して短かすぎるようになることを防ぐため
に、２つの固定遅延期間を実際に必要とするよりも長く
設定することを必要とする。

１２− この結果、メモリ・システムの動作は正確であるけれど
も遅くなる。

［問題点を解決するための手段］ この発明は、アドレス・バス上にアドレス・ビットの第
１グループを置き、そしてこのアドレス・ビットの第１
グループをメモリ内にストローブするためにアドレス・
ストローブ・ビットの第１グループを発生することによ
り、メモリ内の選ばれた位置をアクセスすることを与え
る。アドレス・ストローブ・ビットの第１グループ中の
全てのビットが発生された後、ダイナミック遅延素子が
活性化される。この遅延時間期間が経過した後、アドレ
ス・バス上にアドレス・ビットの第２グループがマルチ
プレクスされる。このマルチプレクシングが完了した後
、アドレス・ストローブ・ビットの第２グループがアド
レス・ビットの第２グループをメモリ内にストローブす
るために発生される。論理ゲートが、マルチプレクシン
グが完了した時を確認しそしてアドレス・ストローブ・
ビットの第２グループの発生を可能にするための検出手
段として用いられる。さらに、相互に関係のある機能を
一つの集積回路中に置くことにより、これら機能間での
トラッキングを実現している。

この発明は、アドレス・ビットの第１及び第２グループ
の効率的なマルチプレクシングの結果、メモリ・アクセ
ス時間を実質的に減少する。この発明のダイナミック遅
延素子と論理検出手段とは、従来のメモリ・システムの
２つの比較的高価で信頼のおけない固定遅延線にとって
代わる。従来のメモリ・システムと異なり、この発明で
は、ダイナミック遅延素子が全てのＲＡＳビットが発生
されるとすぐに活性化されるのを可能にする。

メモリ・アクセスも固定の誤まりがちな遅延時間に依存
していない。さらに、この発明ではアドレス・バス上の
ビットのマルチプレクシングが完了するとすぐにアドレ
ス・ビットの第２グループと関連するストローブ・アド
レス・ビットを発生することによりメモリ・アクセスを
高速にする。

再度、従来のメモリ・システムと同じ固定の誤まりがち
な遅延に依存していない。集積化されたダ　１Ｑ　− イナミツク・タイミング技術と装置とを使用することに
より、従来のオフ・チップ固定遅延線に固有な余分な遅
延時間を除去しこれにより出来るかぎり早くアクセスを
可能にすることによりメモリ・アクセス・スピードを最
適化している。さらにこの発明では、同時のドライバ・
スイッチングが最少化されるため、メモリ・カードでの
雑音レベルが低下する。

［実施例］ 第１図は、この発明による回路を機能的に説明するもの
である。ダイナミック遅延４１の使用は、第４図で説明
された従来のメモリ・シス、テムの遅延トリガー３４、
遅延線３２及び遅延線３３を除去する。これはそれだけ
でより安く、より信頼のおけるメモリ・システムとなる
。さらに、この発明のメモリ・システムはメモリ・アク
セス時間を実質的に減少し、従ってシステム全体の性能
を改良する。これらに加えて、この発明ではダイナミッ
ク遅延４１を回路４２中に組込んでいる。回路４２は単
一の集積回路上に存在するように製造される。これは、
従来のシステム（第４図）中に用いられた遅延線３２及
び３３（即ち、オフ・チップ遅延線）とアクセス制御回
路１１（第４図）の残りとの間の、温度により生ずるタ
イミング遅延、供給電力変動又は技術の違いに関する差
異などのようなトラッキングに関係した問題を除去する
。

第１図に示される回路は、全てのＲＡＳビットがＲＡＳ
発生器３５により発生されるとすぐにまずダイナミック
遅延４１を活性化することにより、メモリ・アクセス時
間を実質的に減少することができる。次に、アドレス・
マルチプレクサ４３がアドレス・バス１５上のアドレス
・ビットを行アドレス・ビットから列アドレス・ビット
へ切換えると即座にＣＡＳビットがＣＡＳ発生器４５に
より発生される。間違いやすい固定の遅延は課されない
。

第２図は、第１図の回路４２の多くの可能なロジックの
実施例の１つの詳細を説明するものである。特別に興味
のあるのは、ダイナミック遅延４１とアドレス・マルチ
プレクサ４３である。ダイ　１ｂ− ナミツク遅延４１はＲＡＳ発生器３５により線５１及び
５２を経て開始される。線５１及び５２の両方が活性化
される時（ゲート５７で決定される）、全てのＲＡＳビ
ットが発生される。これは、アドレス・バス１．５上に
ある行アドレス・ビットはメモリ１０内にストローブさ
れていることを示す。

ゲート５８及び５９と同じインバータ５３．５４．５５
及び５６は、行アドレス・ビットが正しくメモリ１０中
ヘストロープされるのに必要な遅延時間を与える。ゲー
ト６０は、もし適正なＲＡＭモジュールが線６１を経て
グループ確認器２８により選択されていない場合、ダイ
ナミック遅延４１がアドレス・マルチプレクサ４３を活
性化するのを防止する役割を果す。

一旦、ダイナミック遅延４１がアドレス・マルチプレク
サ４３を線６２を経て活性化させると、列アドレス・ビ
ットが行アドレス・ビットに代ってアドレス・バス１５
上に置かれる。第２図に示されるアドレス・マルチプレ
クサは、１つの行アドレス・ビットと１つの列アドレス
・ビット（即ち、ビットＯ）に関連した回路のみを描い
ている。

この回路（即ち、インバータ／レシーバ６３．６６及び
６７とゲート６４．６５．６９及び７０）は、各々の付
加的なアドレス・ビット１−Ｎに対して単純に複製され
る。線６２はまたこれら複製されたアドレス・ビット段
にも向かうようになっている。線７１と等価な線もまた
これら複製されたアドレス・ビット段からゲート５０へ
入る。メモリ・アクセス技術について通常の知識を有す
る者にとって明らかであるけれど、第１．２、′４図に
記載されている多くの線は実際には一本以上の線から成
７ることを明確にすることも適当であろう（例えば、イ
ンプット・データ・バス１２及びアドレス・バス１５は
多重線／ビット・バスである）。これらの図は、示され
ているメモリ・システム内に使用されている必須の論理
及び機能の関係を説明するのみである。特定の応用に対
して必要な実際の線／ビットの数は、もちろん応用に依
存しており、設計者にまかされている。

再び第２図を参照すると、線７１（及び他の１−Ｎアド
レス・ビット段からの等価の線）は、アドレス・マルチ
プレクサ４３が特定のアドレス・ビットを行アドレス・
ビットからアドレス・バス１５上の列アドレス・ビット
へ完全に切換えた時間を示す。全ての１−Ｎアドレス・
ビット段からの全てのこのような線７１の入力が活性化
される時、ゲート５０は今度はＣＡＳ発生器４５を活性
化する。そしてＣＡＳ発生器４５は、アドレス・バス１
５上に存在する列アドレス・ビットをメモリ１０内へス
トローブするのに必要なＣＡＳビットを発生する。そし
て、プロセッサが別のメモリ動作を開始する時、メモリ
・サイクルが再び始まる。

この発明によれば、同時のドライバ切換えが最少である
ため、メモリ・カード上の雑音が低レベルになる。ドラ
イバの半分（例えば、列）がある方向に切換えられてい
る時にドライバの他半分（例えば、行）は別の方向に切
換っている。このスイッチング技術は雑音を打消す効果
がある。この打消し効果から得られた雑音減少はより低
しベ１９− ルである雑音の利点を与えるのみでなく、より高速のド
ライバを用いることを可能にもする（即ち、ドライバが
高速になると、雑音が高くなる）。高速のドライバの使
用できる能力は、もちろん全体のメモリ動作を高速にす
る。

第３図は、第２図に関連して前述された動作に関するタ
イミング・シーケンスを示すものである。

行アドレス（ＲＯＷ）は最初のアドレス・バス上にある
。ＲＡＳ信号がこれら列アドレス・ビットをメモリ内へ
ストローブするために活性化される（即ち、高論理レベ
ルから低論理レベルへ変化する）。これが生じた後、ア
ドレス・マルチプレクサが活性化されてアドレス・バス
上の行アドレスを列アドレス（ＣＯＬ）へ置き換える。

このマルチプレクシング動作の後に、即座に列アドレス
・ビットをメモリ内へストローブするＣＡＳ信号の発生
が生ずる。

［発明の効果］ この発明によれば上述した様に、効率的なマルチプレク
シングの結果、メモリ・アクセス時間を２０− 実質的に減少でき、メモリ・アクセスを高速にできる。

また、この発明ではダイナミック遅延素子４１と論理検
出手段５０とが従来の高価で信頼のおけない固定遅延線
にとって代わるため、コストを低減し動作の信頼性を高
めることができる。さらに、この発明では同時のドライ
バ・スイッチングが最少になるため、メモリ・カード上
の雑音レベルを低下することができる。さらに、この発
明ではメモリ・アクセス・システムを単一の集積回路上
に製造することができるため、音度によるタイミング遅
延、供給電力変動又は技術の違いに関する差異などのト
ラッキングに関係した問題を除去することができる。

【図面の簡単な説明】

第１図はこの発明のメモリーシステムを示すブロック図
、第２図はこの発明の詳細な論理機能を示すブロック図
、第３図はこの発明のアドレス・マルチプレクサ・タイ
ミング図、第４図は従来のメモリ・システムのブロック
図、第５図は従来のメモリ・システムのメモリ読出しサ
イクルのタイミング図、第６図は従来のメモリ・システ
ムのメモリ書込みサイクルのタイミング図である。 ９・・・・プロセッサ（第１発生手段）、１０・・・・
ＲＡＭメモリ、１５・・・・アドレス・バス、３５・・
・・ＲＡＳ発生器（第２発生手段）、４１・・・・ダイ
ナミック遅延、４３・・・・アドレス・マルチプレクサ
、４５・・・・ＣＡＳ発生器（第３発生手段）、５０・
・・・論理検出手段。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 復代理人　弁理士　合　１）　潔

Claims (2)

【特許請求の範囲】
1. （１）メモリ内の選ばれた位置をアクセスする方法にお
   いて、 アドレス・バス上にアドレス・ビットの第１グループを
   置き、 前記メモリ内にアドレス・ビットの前記第１グループを
   ストローブするためにアドレス・ストローブ・ビットの
   第１グループを発生し、遅延素子を活動化させてこれに
   よりアドレス・ストローブ・ビットの前記第１グループ
   の全てが発生された後に遅延期間を開始し、 前記遅延期間の経過後に、前記アドレス・バス上にアド
   レス・ビットの第２グループを置き、前記アト−レス・
   バス上の全てのアドレス・ビットがアドレス・ビットの
   前記第１のグループからアドレス・ビットの前記第２の
   グループへ切換えられた後に、前記メモリ内ヘアドレス
   ・ビットの前記第２グループをストローブするためのア
   ドレス・ストローブ・ビットの第２グループを発生し、
   このアドレス・ビットの前記第１グループとアドレス・
   ビットの前記第２グループとの効率的なマルチプレクシ
   ングの結果として、前記メモリ内の選ばれた位置へアク
   セスするのに必要な時間を減少させた高速メモリ・アク
   セス方法。
2. （２）メモリ内の選ばれた位置にアクセスする装置にお
   いて、 選ばれた位置のアドレスをメモリ内へ入れるために前記
   メモリに接続されたアドレス・バスと、前記アドレス・
   バスに接続され、少なくともアドレス・ビットの第１グ
   ループ及び第２グループを発生するための第１発生手段
   と、 前記メモリに接続され、前記メモリ内にアドレス・ビッ
   トの前記第１グループをストローブするアドレス・スト
   ローブ・ビットの第１グループを発生するための第２発
   生手段と、 前記第２発生手段に接続されて、アドレス・ストロープ
   ・ビットの前記第１グループの全てが発生された後に前
   記第２発生手段により活性化される遅延時間を与える遅
   延手段と、 前記アドレス・バス、前記第１発生手段及び前記遅延手
   段に接続されて、前記遅延時間が経過した後に前記アド
   レス・バス上のビットをアドレス・ビットの前記第１グ
   ループからアドレス・ビットの前記第２グループへ切換
   えるためのマルチプレクサ手段と、 前記マルチプレクサ手段に含まれて前記アドレス・バス
   に接続され、前記アドレス・バスがアドレス・ビットの
   前記第１グループからアドレス・ビットの前記第２グル
   ープへ切換る時を検出する検出手段と、 前記マルチプレクサ手段と前記メモリに接続され、前記
   マルチプレクサ手段が前記アドレス・バス上のビットを
   アドレス・ビットの前記第１グループからアドレス・ビ
   ットの前記第２グループへ切換えた後に、前記メモリ内
   にアドレス・ビットの前記第２グループをストローブす
   るアドレス・ストローブの第２グループを発生するため
   の第３発生手段とを備え、 このアドレス・ビットの前記第１グループとアドレス・
   ビットの前記第２グループの効率的なマルチプレクシン
   グの結果、前記メモリ内の選ばれた位置へアクセスする
   に要する時間を減少させた高速メモリ・アクセス装置。