JPH0690873B2 - 半導体記憶装置の書き込み方法 - Google Patents
半導体記憶装置の書き込み方法Info
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- JPH0690873B2 JPH0690873B2 JP62274578A JP27457887A JPH0690873B2 JP H0690873 B2 JPH0690873 B2 JP H0690873B2 JP 62274578 A JP62274578 A JP 62274578A JP 27457887 A JP27457887 A JP 27457887A JP H0690873 B2 JPH0690873 B2 JP H0690873B2
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- memory device
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置の書き込み方法に関するも
のである。
のである。
第２図は従来の半導体記憶装置の書込み動作のタイミン
グ図であり、（ａ）はデータ転送，（ｂ）はフラツシユ
ライトの場合を示し、第３図は半導体記憶装置のブロツ
ク図、第４図はセンスアンプ，メモリセル，データレジ
スタの回路図、第５図はコラムデコーダの回路図、第６
図はロウデコーダの回路図を示す。第３図のセレクタは
コラムデコーダと同様の回路図なので省略する。
グ図であり、（ａ）はデータ転送，（ｂ）はフラツシユ
ライトの場合を示し、第３図は半導体記憶装置のブロツ
ク図、第４図はセンスアンプ，メモリセル，データレジ
スタの回路図、第５図はコラムデコーダの回路図、第６
図はロウデコーダの回路図を示す。第３図のセレクタは
コラムデコーダと同様の回路図なので省略する。
第２図において▲▼は行アドレスストローブ入力
信号,Adsは外部アドレスに対応する信号,DTはデータレ
ジスタとビツト線の間のデータ転送制御信号,BLはビツ
ト線，▲▼はビツト線と逆のデータが表われる WLは行アドレス信号に対応したメモリセルのトランスフ
アーゲート線,Sはセンスアンプを活性化する信号,ICCは
電源電流，▲▼はフラツシユライト時のデータ制御
信号,YSelectは列アドレス信号に対応した所望のビツト
線を選択する信号を示す。第４図において（１）はセン
スアンプ，（２）はメモリセル，（３）はデータレジス
タ,Dataはデータ線，▲▼はデータ線と逆のデ
ータがあらわれる Snは からグラウンドレベルまで変化するセンス信号,SPは からVCCレベルまで変化するセンス信号,EOはビツト線
（BL）と を等しくするイコライズ信号,VCPはセルプレート電位,V
BLはビツト線電圧,SIOはシリアル入出力線，▲▼
はシリアル入出力線と逆のデータがあらわれる を示す。以下、従来の半導体装置の動作について説明す
る。データ転送の場合、行アドレスストローブ入力信号 （▲▼）の立ち下がり時にアドレス（Ads）を読
みこむ。
信号,Adsは外部アドレスに対応する信号,DTはデータレ
ジスタとビツト線の間のデータ転送制御信号,BLはビツ
ト線，▲▼はビツト線と逆のデータが表われる WLは行アドレス信号に対応したメモリセルのトランスフ
アーゲート線,Sはセンスアンプを活性化する信号,ICCは
電源電流，▲▼はフラツシユライト時のデータ制御
信号,YSelectは列アドレス信号に対応した所望のビツト
線を選択する信号を示す。第４図において（１）はセン
スアンプ，（２）はメモリセル，（３）はデータレジス
タ,Dataはデータ線，▲▼はデータ線と逆のデ
ータがあらわれる Snは からグラウンドレベルまで変化するセンス信号,SPは からVCCレベルまで変化するセンス信号,EOはビツト線
（BL）と を等しくするイコライズ信号,VCPはセルプレート電位,V
BLはビツト線電圧,SIOはシリアル入出力線，▲▼
はシリアル入出力線と逆のデータがあらわれる を示す。以下、従来の半導体装置の動作について説明す
る。データ転送の場合、行アドレスストローブ入力信号 （▲▼）の立ち下がり時にアドレス（Ads）を読
みこむ。
行アドレスストローブ入力信号（▲▼）が立ち下
がると、データ転送制御信号（DT）が立ち上がり、ビツ
ト線（BL）にデータレジスタのデータがあらわれる。次
にトランスフアゲート線（WL）が立ち上がり、ｉ行のメ
モリセルを活性化させる。センスアンプ（１）を活性化
させる信号（Ｓ）が立ち上がり、センスアンプ（１）が
動作してビツト線（BL）上にあらわれたデータのハイ又
はローを判定する。行アドレスストローブ入力信号（▲
▼）が立ち上がるとデータ転送制御信号（DT）が
立ち下がり、トランスフアゲート線（WL）も立ち下が
る。これによりｉ行のメモリセル（２）にビツト線（B
L）にあらわれたデータレジスタ（３）のハイ又はロー
のデータが書きこまれたことになる。トランスフアゲー
ト線（WL）が立ち下がるとイコライズ信号（EQ）が立ち
上がりビツト線（BL）と の電位は となる。
がると、データ転送制御信号（DT）が立ち上がり、ビツ
ト線（BL）にデータレジスタのデータがあらわれる。次
にトランスフアゲート線（WL）が立ち上がり、ｉ行のメ
モリセルを活性化させる。センスアンプ（１）を活性化
させる信号（Ｓ）が立ち上がり、センスアンプ（１）が
動作してビツト線（BL）上にあらわれたデータのハイ又
はローを判定する。行アドレスストローブ入力信号（▲
▼）が立ち上がるとデータ転送制御信号（DT）が
立ち下がり、トランスフアゲート線（WL）も立ち下が
る。これによりｉ行のメモリセル（２）にビツト線（B
L）にあらわれたデータレジスタ（３）のハイ又はロー
のデータが書きこまれたことになる。トランスフアゲー
ト線（WL）が立ち下がるとイコライズ信号（EQ）が立ち
上がりビツト線（BL）と の電位は となる。
次にｊ行にｉ行と同じデータを書き込むためには同様の
手順を行なえば書き込むことができる。フラツシユライ
トの場合、行アドレスストローブ入力信号（▲
▼）の立ち下がり時にアドレス（Ads）を読み込む。行
アドレスストローブ入力信号（▲▼）が立ち下が
ると、データ制御信号（▲▼）がローとなり、これ
によりビツト線を選択する信号（YSelect）がすべてハ
イとなり、全ビツト線（BL）上にデータ線（Data）のデ
ータがあらわれる。データがハイの場合を考えると、全
ビツト線（BL）上にはハイのデータがあらわれている。
この後アドレス（Ads）のｉ行のトランスフアゲート線
（WL）が立ち上がり、ｉ行のメモリセル（２）を活性化
させる。センスアンプ（１）を活性化させる信号（Ｓ）
が立ち上がり、ビツト線（BL）上にあらわれたデータの
ハイを判定する。行アドレスストローブ入力信号（▲
▼）が立ち上がると、これをうけてデータ制御信号
（▲▼）がハイになり、ビツト線を選択する信号
（YSelect）がローになり、ｉ行のトランスフアゲート
線（WL）がローになり、トランスフアゲート線（WL）が
ローになるとイコライズ信号（EQ）が立ち上がりビツト
線（BL）と の電位を にする。
手順を行なえば書き込むことができる。フラツシユライ
トの場合、行アドレスストローブ入力信号（▲
▼）の立ち下がり時にアドレス（Ads）を読み込む。行
アドレスストローブ入力信号（▲▼）が立ち下が
ると、データ制御信号（▲▼）がローとなり、これ
によりビツト線を選択する信号（YSelect）がすべてハ
イとなり、全ビツト線（BL）上にデータ線（Data）のデ
ータがあらわれる。データがハイの場合を考えると、全
ビツト線（BL）上にはハイのデータがあらわれている。
この後アドレス（Ads）のｉ行のトランスフアゲート線
（WL）が立ち上がり、ｉ行のメモリセル（２）を活性化
させる。センスアンプ（１）を活性化させる信号（Ｓ）
が立ち上がり、ビツト線（BL）上にあらわれたデータの
ハイを判定する。行アドレスストローブ入力信号（▲
▼）が立ち上がると、これをうけてデータ制御信号
（▲▼）がハイになり、ビツト線を選択する信号
（YSelect）がローになり、ｉ行のトランスフアゲート
線（WL）がローになり、トランスフアゲート線（WL）が
ローになるとイコライズ信号（EQ）が立ち上がりビツト
線（BL）と の電位を にする。
これでｉ行のメモリセル（２）にハイのデータが書き込
まれたことになる。次にｊ行にｉ行と同じデータを書き
込むためには同様の手順を行えば書き込むことができ
る。ローのデータについてもハイの場合と同様である。
まれたことになる。次にｊ行にｉ行と同じデータを書き
込むためには同様の手順を行えば書き込むことができ
る。ローのデータについてもハイの場合と同様である。
電源電流（ICC）はセンスアンプ（１）を活性化する信
号（Ｓ）が立ち上がる毎に100mA程度の電流が流れるこ
とを示す。
号（Ｓ）が立ち上がる毎に100mA程度の電流が流れるこ
とを示す。
従来の書込み機能では、アドレスが変化する毎にセンス
アンプを活性化するため、そのたびに大きな電源電流が
流れる。また１サイクルの時間が通常の読み出し，書き
込みサイクルと同程度であるために多くのアドレスに書
き込む時に時間がかかる。
アンプを活性化するため、そのたびに大きな電源電流が
流れる。また１サイクルの時間が通常の読み出し，書き
込みサイクルと同程度であるために多くのアドレスに書
き込む時に時間がかかる。
この発明は上記のような問題点を解決するためになされ
たもので、高速にかつ低消費電力，ランダムの行に書込
みが可能であることを目的とする。
たもので、高速にかつ低消費電力，ランダムの行に書込
みが可能であることを目的とする。
この発明に係る半導体記憶装置の書き込み方法は、行ア
ドレスストローブ入力信号がイネーブル状態で行アドレ
ス信号が連続的に変化すると、この連続的に変化する行
アドレスで指定される複数の記憶セル内に連続的にデー
タの書込みがおこなえるようにしたものである。
ドレスストローブ入力信号がイネーブル状態で行アドレ
ス信号が連続的に変化すると、この連続的に変化する行
アドレスで指定される複数の記憶セル内に連続的にデー
タの書込みがおこなえるようにしたものである。
この発明における半導体記憶装置の書き込み方法は行ア
ドレスで指定される複数の記憶セルとビツト線に、書き
込み又はデータの転送が行われた後に、データをビツト
線に保持したままで行アドレスを変化させ、それに対応
して、それぞれの行アドレスに対応するワード線を立上
げ又は立下げることにより連続的に書き込みをおこなう
ことができる。
ドレスで指定される複数の記憶セルとビツト線に、書き
込み又はデータの転送が行われた後に、データをビツト
線に保持したままで行アドレスを変化させ、それに対応
して、それぞれの行アドレスに対応するワード線を立上
げ又は立下げることにより連続的に書き込みをおこなう
ことができる。
以下、この発明の一実施例を図について説明する。第１
図は半導体記憶装置の書き込みの動作のタイミング図を
示し、（ａ）はデータ転送，（ｂ）はフラツシユライト
の場合を示す。
図は半導体記憶装置の書き込みの動作のタイミング図を
示し、（ａ）はデータ転送，（ｂ）はフラツシユライト
の場合を示す。
データ転送の場合、行アドレスストローブ入力信号（▲
▼）が立ち下がつてアドレス（Ads）のｉ行のト
ランスフアゲート線（WL）が立ち上がるまでは従来の動
作と同様である。行アドレスストローブ入力信号（▲
▼）がローの状態で、アドレス（Ads）がｉ行から
ｊ行に変化すると、これに対応してｉ行のトランスフア
ゲート線（WL）がローになり、ｊ行のトランスフアゲー
ト線（WL）がハイになる。これでｉ行のメモリセル
（２）への書き込みは終了し、ｊ行のメモリセル（２）
が活性化される。ビツト線（BL）にはｉ行に書き込んだ
データが保持されていて、アドレス（Ads）がｊ行から
ｋ行に変化すると、これに対応してｊ行のトランスフア
ゲート線（WL）がローになり、ｋ行のトランスフアゲー
ト線（WL）がハイになる。これでｊ行のメモリセル
（２）へｉ行と同じデータの書き込みが終了しｋ行のメ
モリセル（２）を活性化する。このような動作を繰り返
すことによりランダムな行へ連続的に書き込みが行え
る。行アドレスストローブ入力信号（▲▼）が立
ち上がつてからは従来の動作と同様である。フラツシユ
ライトの場合、行アドレスストローブ入力信号（▲
▼）が立ち下がつてアドレス信号（Ads）のｉ行のト
ランスフアゲート線（WL）が立ち上がるまでは従来のフ
ラツシユライトの動作と同様である。データ線（Data）
にハイのデータがあらわれているとする。行アドレスス
トローブ入力信号（▲▼）はローの状態でアドレ
ス（Ads）がｉ行からｊ行に変化すると、これに対応し
てｉ行のトランスフアゲート線（WL）がローになりｊ行
のトランスフアゲート線（WL）がハイとなる。これによ
りｉ行のすべてのメモリセル（２）にハイの書き込みが
終了し、ｊ行のメモリセル（２）はすべてを活性化す
る。
▼）が立ち下がつてアドレス（Ads）のｉ行のト
ランスフアゲート線（WL）が立ち上がるまでは従来の動
作と同様である。行アドレスストローブ入力信号（▲
▼）がローの状態で、アドレス（Ads）がｉ行から
ｊ行に変化すると、これに対応してｉ行のトランスフア
ゲート線（WL）がローになり、ｊ行のトランスフアゲー
ト線（WL）がハイになる。これでｉ行のメモリセル
（２）への書き込みは終了し、ｊ行のメモリセル（２）
が活性化される。ビツト線（BL）にはｉ行に書き込んだ
データが保持されていて、アドレス（Ads）がｊ行から
ｋ行に変化すると、これに対応してｊ行のトランスフア
ゲート線（WL）がローになり、ｋ行のトランスフアゲー
ト線（WL）がハイになる。これでｊ行のメモリセル
（２）へｉ行と同じデータの書き込みが終了しｋ行のメ
モリセル（２）を活性化する。このような動作を繰り返
すことによりランダムな行へ連続的に書き込みが行え
る。行アドレスストローブ入力信号（▲▼）が立
ち上がつてからは従来の動作と同様である。フラツシユ
ライトの場合、行アドレスストローブ入力信号（▲
▼）が立ち下がつてアドレス信号（Ads）のｉ行のト
ランスフアゲート線（WL）が立ち上がるまでは従来のフ
ラツシユライトの動作と同様である。データ線（Data）
にハイのデータがあらわれているとする。行アドレスス
トローブ入力信号（▲▼）はローの状態でアドレ
ス（Ads）がｉ行からｊ行に変化すると、これに対応し
てｉ行のトランスフアゲート線（WL）がローになりｊ行
のトランスフアゲート線（WL）がハイとなる。これによ
りｉ行のすべてのメモリセル（２）にハイの書き込みが
終了し、ｊ行のメモリセル（２）はすべてを活性化す
る。
ビツト線（BL）にはｉ行に書き込んだハイのデータが保
持されていて、アドレス（Ads）がｊ行からｋ行に変化
すると、これに対応してｊ行のトランスフアゲート線
（WL）がローになりｋ行のトランスフアゲート線（WL）
がハイになる。これによりｊ行のメモリセル（２）すべ
てにハイの書き込みが終了し、ｋ行のメモリセル（２）
を活性化する。このような動作を繰り返すことによりラ
ンダムな行へ連続的に書き込みがおこなえる。この場合
書き込んだデータはすべて同じデータが書き込まれるこ
とになる。行アドレスストローブ入力信号（▲
▼）が立ち上がつてからは従来の動作と同様である。ま
たデータがローの場合もハイの場合と同様である。電源
電流（ICC）はセンスアンプ（１）を活性化する信号
（Ｓ）が立ち上がる時に100mA程度の電流が流れるが、
この高速書き込み機能が動作している時にはセンスによ
る大電流は１度しが流れないことを示している。
持されていて、アドレス（Ads）がｊ行からｋ行に変化
すると、これに対応してｊ行のトランスフアゲート線
（WL）がローになりｋ行のトランスフアゲート線（WL）
がハイになる。これによりｊ行のメモリセル（２）すべ
てにハイの書き込みが終了し、ｋ行のメモリセル（２）
を活性化する。このような動作を繰り返すことによりラ
ンダムな行へ連続的に書き込みがおこなえる。この場合
書き込んだデータはすべて同じデータが書き込まれるこ
とになる。行アドレスストローブ入力信号（▲
▼）が立ち上がつてからは従来の動作と同様である。ま
たデータがローの場合もハイの場合と同様である。電源
電流（ICC）はセンスアンプ（１）を活性化する信号
（Ｓ）が立ち上がる時に100mA程度の電流が流れるが、
この高速書き込み機能が動作している時にはセンスによ
る大電流は１度しが流れないことを示している。
以上のように、この発明によれば行アドレスで指定され
る複数の記憶セルとビツト線に、書き込み又はデータの
転送が行われた後に、データをビツト線に保持したまま
で行アドレス信号の変化に対応してそれぞれの行アドレ
スに対応するワード線を立上げ又は立下げることにより
連続的に書込みを行うようにしたので、高速で低消費電
力で、ランダムな行に書込みがおこなえる。
る複数の記憶セルとビツト線に、書き込み又はデータの
転送が行われた後に、データをビツト線に保持したまま
で行アドレス信号の変化に対応してそれぞれの行アドレ
スに対応するワード線を立上げ又は立下げることにより
連続的に書込みを行うようにしたので、高速で低消費電
力で、ランダムな行に書込みがおこなえる。
第１図は半導体記憶装置の書き込み動作のタイミング
図、第２図は従来の半導体記憶装置の書き込み動作のタ
イミング図、第３図は半導体記憶装置のブロツク図、第
４図はセンスアンプ，メモリセル，データレジスタの回
路図，第５図はコラムデコーダの回路図、第６図はロウ
デコーダの回路図を示す。▲▼は行アドレススト
ローブ入力信号,Adsは外部アドレスに対応する信号,DT
はデータレジスタとビツト線の間のデータ転送制御信
号,BLはビツト線,WLは行アドレス信号に対応したメモリ
セルのトランスフアゲート線,Sはセンスアンプを活性化
する信号,ICCは電源電流，▲▼はフラツシユライト
時のデータ制御信号,YSelectは列アドレス信号に対応し
た所望のビツト線を選択する信号，（１）はセンスアン
プ，（２）はメモリセル，（３）はデータレジスタ,Dat
aはデータ線,EQはビツト線（BL）と を等しくするイコライズ信号を示す。 なお、各図中同一符号は同一または相当部分を示す。
図、第２図は従来の半導体記憶装置の書き込み動作のタ
イミング図、第３図は半導体記憶装置のブロツク図、第
４図はセンスアンプ，メモリセル，データレジスタの回
路図，第５図はコラムデコーダの回路図、第６図はロウ
デコーダの回路図を示す。▲▼は行アドレススト
ローブ入力信号,Adsは外部アドレスに対応する信号,DT
はデータレジスタとビツト線の間のデータ転送制御信
号,BLはビツト線,WLは行アドレス信号に対応したメモリ
セルのトランスフアゲート線,Sはセンスアンプを活性化
する信号,ICCは電源電流，▲▼はフラツシユライト
時のデータ制御信号,YSelectは列アドレス信号に対応し
た所望のビツト線を選択する信号，（１）はセンスアン
プ，（２）はメモリセル，（３）はデータレジスタ,Dat
aはデータ線,EQはビツト線（BL）と を等しくするイコライズ信号を示す。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半導体記憶装置への情報の書き込みにおい
て行アドレスストローブ入力信号がイネーブル状態で行
アドレス信号が連続的に変化すると、この連続的に変化
する行アドレスで指定される複数の記憶セル内に連続的
にデータの書き込みがおこなえることを特徴とする半導
体記憶装置の書き込み方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274578A JPH0690873B2 (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置の書き込み方法 |
| US07/263,157 US4931995A (en) | 1987-10-28 | 1988-10-27 | Writing method in DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274578A JPH0690873B2 (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置の書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116990A JPH01116990A (ja) | 1989-05-09 |
| JPH0690873B2 true JPH0690873B2 (ja) | 1994-11-14 |
Family
ID=17543695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274578A Expired - Fee Related JPH0690873B2 (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置の書き込み方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4931995A (ja) |
| JP (1) | JPH0690873B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715004B2 (ja) * | 1991-01-07 | 1998-02-16 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH0554654A (ja) * | 1991-08-27 | 1993-03-05 | Nec Corp | ダイナミツクｒａｍ |
| IL118087A (en) * | 1995-05-05 | 1999-05-09 | Innotech Inc | Adhesive photochromic matrix layers for use in optical articles and their preparation |
| JPH10302459A (ja) * | 1997-04-28 | 1998-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4478974B2 (ja) | 2004-01-30 | 2010-06-09 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのリフレッシュ制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135695A (ja) * | 1983-01-24 | 1984-08-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4596004A (en) * | 1983-09-14 | 1986-06-17 | International Business Machines Corporation | High speed memory with a multiplexed address bus |
| US4764901A (en) * | 1984-08-03 | 1988-08-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of being accessed before completion of data output |
| US4685089A (en) * | 1984-08-29 | 1987-08-04 | Texas Instruments Incorporated | High speed, low-power nibble mode circuitry for dynamic memory |
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1987
- 1987-10-28 JP JP62274578A patent/JPH0690873B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-27 US US07/263,157 patent/US4931995A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01116990A (ja) | 1989-05-09 |
| US4931995A (en) | 1990-06-05 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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