JPH041955B2 - - Google Patents
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- JPH041955B2 JPH041955B2 JP59163510A JP16351084A JPH041955B2 JP H041955 B2 JPH041955 B2 JP H041955B2 JP 59163510 A JP59163510 A JP 59163510A JP 16351084 A JP16351084 A JP 16351084A JP H041955 B2 JPH041955 B2 JP H041955B2
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- 230000015654 memory Effects 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の行デコーダ系に関す
る。
る。
第３図は従来のダイナミツクRAM（ランダム
アクセスメモリ）の代表的な構成例の一部を示し
ている。即ち、１はアドレス信号が入力する入力
アドレスバツフア、２はリフレツシユアドレス信
号を発生するリフレツシユアドレス発生器、３は
アドレスマルチプレクサ、LRは行デコーダ線、
RD1，RD2，RD3，RD4……は行デコーダ、
WL1，WL2，WL3，WL4……はワード線、MC1，
MC2，MC3，MC4……はメモリセル、BL，
はビツト線、DMC1，DMC2はダミーメモリセ
ル、DWL1，DWL2はダミーワード線、SAはセ
ンスアンプ、LSはセンスラツチ制御信号線、SE
はセンス信号、QB，BはカラムデコーダCD出力
により制御されるビツト線選択用トランジスタ、
DL，はデータ線、４は出力回路、CBはビツト
線の容量、CRは行デコーダ線の容量である。
アクセスメモリ）の代表的な構成例の一部を示し
ている。即ち、１はアドレス信号が入力する入力
アドレスバツフア、２はリフレツシユアドレス信
号を発生するリフレツシユアドレス発生器、３は
アドレスマルチプレクサ、LRは行デコーダ線、
RD1，RD2，RD3，RD4……は行デコーダ、
WL1，WL2，WL3，WL4……はワード線、MC1，
MC2，MC3，MC4……はメモリセル、BL，
はビツト線、DMC1，DMC2はダミーメモリセ
ル、DWL1，DWL2はダミーワード線、SAはセ
ンスアンプ、LSはセンスラツチ制御信号線、SE
はセンス信号、QB，BはカラムデコーダCD出力
により制御されるビツト線選択用トランジスタ、
DL，はデータ線、４は出力回路、CBはビツト
線の容量、CRは行デコーダ線の容量である。
前記メモリセルMC1……は、それぞれ１つの
キヤパシタCSと１つのトランスフアゲートＱとか
らなり、上記キヤパシタCSに電荷を蓄積している
か否かによつて情報“０”“１”を記憶するもの
である。然るに、上記キヤパシタCSに蓄積された
電荷はリーク等によつて時間と共に減少するのが
常である。そのため、蓄積電荷が完全に消失しな
いうちに１度読み出して再び書き込むことによつ
てもう一度電荷を蓄積し直す動作が必要となり、
この動作をリフレツシユと称しており、一般にダ
イナミツクRAMでは上記リフレツシユ動作が必
要となり、たとえば256Kビツトのダイナミツク
RAMでは４ｍｓに一回必らず全てのメモリセル
をリフレツシユしなければならないという制約が
伴なう。
キヤパシタCSと１つのトランスフアゲートＱとか
らなり、上記キヤパシタCSに電荷を蓄積している
か否かによつて情報“０”“１”を記憶するもの
である。然るに、上記キヤパシタCSに蓄積された
電荷はリーク等によつて時間と共に減少するのが
常である。そのため、蓄積電荷が完全に消失しな
いうちに１度読み出して再び書き込むことによつ
てもう一度電荷を蓄積し直す動作が必要となり、
この動作をリフレツシユと称しており、一般にダ
イナミツクRAMでは上記リフレツシユ動作が必
要となり、たとえば256Kビツトのダイナミツク
RAMでは４ｍｓに一回必らず全てのメモリセル
をリフレツシユしなければならないという制約が
伴なう。
第４図は上記リフレツシユを定期的に行なうよ
うに構成されたメモリにおける動作順序を示して
おり、リフレツシユ期間には通常のリード・ライ
ト動作はできない。何故なら、たとえばあるメモ
リセルMC1をリフレツシユしているとき、この
MC1の動作に使用されているビツト線BL，に
接続されている他のメモリセルのデータを読み出
すことはできないからである。したがつて、
RAMを用いたコンピユータシステムにおいて、
RAMのリフレツシユを行なつている期間に
RAMをアクセスしたいときでもRAMは使えな
いので、リフレツシユ期間はRAMへのアクセス
を待たなければならず、等価的にRAMのアクセ
ス時間が長くなり、このことは高速化を図る上で
支障をきたすので問題である。
うに構成されたメモリにおける動作順序を示して
おり、リフレツシユ期間には通常のリード・ライ
ト動作はできない。何故なら、たとえばあるメモ
リセルMC1をリフレツシユしているとき、この
MC1の動作に使用されているビツト線BL，に
接続されている他のメモリセルのデータを読み出
すことはできないからである。したがつて、
RAMを用いたコンピユータシステムにおいて、
RAMのリフレツシユを行なつている期間に
RAMをアクセスしたいときでもRAMは使えな
いので、リフレツシユ期間はRAMへのアクセス
を待たなければならず、等価的にRAMのアクセ
ス時間が長くなり、このことは高速化を図る上で
支障をきたすので問題である。
ここで、ダイナミツクRAMの動作について第
５図に示すタイミング波形を参照して簡単に述べ
る。アドレス信号入力が変化するか又はチツプイ
ネーブル信号（図示せず）が入力するとメモリ動
作の１サイクルが始まる。先ず、ビツト線BL，
BLがプリチヤージされ、次に上記アドレス信号
入力によりたとえばワード線WL1が選択される
と、このワード線WL1およびダミーワード線
DWL1がそれぞれハイレベルになり、それらに接
続されているメモリセルMC1およびダミーセル
DMC1の各トランスフアゲートＱが開き、それぞ
れの蓄積情報がビツト線BL，に現われてビツ
ト線BL，間に微少な電位差が発生する。次
に、センス信号SEが活性化するとセンスアンプ
SAが動作し、ビツト線BL，の電位差をセン
スして増幅する。この時点で前記メモリセル
MC1はワード線WL1により選択されたままにな
つているので、上記センス動作後にビツト線BL
電位によつてメモリセルMC1の蓄積情報はリフ
レツシユされる。同時に、ビツト線BL，の情
報はビツト線選択トランジスタQB，Bを経てデ
ータ線DL，に伝えられる。このデータ線DL，
DLに読み出された情報は出力回路４で波形整形
等が行なわれ、前記センス動作からかなり遅れて
出力データDputが得られることになる。
５図に示すタイミング波形を参照して簡単に述べ
る。アドレス信号入力が変化するか又はチツプイ
ネーブル信号（図示せず）が入力するとメモリ動
作の１サイクルが始まる。先ず、ビツト線BL，
BLがプリチヤージされ、次に上記アドレス信号
入力によりたとえばワード線WL1が選択される
と、このワード線WL1およびダミーワード線
DWL1がそれぞれハイレベルになり、それらに接
続されているメモリセルMC1およびダミーセル
DMC1の各トランスフアゲートＱが開き、それぞ
れの蓄積情報がビツト線BL，に現われてビツ
ト線BL，間に微少な電位差が発生する。次
に、センス信号SEが活性化するとセンスアンプ
SAが動作し、ビツト線BL，の電位差をセン
スして増幅する。この時点で前記メモリセル
MC1はワード線WL1により選択されたままにな
つているので、上記センス動作後にビツト線BL
電位によつてメモリセルMC1の蓄積情報はリフ
レツシユされる。同時に、ビツト線BL，の情
報はビツト線選択トランジスタQB，Bを経てデ
ータ線DL，に伝えられる。このデータ線DL，
DLに読み出された情報は出力回路４で波形整形
等が行なわれ、前記センス動作からかなり遅れて
出力データDputが得られることになる。
上述したようなリフレツシユ動作を伴なうダイ
ナミツクRAMは、システム製品への適用に際し
て常にリフレツシユのタイミングを意識して設計
しなければならないという負担をユーザに与える
ことになり、使用し難いという欠点がある。一
方、ダイナミツクRAMは、リフレツシユ動作を
伴なわないスタテイツクRAMに比べてメモリセ
ルの面積が通常1/4で済むので、高密度化に好適
であると共に安価に実現できるという利点があ
る。
ナミツクRAMは、システム製品への適用に際し
て常にリフレツシユのタイミングを意識して設計
しなければならないという負担をユーザに与える
ことになり、使用し難いという欠点がある。一
方、ダイナミツクRAMは、リフレツシユ動作を
伴なわないスタテイツクRAMに比べてメモリセ
ルの面積が通常1/4で済むので、高密度化に好適
であると共に安価に実現できるという利点があ
る。
そこで、上記リフレツシユ動作を伴なうけれど
もそれをユーザが意識しないで済むように、つま
りユーザがスタテイツクRAMと見倣して使用し
得るように、通常動作とリフレツシユ動作とを時
分割で行なうようにした擬似的なスタテイツク
RAMが提案されている。この疑似スタテイツク
RAMにおける動作の概要を第６図を参照して説
明する。この動作が第５図を参照して前述した動
作と異なる点は、(1)選択されたワード線（たとえ
ばWL1）および所定のダミーワード線（たとえ
ばDWL1）がパルス的に駆動されること、(2)セン
スアンプSAはビツト線BL，間に生じた電位
差をセンスするためセンス信号SEによつてパル
ス的に駆動されること、(3)センスアンプSAによ
りセンスされたデータが出力回路４から完全に出
力されるまでの期間内にビツト線BL，が１度
元の状態にプリチヤージされ、少し遅れて前記選
択ワード線WL1とは別のワード線（たとえば
WL3）および所定のワード線（たとえばDWL2）
がパルス的に選択駆動されて前記ワード線WL3
に接続されたメモリセルML3のデータが読み出
され、前記センスアンプSAが再びSE信号により
パルス的に駆動されてビツト線電位差をセンスす
ることによつて上記メモリセルMC3への再書き
込み（リフレツシユ）が行なわれることである。
なお、このリフレツシユが行なわれるメモリセル
MC3のデータは出力回路４から出力させる必要
がないので、このリフレツシユ動作は比較的速く
行なわれる。即ち、第６図に示す動作は、通常の
アクセス動作と時間的に並列に別のメモリセルの
リフレツシユ動作が完了する。なお、上記動作例
では、リフレツシユ動作のためのセル選択を通常
のアクセス動作のためのセル選択より後で行なつ
ているが、逆に時間的に前に行なうようにしても
通常動作に余り悪影響は生じない。また、上記動
作例では通常のアクセス動作による読み出しデー
タが出力回路４から出力する前にリフレツシユ動
作は完全に終つているが、若しリフレツシユ動作
時間が多少多目にかかることによつて通常のアク
セス時間を悪化させることになつても、ユーザに
とつてリフレツシユ動作が見えない（気にしない
で済む）擬似スタテイツク方式のメリツトが大き
いと判断される場合にはこの方式を採用できる。
また、上記リフレツシユ動作のために選択された
ワード線が非選択状態に戻るまでの時間は、通常
のアクセス動作において選択されたワード線が非
選択状態に戻るまでの時間に比べて長くてもよ
い。また、上記動作例では１つのメモリサイク内
でワード線選択を２度行なつてリフレツシユを行
なつたが、必らずしも各サイクル毎にリフレツシ
ユを行なわなくてもよい。というのは、リフレツ
シユはかなり長い期間内で各メモリセルに対して
１回行なえばよく、上記動作例はリフレツシユし
ようとしたメモリセルMC3とビツト線BL，を
たまたま共用しているメモリセルMC1をアクセ
スした場合であるので１サイクル内で２度のワー
ド線選択を行なつたものである。そうでない場
合、即ち、リフレツシユしようとしたときに
RAMがアクセスされていない場合は単にリフレ
ツシユだけを行なえばよい。
もそれをユーザが意識しないで済むように、つま
りユーザがスタテイツクRAMと見倣して使用し
得るように、通常動作とリフレツシユ動作とを時
分割で行なうようにした擬似的なスタテイツク
RAMが提案されている。この疑似スタテイツク
RAMにおける動作の概要を第６図を参照して説
明する。この動作が第５図を参照して前述した動
作と異なる点は、(1)選択されたワード線（たとえ
ばWL1）および所定のダミーワード線（たとえ
ばDWL1）がパルス的に駆動されること、(2)セン
スアンプSAはビツト線BL，間に生じた電位
差をセンスするためセンス信号SEによつてパル
ス的に駆動されること、(3)センスアンプSAによ
りセンスされたデータが出力回路４から完全に出
力されるまでの期間内にビツト線BL，が１度
元の状態にプリチヤージされ、少し遅れて前記選
択ワード線WL1とは別のワード線（たとえば
WL3）および所定のワード線（たとえばDWL2）
がパルス的に選択駆動されて前記ワード線WL3
に接続されたメモリセルML3のデータが読み出
され、前記センスアンプSAが再びSE信号により
パルス的に駆動されてビツト線電位差をセンスす
ることによつて上記メモリセルMC3への再書き
込み（リフレツシユ）が行なわれることである。
なお、このリフレツシユが行なわれるメモリセル
MC3のデータは出力回路４から出力させる必要
がないので、このリフレツシユ動作は比較的速く
行なわれる。即ち、第６図に示す動作は、通常の
アクセス動作と時間的に並列に別のメモリセルの
リフレツシユ動作が完了する。なお、上記動作例
では、リフレツシユ動作のためのセル選択を通常
のアクセス動作のためのセル選択より後で行なつ
ているが、逆に時間的に前に行なうようにしても
通常動作に余り悪影響は生じない。また、上記動
作例では通常のアクセス動作による読み出しデー
タが出力回路４から出力する前にリフレツシユ動
作は完全に終つているが、若しリフレツシユ動作
時間が多少多目にかかることによつて通常のアク
セス時間を悪化させることになつても、ユーザに
とつてリフレツシユ動作が見えない（気にしない
で済む）擬似スタテイツク方式のメリツトが大き
いと判断される場合にはこの方式を採用できる。
また、上記リフレツシユ動作のために選択された
ワード線が非選択状態に戻るまでの時間は、通常
のアクセス動作において選択されたワード線が非
選択状態に戻るまでの時間に比べて長くてもよ
い。また、上記動作例では１つのメモリサイク内
でワード線選択を２度行なつてリフレツシユを行
なつたが、必らずしも各サイクル毎にリフレツシ
ユを行なわなくてもよい。というのは、リフレツ
シユはかなり長い期間内で各メモリセルに対して
１回行なえばよく、上記動作例はリフレツシユし
ようとしたメモリセルMC3とビツト線BL，を
たまたま共用しているメモリセルMC1をアクセ
スした場合であるので１サイクル内で２度のワー
ド線選択を行なつたものである。そうでない場
合、即ち、リフレツシユしようとしたときに
RAMがアクセスされていない場合は単にリフレ
ツシユだけを行なえばよい。
ところで、前述したように１つのサイクルでワ
ード線選択を２度行なう場合には行デコーダ系は
２回動作する必要がある。そのためには、１つの
サイクル内で時分割により入力アドレスバツフア
１とリフレツシユアドレス発生器２とから行デコ
ーダ線LRを２回駆動する必要がある。一方、一
般に行デコーダLRは多くの行デコーダRD1……
に接続されており、その容量CRは大きくて特に
大容量のメモリでは10pFにも達する場合がある。
そのため、行デコーダ線LRを駆動するのに要す
る時間はかなり大きく、現在約5ns程度である。
また、行デコーダRD1……は通常多入力ナンドゲ
ートで構成されており、多大なデコード時間（現
在約6ns程度）を必要とする。したがつて、行デ
コーダ線LRから行デコーダRD1……にかけて
10ns以上の遅延が生じ、しかもこのような行デコ
ーダ系における10ns以上の遅延が１サイクル内で
２回もあると、アクセス時間がたとえば40ns程度
のメモリの設計は非常に困難になる。
ード線選択を２度行なう場合には行デコーダ系は
２回動作する必要がある。そのためには、１つの
サイクル内で時分割により入力アドレスバツフア
１とリフレツシユアドレス発生器２とから行デコ
ーダ線LRを２回駆動する必要がある。一方、一
般に行デコーダLRは多くの行デコーダRD1……
に接続されており、その容量CRは大きくて特に
大容量のメモリでは10pFにも達する場合がある。
そのため、行デコーダ線LRを駆動するのに要す
る時間はかなり大きく、現在約5ns程度である。
また、行デコーダRD1……は通常多入力ナンドゲ
ートで構成されており、多大なデコード時間（現
在約6ns程度）を必要とする。したがつて、行デ
コーダ線LRから行デコーダRD1……にかけて
10ns以上の遅延が生じ、しかもこのような行デコ
ーダ系における10ns以上の遅延が１サイクル内で
２回もあると、アクセス時間がたとえば40ns程度
のメモリの設計は非常に困難になる。
また、行デコーダ系の遅れは、前記したような
リフレツシユ動作が行なわれないメモリにおいて
も無視できない。
リフレツシユ動作が行なわれないメモリにおいて
も無視できない。
本発明は上記の事情に鑑みてなされたもので、
ワード線の選択動作を高速化でき、アクセス時間
の短縮化を図ることができ、特に通常動作とリフ
レツシユ動作を時分割で行なうような擬似スタテ
イツクメモリなどに好適な半導体記憶装置の行デ
コーダ系を提供するものである。
ワード線の選択動作を高速化でき、アクセス時間
の短縮化を図ることができ、特に通常動作とリフ
レツシユ動作を時分割で行なうような擬似スタテ
イツクメモリなどに好適な半導体記憶装置の行デ
コーダ系を提供するものである。
即ち、本発明の半導体記憶装置の行デコーダ系
は、メモリセルアレイのワード線を選択するため
の行デコーダ線および行デコーダを有する行デコ
ーダ系を前記ワード線毎に各々２系統以上設置す
るワード線選択系統配置手段と、前記行デコーダ
系のうちの１系統が選択され、前記ワード線と接
続状態に設定する第１の制御手段と、前記第１の
制御手段により前記行デコーダ系のうちの１系統
が選択されている間、前記行デコーダ系のうちの
他の１系統は前記ワード線との接続が待機状態に
される第２の制御手段とを具備したことを特徴と
している。
は、メモリセルアレイのワード線を選択するため
の行デコーダ線および行デコーダを有する行デコ
ーダ系を前記ワード線毎に各々２系統以上設置す
るワード線選択系統配置手段と、前記行デコーダ
系のうちの１系統が選択され、前記ワード線と接
続状態に設定する第１の制御手段と、前記第１の
制御手段により前記行デコーダ系のうちの１系統
が選択されている間、前記行デコーダ系のうちの
他の１系統は前記ワード線との接続が待機状態に
される第２の制御手段とを具備したことを特徴と
している。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図は半導体メモリ集積回路の一部を示して
おり、これは第３図を参照して前述したメモリに
比べて、２系統の行デコーダ系を設けておき、２
系統のデコード出力とワード線WL1……との接
続をスイツチ回路により切換制御するようにした
点が異なり、その他は同じであるので第３図中と
同一部分には同一符号を付してその説明を省略す
る。
おり、これは第３図を参照して前述したメモリに
比べて、２系統の行デコーダ系を設けておき、２
系統のデコード出力とワード線WL1……との接
続をスイツチ回路により切換制御するようにした
点が異なり、その他は同じであるので第３図中と
同一部分には同一符号を付してその説明を省略す
る。
即ち、第１の行デコーダ系は、従来例と同様に
入力アドレスバツフア１に接続された行デコーダ
線LRおよびこれに接続された行デコーダRD1…
…からなり、この行デコーダRD1……の各出力端
とワード線WL1……の各一端との間に切換制御
信号φoによりスイツチ制御されるスイツチ回路
S1……が挿入されている。また、新たに付加され
た第２の行デコーダ系は、リフレツシユアドレス
発生器２の出力信号が供給される行デコーダ線
LR′……およびこれに接続された行デコーダ
RD1′……からなり、この行デコーダRD1′……の
各出力端とワード線WL1……の各他端との間に
切換制御信号φRによりスイツチ制御されるスイ
ツチ回路S1′……が挿入されている。
入力アドレスバツフア１に接続された行デコーダ
線LRおよびこれに接続された行デコーダRD1…
…からなり、この行デコーダRD1……の各出力端
とワード線WL1……の各一端との間に切換制御
信号φoによりスイツチ制御されるスイツチ回路
S1……が挿入されている。また、新たに付加され
た第２の行デコーダ系は、リフレツシユアドレス
発生器２の出力信号が供給される行デコーダ線
LR′……およびこれに接続された行デコーダ
RD1′……からなり、この行デコーダRD1′……の
各出力端とワード線WL1……の各他端との間に
切換制御信号φRによりスイツチ制御されるスイ
ツチ回路S1′……が挿入されている。
上記メモリにおいては、φo，φR信号が同時に
供給されることはなく、２系統の行デコーダ系の
時分割使用が可能になつている。この場合、φo
信号によりスイツチ回路S1……が閉じている間に
第１の行デコーダ系による通常のアクセス動作の
ためのワード線選択が行なわれ、この間にリフレ
ツシユアドレス発生器２は行デコーダLR′……を
駆動し、行デコーダRD1′……はリフレツシユア
ドレスをデユードしておくことが可能である。し
たがつて、上記通常のアクセス動作のためのワー
ド線選択が終つた後、スイツチ回路S1……を開く
と共にφR信号によりスイツチ回路S1′……を閉じ
ると行デコーダRD1′……により直ちにリフレツ
シユアドレスに対応するワード線選択が行なわれ
ることになり、見掛け上行デコーダ系の遅延が極
めて小さい。
供給されることはなく、２系統の行デコーダ系の
時分割使用が可能になつている。この場合、φo
信号によりスイツチ回路S1……が閉じている間に
第１の行デコーダ系による通常のアクセス動作の
ためのワード線選択が行なわれ、この間にリフレ
ツシユアドレス発生器２は行デコーダLR′……を
駆動し、行デコーダRD1′……はリフレツシユア
ドレスをデユードしておくことが可能である。し
たがつて、上記通常のアクセス動作のためのワー
ド線選択が終つた後、スイツチ回路S1……を開く
と共にφR信号によりスイツチ回路S1′……を閉じ
ると行デコーダRD1′……により直ちにリフレツ
シユアドレスに対応するワード線選択が行なわれ
ることになり、見掛け上行デコーダ系の遅延が極
めて小さい。
なお、スイツチ回路S1……，S1′……はたとえ
ばCMOS型のトランスフアゲートを用いてもよ
いが、行デコーダRD1……，RD1′……の出力回
路部にクロツクドCMOS回路のようにオフ時に
出力ノードが高インピーダンスになる回路を用い
てもよく、要は行デコーダによるワード線の制御
権の有無を切換制御できればよい。
ばCMOS型のトランスフアゲートを用いてもよ
いが、行デコーダRD1……，RD1′……の出力回
路部にクロツクドCMOS回路のようにオフ時に
出力ノードが高インピーダンスになる回路を用い
てもよく、要は行デコーダによるワード線の制御
権の有無を切換制御できればよい。
また、上記実施例は、ワード線の両端側に１系
統づつの行デコーダ系を設けたので、行デコーダ
系の配置が容易でその回路パターンを描き易い利
点があるが、第２図に示すようにワード線WL1
……の一端側に２系統の行デコーダ系を設け、各
デコーダ系の出力を切換制御信号φo，φRにより
スイツチ制御されるスイツチ回路S1……，S1′…
…を介したのちオアゲートG1……を介してワー
ド線WL1……に供給するようにしてもよい。
統づつの行デコーダ系を設けたので、行デコーダ
系の配置が容易でその回路パターンを描き易い利
点があるが、第２図に示すようにワード線WL1
……の一端側に２系統の行デコーダ系を設け、各
デコーダ系の出力を切換制御信号φo，φRにより
スイツチ制御されるスイツチ回路S1……，S1′…
…を介したのちオアゲートG1……を介してワー
ド線WL1……に供給するようにしてもよい。
また、前記実施例は、２系統の行デコーダ系を
通常アクセス動作とリフレツシユ動作とで使い分
けする場合を示したが、これに限ることなく、一
方の行デコーダ系で第１のアドレスによるワード
線選択を行ない、引き続き他方の行デコーダ系で
第２のアドレスによるワード線選択を行なうよう
に切換える場合に本発明を適用すれば高速なアク
セスが可能になる。
通常アクセス動作とリフレツシユ動作とで使い分
けする場合を示したが、これに限ることなく、一
方の行デコーダ系で第１のアドレスによるワード
線選択を行ない、引き続き他方の行デコーダ系で
第２のアドレスによるワード線選択を行なうよう
に切換える場合に本発明を適用すれば高速なアク
セスが可能になる。
上述したように本発明の半導体記憶装置の行デ
コーダ系によれば、複数の行デコーダ系を設けて
おき、そのうちの１系統の使用中に他の系統で行
デコーダ動作を行ない得るようにしたので、行デ
コーダ系の遅延を見掛け上極めて小さくできる。
したがつて、ワード線の選択動作を高速化でき、
アクセス時間の短縮化を図ることができ、特に通
常動作とリフレツシユ動作とを１サイクル内で時
分割で行なうような擬似スタテイツクメモリなど
に好適である。
コーダ系によれば、複数の行デコーダ系を設けて
おき、そのうちの１系統の使用中に他の系統で行
デコーダ動作を行ない得るようにしたので、行デ
コーダ系の遅延を見掛け上極めて小さくできる。
したがつて、ワード線の選択動作を高速化でき、
アクセス時間の短縮化を図ることができ、特に通
常動作とリフレツシユ動作とを１サイクル内で時
分割で行なうような擬似スタテイツクメモリなど
に好適である。
第１図は本発明の一実施例に係る半導体メモリ
の一部を示す構成図、第２図は他の実施例に係る
行デコーダ系切換部の一部の具体例を示す回路
図、第３図は従来の半導体メモリの一部を示す構
成図、第４図は第３図のメモリにおける通常動作
とリフレツシユ動作との時間関係を示す図、第５
図は第３図のメモリにおける動作例を示す図、第
６図は通常動作とリフレツシユ動作とを１サイク
ル内で時分割で行なうメモリにおける動作例を示
すタイミング図である。 LR，LR′……行デコーダ線、RD1……，
RD1′……行デコーダ、S1……，S1′……スイツチ
回路、WL1……ワード線、MC1……メモリセル。
の一部を示す構成図、第２図は他の実施例に係る
行デコーダ系切換部の一部の具体例を示す回路
図、第３図は従来の半導体メモリの一部を示す構
成図、第４図は第３図のメモリにおける通常動作
とリフレツシユ動作との時間関係を示す図、第５
図は第３図のメモリにおける動作例を示す図、第
６図は通常動作とリフレツシユ動作とを１サイク
ル内で時分割で行なうメモリにおける動作例を示
すタイミング図である。 LR，LR′……行デコーダ線、RD1……，
RD1′……行デコーダ、S1……，S1′……スイツチ
回路、WL1……ワード線、MC1……メモリセル。
Claims (1)
- 【特許請求の範囲】 １ メモリセルアレイのワード線を選択するため
の行デコーダ線および行デコーダを有する行デコ
ーダ系を前記ワード線毎に各々２系統以上設置す
るワード線選択系統配置手段と、 前記行デコーダ系のうちの１系統が選択され、
前記ワード線と接続状態に設定する第１の制御手
段と、 前記第１の制御手段により前記行デコーダ系の
うちの１系統が選択されている間、前記行デコー
ダ系のうちの他の１系統は前記ワード線との接続
が待機状態にされる第２の制御手段と を具備したことを特徴とする半導体記憶装置の行
デコーダ系。 ２ 前記メモリセルアレイはリフレツシユを必要
とするメモリセルのアレイであり、前記行デコー
ダ系は通常のアクセス動作のためのアドレス入力
をデコードする第１のデコーダ系とリフレツシユ
動作のためのリフレツシユアドレスをデコードす
る第２のデコーダ系とから構成され、前記行デコ
ーダ系のうちの１系統はこの第１のデコーダ系に
含まれ、前記行デコーダ系のうちの他の１系統は
この第２のデコーダ系に含まれることを特徴とす
る前記特許請求の範囲第１項記載の半導体記憶装
置の行デコーダ系。 ３ 前記第１の行デコーダ系および第２の行デコ
ーダ系は、ワード線の両端側に別々に配置されて
なることを特徴とする前記特許請求の範囲第２項
記載の半導体記憶装置の行デコーダ系。 ４ 前記行デコーダ系を２個設け、一方の行デコ
ーダ系がワード線を駆動制御している間に他方の
行デコーダ系で次回のワード線駆動のためのアド
レスデコードを行うように制御されることを特徴
とする前記特許請求の範囲第１項記載の半導体記
憶装置の行デコーダ系。 ５ 前記２個の行デコーダ系は、ワード線の両端
側に別々に配置されてなることを特徴とする前記
特許請求の範囲第４項記載の半導体記憶装置の行
デコーダ系。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163510A JPS6142795A (ja) | 1984-08-03 | 1984-08-03 | 半導体記憶装置の行デコ−ダ系 |
| KR1019850005081A KR890004473B1 (ko) | 1984-08-03 | 1985-07-16 | 반도체 장치 |
| EP85109700A EP0170286B1 (en) | 1984-08-03 | 1985-08-02 | Semiconductor memory device |
| DE8585109700T DE3576754D1 (de) | 1984-08-03 | 1985-08-02 | Halbleiterspeicheranordnung. |
| US07/208,786 US4866677A (en) | 1984-08-03 | 1988-06-17 | Semiconductor memory device with multiple alternating decoders coupled to each word line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59163510A JPS6142795A (ja) | 1984-08-03 | 1984-08-03 | 半導体記憶装置の行デコ−ダ系 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142795A JPS6142795A (ja) | 1986-03-01 |
| JPH041955B2 true JPH041955B2 (ja) | 1992-01-14 |
Family
ID=15775234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59163510A Granted JPS6142795A (ja) | 1984-08-03 | 1984-08-03 | 半導体記憶装置の行デコ−ダ系 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4866677A (ja) |
| EP (1) | EP0170286B1 (ja) |
| JP (1) | JPS6142795A (ja) |
| KR (1) | KR890004473B1 (ja) |
| DE (1) | DE3576754D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612614B2 (ja) * | 1986-06-06 | 1994-02-16 | 日本電気株式会社 | 半導体集積回路 |
| KR900006293B1 (ko) * | 1987-06-20 | 1990-08-27 | 삼성전자 주식회사 | 씨모오스 디램의 데이터 전송회로 |
| JPH01294295A (ja) * | 1988-05-20 | 1989-11-28 | Fujitsu Ltd | パーシャル・ランダム・アクセス・メモリ |
| JPH0221490A (ja) * | 1988-07-07 | 1990-01-24 | Oki Electric Ind Co Ltd | ダイナミック・ランダム・アクセス・メモリ |
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| US5265061A (en) * | 1989-04-27 | 1993-11-23 | Kabushiki Kaisha Toshiba | Apparatus for preventing glitch for semiconductor non-volatile memory device |
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| JP2596180B2 (ja) * | 1990-05-28 | 1997-04-02 | 日本電気株式会社 | 半導体集積メモリ回路 |
| WO1992009084A1 (en) * | 1990-11-16 | 1992-05-29 | Fujitsu Limited | Semiconductor memory having high-speed address decoder |
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-
1984
- 1984-08-03 JP JP59163510A patent/JPS6142795A/ja active Granted
-
1985
- 1985-07-16 KR KR1019850005081A patent/KR890004473B1/ko not_active IP Right Cessation
- 1985-08-02 EP EP85109700A patent/EP0170286B1/en not_active Expired - Lifetime
- 1985-08-02 DE DE8585109700T patent/DE3576754D1/de not_active Expired - Lifetime
-
1988
- 1988-06-17 US US07/208,786 patent/US4866677A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119592A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | ダイナミツクｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0170286B1 (en) | 1990-03-21 |
| EP0170286A3 (en) | 1987-10-07 |
| EP0170286A2 (en) | 1986-02-05 |
| DE3576754D1 (de) | 1990-04-26 |
| JPS6142795A (ja) | 1986-03-01 |
| US4866677A (en) | 1989-09-12 |
| KR860002155A (ko) | 1986-03-26 |
| KR890004473B1 (ko) | 1989-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |