JPS59119592A - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
- Publication number
- JPS59119592A JPS59119592A JP57234023A JP23402382A JPS59119592A JP S59119592 A JPS59119592 A JP S59119592A JP 57234023 A JP57234023 A JP 57234023A JP 23402382 A JP23402382 A JP 23402382A JP S59119592 A JPS59119592 A JP S59119592A
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- Japan
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- speed
- potential
- word
- dynamic ram
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に係り、特にそのダイナミ
ックＲＡ’Ｍに関する。
ックＲＡ’Ｍに関する。
近年、ダイナミックＲＡＭの太容卸化、高速化、低消費
電力化が進むにつれて、電荷保持用メモリセルを選択す
るワード線に付随する浮遊容量が増加する傾向がある。
電力化が進むにつれて、電荷保持用メモリセルを選択す
るワード線に付随する浮遊容量が増加する傾向がある。
同時に、人容都化が進むとセンスアンプの動作の余裕度
を広げるためにワード線を構成する配Ｍ；ｒｌ ＩＦＡ
料として、アルミニウム等の低抵抗配線材料の代わりに
、比較的抵抗値の高い多結晶ポリシリコンが使用される
ことが多くなっている。従って、多結晶ポリシリコンの
抵抗と浮遊容量のためにワード線の時定数が大きくなる
。第１図にこのようなダイナミックＲＡＭのパターン配
置なｎ４１略化して示すっ図において、１１はチップ、
１２はワード線１３．，１３．．＋＋・、１３ｎの伺れ
か一本を選択するためのロウデコーダである。
を広げるためにワード線を構成する配Ｍ；ｒｌ ＩＦＡ
料として、アルミニウム等の低抵抗配線材料の代わりに
、比較的抵抗値の高い多結晶ポリシリコンが使用される
ことが多くなっている。従って、多結晶ポリシリコンの
抵抗と浮遊容量のためにワード線の時定数が大きくなる
。第１図にこのようなダイナミックＲＡＭのパターン配
置なｎ４１略化して示すっ図において、１１はチップ、
１２はワード線１３．，１３．．＋＋・、１３ｎの伺れ
か一本を選択するためのロウデコーダである。
上記のようなワード線１３．，１３．．・・・。
１３ｎの充電時の時定数を小さくするためには、アルミ
ニウムと多結晶ポリシリコンとの中間程度の比抵抗を持
つ高融点金属（あるいはその化合物）を開発してワード
線の材料として用いれば良い。しかし、このような高融
点金属を開発するためには製造方法、加工法および信頼
性等に関して大きなブロセヌ技術の革新が必要であり、
幾多の問題を解決せねばならない。
ニウムと多結晶ポリシリコンとの中間程度の比抵抗を持
つ高融点金属（あるいはその化合物）を開発してワード
線の材料として用いれば良い。しかし、このような高融
点金属を開発するためには製造方法、加工法および信頼
性等に関して大きなブロセヌ技術の革新が必要であり、
幾多の問題を解決せねばならない。
また、第２図に示すように、ワードｋａ３．。
１３１．・・・、１３ｎを複数に分割設定し、各ワード
線旬にロウデコーダ１２．．１２．を設けてワード線１
３．１３．．・・・、１３ｎを選択するようにすれば、
ワード線の長さを短かくできるので浮遊容量およびワー
ド線の抵抗値が小さくなり、第１図の回路に比べてワー
ド線の充電時定数を約１７４〜１／３程度にできる。し
かし、ローデコーダの数が増加するので、チップ面積が
大きくなり、回路、パターン設計の複雑化。
線旬にロウデコーダ１２．．１２．を設けてワード線１
３．１３．．・・・、１３ｎを選択するようにすれば、
ワード線の長さを短かくできるので浮遊容量およびワー
ド線の抵抗値が小さくなり、第１図の回路に比べてワー
ド線の充電時定数を約１７４〜１／３程度にできる。し
かし、ローデコーダの数が増加するので、チップ面積が
大きくなり、回路、パターン設計の複雑化。
消費電流の増加等の問題を生じ、高速化の利点が半減す
る欠点がある。
る欠点がある。
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、ノやターン面積の増大、ノソ
ターンおよび回路の複雑化が少なく、且つ高速動作が可
能なダイナミックＲＡＭを捉供することである。
その目的とするところは、ノやターン面積の増大、ノソ
ターンおよび回路の複雑化が少なく、且つ高速動作が可
能なダイナミックＲＡＭを捉供することである。
すなわち、この発明においては、上記第１図の回路にお
けるワード線１Ｂ、、１３．’、・・・。
けるワード線１Ｂ、、１３．’、・・・。
１３ｎの途中にワード線電位の変化を助長する高速伝達
回路を設けたものである。
回路を設けたものである。
以下、この発明の一実施例について図面を参照して説明
する。第３図はその構成を簡略化して示すもので、上記
第１図の回路における多結晶ポリシリコン層で形成され
たワード線１３１゜１３、、・・・、１３ｎを分割設定
したワード線” １１＋ １３ｘｔ、”’、 １３ｔｎ
および１３□。
する。第３図はその構成を簡略化して示すもので、上記
第１図の回路における多結晶ポリシリコン層で形成され
たワード線１３１゜１３、、・・・、１３ｎを分割設定
したワード線” １１＋ １３ｘｔ、”’、 １３ｔｎ
および１３□。
１３□、・・・、１３２ｎを設けるとともに、このワー
ド線間にワード線電位の変化を助長する高速伝達回路１
４．，１４．．・・・、１４ｎを設けたものである。
ド線間にワード線電位の変化を助長する高速伝達回路１
４．，１４．．・・・、１４ｎを設けたものである。
第４図は、上記高速伝達回路１４１．１４．。
・・・、１４ｎの具体的な構成例を示すもので、図にお
いて、１２ｍはＮチャネル形のＭＯＳ ＦＩＴＱ、〜Ｑ
６によって形成されたｍ行目のロウデコーダで、ＭＯ８
ＦＥＴＱ、〜Ｑ３にはアドレス入力信号Ａｉ、Ａｊ、Ａ
ｋが供給され、ＭＯ８ＦＥＴＱ４にはプリチャージ信号
φ、が供給され、ＭＯＳ ＦＩＴＱ６の一端からワード
線の駆動信号φ！ｎが供給される。” １ｍ ＊ １３
２ｍは分割設定されたｍ行目のワード線、１４ｍはｍ行
目の高速伝達回路である。
いて、１２ｍはＮチャネル形のＭＯＳ ＦＩＴＱ、〜Ｑ
６によって形成されたｍ行目のロウデコーダで、ＭＯ８
ＦＥＴＱ、〜Ｑ３にはアドレス入力信号Ａｉ、Ａｊ、Ａ
ｋが供給され、ＭＯ８ＦＥＴＱ４にはプリチャージ信号
φ、が供給され、ＭＯＳ ＦＩＴＱ６の一端からワード
線の駆動信号φ！ｎが供給される。” １ｍ ＊ １３
２ｍは分割設定されたｍ行目のワード線、１４ｍはｍ行
目の高速伝達回路である。
上記高速伝達回路１４ｍは、電源ＶＤＤ （第１の電位
供給源）とＶＳＳ （第２の電位供給源）との間に直
列接続されたＮチャネル形の第１．第２ ＭＯＳ ＦＦ
！Ｔ Ｑ？ 、−Ｑｓ と、一端からワード線駆動信
号φｉｎ’が供給され他端が分割設定された佃方のワー
ド＠１３Ｈ１１に接続されるＮチャネル形の第３ ＭＯ
Ｓ Ｆ Ｆ、’Ｔ Ｑ ｏ と、上記ＭＯ８ＦＥＴＱ？
、Ｑａの接続点とＭＯ８Ｆ’ＥＴＱ、のゲートとの
間に接続され電源電圧ＶＤＤで導通設定される第４ Ｍ
ＯＳ ＰＥＴ Ｑ ｉｏとがら成る。そして、上記ＭＯ
８ＦＥＴＱ、は分割設定された一方のワード線１３．．
．を介して供給されるロウデコーダ１２ｍの出力によっ
て導通制御されＭＯ８ＦＥＴＱｓはプリチャージ信号φ
１によって導通制御される。
供給源）とＶＳＳ （第２の電位供給源）との間に直
列接続されたＮチャネル形の第１．第２ ＭＯＳ ＦＦ
！Ｔ Ｑ？ 、−Ｑｓ と、一端からワード線駆動信
号φｉｎ’が供給され他端が分割設定された佃方のワー
ド＠１３Ｈ１１に接続されるＮチャネル形の第３ ＭＯ
Ｓ Ｆ Ｆ、’Ｔ Ｑ ｏ と、上記ＭＯ８ＦＥＴＱ？
、Ｑａの接続点とＭＯ８Ｆ’ＥＴＱ、のゲートとの
間に接続され電源電圧ＶＤＤで導通設定される第４ Ｍ
ＯＳ ＰＥＴ Ｑ ｉｏとがら成る。そして、上記ＭＯ
８ＦＥＴＱ、は分割設定された一方のワード線１３．．
．を介して供給されるロウデコーダ１２ｍの出力によっ
て導通制御されＭＯ８ＦＥＴＱｓはプリチャージ信号φ
１によって導通制御される。
上記のような構成において、各点のノードをＮ１〜Ｎ８
で示し、第５図のタイミングチャートを参照して動作音
説明する。プリチャージサイクル期間中はワード線駆動
信号φｉｎ 、φｊｎ’はローレベル、プリチャージ信
号φ１ 、φ！はハイレベルとするので、ロウデコーダ
１２ｍのノードＮ、、Ｎ、 はＭＯＳ ＦＥＴＱ、あル
イハＭＯｉ９ＦＢＴＱ４ 、鵠を介して電倣祐仕ＶＤＤ
でプリチャージされてハイレベル、高速伝達回路１４ｍ
のノードＮ、およびワード線’Ｊ１ｍ。
で示し、第５図のタイミングチャートを参照して動作音
説明する。プリチャージサイクル期間中はワード線駆動
信号φｉｎ 、φｊｎ’はローレベル、プリチャージ信
号φ１ 、φ！はハイレベルとするので、ロウデコーダ
１２ｍのノードＮ、、Ｎ、 はＭＯＳ ＦＥＴＱ、あル
イハＭＯｉ９ＦＢＴＱ４ 、鵠を介して電倣祐仕ＶＤＤ
でプリチャージされてハイレベル、高速伝達回路１４ｍ
のノードＮ、およびワード線’Ｊ１ｍ。
１３、ｍの各ノードＮ、、Ｎ、、Ｎ７ 、Ｎ、の電位は
ローレベルとなる。次に、アドレ；入方信号ＡＩ、Ａｊ
、Ａｋが全てローレベルとなりトランジスタＱｌ −
Ｑｔ 、Ｑｓがオフ状態の時、つまりこのロウデコー
ダ１２ｍによってワード線”１ｍ ｓ ”ｔｍが選択さ
れると、ノードＮ１゜Ｎ２のプリチャージされたハイレ
ベルが保持され、ＭＯ８ＦＥＴＱ６がオン状態となるの
で、ワード線の駆動信号φｉｎがハイレベルになった時
、ワード線１３、ｍの電位は立ち上がる。この時、前記
第１図に示したようにワード線長が長いと時定数が大き
くなり、Ｎ８′に示すように電位の立ち上りが遅くなる
。これに対し、第４図においては高速伝達回路１４ｍが
設けられているので、ワード線１３１ｍの終端のノード
Ｎ４の電位が上昇すると（この時プリチャージ信号φ、
。
ローレベルとなる。次に、アドレ；入方信号ＡＩ、Ａｊ
、Ａｋが全てローレベルとなりトランジスタＱｌ −
Ｑｔ 、Ｑｓがオフ状態の時、つまりこのロウデコー
ダ１２ｍによってワード線”１ｍ ｓ ”ｔｍが選択さ
れると、ノードＮ１゜Ｎ２のプリチャージされたハイレ
ベルが保持され、ＭＯ８ＦＥＴＱ６がオン状態となるの
で、ワード線の駆動信号φｉｎがハイレベルになった時
、ワード線１３、ｍの電位は立ち上がる。この時、前記
第１図に示したようにワード線長が長いと時定数が大き
くなり、Ｎ８′に示すように電位の立ち上りが遅くなる
。これに対し、第４図においては高速伝達回路１４ｍが
設けられているので、ワード線１３１ｍの終端のノード
Ｎ４の電位が上昇すると（この時プリチャージ信号φ、
。
φ、はローレベルとする）ノードＮ、、Ｎ、はＭＯ８Ｆ
ＥＴＱ７あるいはＭＯＳ ＦＥＴ Ｑｙ 、ＱＩ＋。
ＥＴＱ７あるいはＭＯＳ ＦＥＴ Ｑｙ 、ＱＩ＋。
を介して電源電圧ＶＤＤでプリチャージされる。
この時、ワード線駆動信号φ４ｎｌの立ち上がりをφｉ
ｎの立ち上がりよりも少し遅らせて（ノードＮ、、Ｎ６
がプリチャージされるまで信号φ篩Ｉが立ち上がらない
ようにする）供給すれば、ワード線１３２ｍの終端のノ
ードＮ８の電位変化は高速化される。従って、ワード線
の充電時定数を見かけ上小さくできるのでロウデコーダ
１２ｍからワード線” １ｍ ＋ ” ２ｍに入力され
た選択信号をその終端部まで高速に伝達できる。
ｎの立ち上がりよりも少し遅らせて（ノードＮ、、Ｎ６
がプリチャージされるまで信号φ篩Ｉが立ち上がらない
ようにする）供給すれば、ワード線１３２ｍの終端のノ
ードＮ８の電位変化は高速化される。従って、ワード線
の充電時定数を見かけ上小さくできるのでロウデコーダ
１２ｍからワード線” １ｍ ＋ ” ２ｍに入力され
た選択信号をその終端部まで高速に伝達できる。
このような構成によれは、アドレス選択用の多くのＭＯ
Ｓ ＦＥＴを必要とするロウデコーダの数を増加させず
に済むので、チップｔＭ積の増大、パターンおよび回路
の複雑化も少なく、ワード線の充電時定数を前記第１図
の回路の約１／２にでき、ダイナミックＲＡＭの高速化
を実現できる。”また、配線材料として従来から用いら
れている材料（多結晶ポリシリコン）を用いることがで
きるので、新たなプロセス技術を開発する必要もない。
Ｓ ＦＥＴを必要とするロウデコーダの数を増加させず
に済むので、チップｔＭ積の増大、パターンおよび回路
の複雑化も少なく、ワード線の充電時定数を前記第１図
の回路の約１／２にでき、ダイナミックＲＡＭの高速化
を実現できる。”また、配線材料として従来から用いら
れている材料（多結晶ポリシリコン）を用いることがで
きるので、新たなプロセス技術を開発する必要もない。
なお、上記実施例ではＮチャネル形のＭＯＳＦＥＴによ
って構成されたダイナミックＲＡＭの場合について説明
したが、Ｐチャネル形ＭＯ８ＦＥＴで構成されたダイナ
ミックＲＡＭや０ＭＯ８構成のダイナミックＲＡＭにお
いても同様であるのはもちろんである。
って構成されたダイナミックＲＡＭの場合について説明
したが、Ｐチャネル形ＭＯ８ＦＥＴで構成されたダイナ
ミックＲＡＭや０ＭＯ８構成のダイナミックＲＡＭにお
いても同様であるのはもちろんである。
第６図は、との発明の他の実施例を示すもので、ダイナ
ミックＲＡＭが０ＭＯ８構成の場合は、図示するように
高速伝達回路１４としてＣＭＯＳインバータ回路１５．
．１５．を偶数段縦続接続しても良い。このような構成
によれば、インバータ回路１５ｊ 、１５．はバッファ
回路および波形整形回路として働き、ワード？ｔＭ ”
ｔｍ ＋１３２ｍの立ち上がりを高速化できる。また
第７図に示すように、インバータ回路１５．．１５゜に
代えてクロックジェネレータ１６を設けても上記と同様
な効果が得られる。
ミックＲＡＭが０ＭＯ８構成の場合は、図示するように
高速伝達回路１４としてＣＭＯＳインバータ回路１５．
．１５．を偶数段縦続接続しても良い。このような構成
によれば、インバータ回路１５ｊ 、１５．はバッファ
回路および波形整形回路として働き、ワード？ｔＭ ”
ｔｍ ＋１３２ｍの立ち上がりを高速化できる。また
第７図に示すように、インバータ回路１５．．１５゜に
代えてクロックジェネレータ１６を設けても上記と同様
な効果が得られる。
以上説明したようにこの発明によれば、／々ターン面積
の増大、パターンおよび回路の複雑化が少なく、且つ高
速動作が可能なダイナミックＲＡＭが得られる。
の増大、パターンおよび回路の複雑化が少なく、且つ高
速動作が可能なダイナミックＲＡＭが得られる。
第１図および第２図はそれぞれ従来のグイナミンクＲＡ
Ｍの構成を簡略化して示す図、第３図はこの発明の一実
施例に係るダイナミックＲＡＭを簡略化して示す図、第
４図は上記第３図における一本のワード線に着目して高
速伝達回路を具体的に説明するための図、第５図は上記
第４図の回路の動作を説明するだめのタイミングチャー
ト、第６図および第７図はそれぞれこの発明の他の実施
例を曲間するための図である。 １２・・・ロウデコーダ、１３１〜１３ｎ・・・ワード
線、１４・・・高速伝達回路、１５．．１５．・・・Ｃ
ＭＯＳインバータ回路、１６・・・クロックジェネレー
タ、Ｑ、 〜Ｑ、ｏ・ ＭＯＳ ＦＥＴ、ＶＤＤ・・・
第１の電位供給源、ＶＳＳ・・・第２の電位供給源、φ
１．φ、・・・プリチャージ信号、φｉｎ、φＩｌｌ
／・・・ワード線駆動信号。 出願人代理人 弁理士 鈴 江 武 豚箱１図 第３図 第２図 特許庁長官 若 杉 和 夫 殿 １．事件の表示 特願昭５７−２３４０２３号 ２、発明の名称 ダイナミックＲＡＭ ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ６、浦１１ミの対象 明細畦全文
Ｍの構成を簡略化して示す図、第３図はこの発明の一実
施例に係るダイナミックＲＡＭを簡略化して示す図、第
４図は上記第３図における一本のワード線に着目して高
速伝達回路を具体的に説明するための図、第５図は上記
第４図の回路の動作を説明するだめのタイミングチャー
ト、第６図および第７図はそれぞれこの発明の他の実施
例を曲間するための図である。 １２・・・ロウデコーダ、１３１〜１３ｎ・・・ワード
線、１４・・・高速伝達回路、１５．．１５．・・・Ｃ
ＭＯＳインバータ回路、１６・・・クロックジェネレー
タ、Ｑ、 〜Ｑ、ｏ・ ＭＯＳ ＦＥＴ、ＶＤＤ・・・
第１の電位供給源、ＶＳＳ・・・第２の電位供給源、φ
１．φ、・・・プリチャージ信号、φｉｎ、φＩｌｌ
／・・・ワード線駆動信号。 出願人代理人 弁理士 鈴 江 武 豚箱１図 第３図 第２図 特許庁長官 若 杉 和 夫 殿 １．事件の表示 特願昭５７−２３４０２３号 ２、発明の名称 ダイナミックＲＡＭ ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ６、浦１１ミの対象 明細畦全文
Claims (1)
- 【特許請求の範囲】 （１） 多結品ポリシリコンから成るネフ数のワード
線と、このワード線に交差するように股駕され娼き込み
および読み出しデータを転送するビット線と、上記ワー
ド線とビット線とによって１名画された各受蓋位置にマ
トリックス状に配設され上記ワード線によって造択され
る箱荷保持形のメモリセルと、上記ワード線にメモリセ
ルの駆動信号を選択的忙供給するロウデコーダとを備え
たダイナミックＲＡＭにおいて、上記複数のワード線そ
れぞれを分割設定し、この公害１設定したワード線間を
高速伝達回路を介して接続したことを一特徴とするダイ
ナミックＴ？ Ａ、 Ｍ 。 （２）上記高速伝達回路は、一端が第１の電位供給源に
接続され上記分割設定された一方のワ ニード線を介し
て供給されるロウデコーダの出力によって導通制御され
る第１ Ｍｏ８ Ｆ−１ｊ！Ｔと、この第１ＭＯ８ＦＥ
Ｔの他端と第２の電位供給源との間に接続されプリチャ
ージ信号で導通制御される第２Ｍ０８ＦＥＴと、一端か
らワード線の駆動信号が供給され他端が上記分割設定さ
れた他力のワード線に接続される第３ＭＱＳ ＦＥＴと
、上記第１．第２Ｍ０８ＦＥＴの接続点と第３ＭＯ８Ｆ
ＥＴのゲートとの間に接続され第１の電位供給源で導通
設定される第４Ｍ０８ＦＥ’Ｉ’とから成ることを特徴
とする特許け「１求の範囲第１項記載のダイナミックＢ
ＡＭｏ（３）上記高速伝達回路は、偶数段縦続接続さ
れたＣ Ｍｏ、９インバ一タ回路から成ることを特徴と
する特許請求の範囲第１項記載のダイナミックＲＡＭ。 （４）上記高速伝達回路は、グロックジェネレータから
成ることを特徴とする特許請求の範囲第１項記載のダイ
ナミックＲＡ、 Ｎ 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234023A JPS59119592A (ja) | 1982-12-27 | 1982-12-27 | ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234023A JPS59119592A (ja) | 1982-12-27 | 1982-12-27 | ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119592A true JPS59119592A (ja) | 1984-07-10 |
Family
ID=16964344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234023A Pending JPS59119592A (ja) | 1982-12-27 | 1982-12-27 | ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
| JPS63273297A (ja) * | 1987-04-30 | 1988-11-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
-
1982
- 1982-12-27 JP JP57234023A patent/JPS59119592A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
| JPH041955B2 (ja) * | 1984-08-03 | 1992-01-14 | Tokyo Shibaura Electric Co | |
| JPS63273297A (ja) * | 1987-04-30 | 1988-11-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
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