JPS61292293A - 高速ｃｍｏｓ電流センス増幅器 - Google Patents
高速ｃｍｏｓ電流センス増幅器Info
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- JPS61292293A JPS61292293A JP61083983A JP8398386A JPS61292293A JP S61292293 A JPS61292293 A JP S61292293A JP 61083983 A JP61083983 A JP 61083983A JP 8398386 A JP8398386 A JP 8398386A JP S61292293 A JPS61292293 A JP S61292293A
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- Japan
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- sense amplifier
- output
- transistor
- transistors
- amplifier circuit
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
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- Amplifiers (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Measurement Of Current Or Voltage (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の背景］
この発明は一般に電流センス増幅器に関するもので、特
にローからハイへの（０から１への）遷移を行なうとき
、迅速’ｒＺ応答時間を有する高速ＣＭＯＳ電流センス
増幅器回路に関するものである。
にローからハイへの（０から１への）遷移を行なうとき
、迅速’ｒＺ応答時間を有する高速ＣＭＯＳ電流センス
増幅器回路に関するものである。
電流センス増幅器は一般に先行技術で周知であり、典型
的にはＥＰＲＯＭやＥＥＰＲＯＭのような半導体メモリ
からデータを読出すために電子回路で用いられる。しか
しなから、これらの先行技術のセンス増幅器はハイから
ローへの遷移をローからハイへの遷移に交換せねばなら
ない欠点がある。集積回路半導体チップ上に製作された
、アドレス可能メモリへのアクセス時間の意義深い増加
に関して商業上の需要があるため、メモリの設計者にと
ってメモリ回路動作全体の効率を改善するために高速で
動作する電流センス増幅器回路を利用することが非常に
重要になってきた。
的にはＥＰＲＯＭやＥＥＰＲＯＭのような半導体メモリ
からデータを読出すために電子回路で用いられる。しか
しなから、これらの先行技術のセンス増幅器はハイから
ローへの遷移をローからハイへの遷移に交換せねばなら
ない欠点がある。集積回路半導体チップ上に製作された
、アドレス可能メモリへのアクセス時間の意義深い増加
に関して商業上の需要があるため、メモリの設計者にと
ってメモリ回路動作全体の効率を改善するために高速で
動作する電流センス増幅器回路を利用することが非常に
重要になってきた。
それゆえ、その設計がハイからローとローからハイの間
での交換に依存しない電流センス増幅器回路を提供する
ことが望ましい。この発明ではローからハイへの遷移は
クランプトランジスタの助けですべてのビットラインを
予め接地に充電することによって極めて迅速に行なわれ
、それによってすべてのビットラインが接地レベルから
充電することが必要となる。これは回路の設計者がロー
からハイへの遷移を劣化させずにハイからローへの遷移
のセンス増幅器をｆ＆適化するのを可能にする。この発
明のセンス増幅器回路は３０℃の温度で約６ナノセカン
ドのローからハイへの遷移時間を有する。
での交換に依存しない電流センス増幅器回路を提供する
ことが望ましい。この発明ではローからハイへの遷移は
クランプトランジスタの助けですべてのビットラインを
予め接地に充電することによって極めて迅速に行なわれ
、それによってすべてのビットラインが接地レベルから
充電することが必要となる。これは回路の設計者がロー
からハイへの遷移を劣化させずにハイからローへの遷移
のセンス増幅器をｆ＆適化するのを可能にする。この発
明のセンス増幅器回路は３０℃の温度で約６ナノセカン
ドのローからハイへの遷移時間を有する。
〔発明の要約１
したがって、この発明の一般的な目的は、迅速な応答時
間を有する改良された電流センス増幅器を提供すること
である。
間を有する改良された電流センス増幅器を提供すること
である。
この発明の目的はローからハイへの遷移を行なうとき、
迅速な応答時間を有するＣＭＯＳ電流センス増幅器回路
を提供することである。
迅速な応答時間を有するＣＭＯＳ電流センス増幅器回路
を提供することである。
この発明の別の目的は、非常に迅速なローからハイへの
遷移を容易にするためにすべてのビットラインを予め接
地に充電させるＣＭＯ３電流センス増幅器回路を提供す
ることである。
遷移を容易にするためにすべてのビットラインを予め接
地に充電させるＣＭＯ３電流センス増幅器回路を提供す
ることである。
これらの狙いと目的に従って、この発明は第１の出力を
提供するためのセンス増幅器を含む、動作の高速さを提
供するためのＣＭＯ３電流センス増幅器回路の提供に１
３０連している。コアトランジスタで形成されたメモリ
アレイはワードラインのｎ行とビットラインの膳列で配
置される。第１のパストランジスタと複数個のＹパスト
ランジスタはセンス増幅器とメモリアレイの間に結合さ
れる。
提供するためのセンス増幅器を含む、動作の高速さを提
供するためのＣＭＯ３電流センス増幅器回路の提供に１
３０連している。コアトランジスタで形成されたメモリ
アレイはワードラインのｎ行とビットラインの膳列で配
置される。第１のパストランジスタと複数個のＹパスト
ランジスタはセンス増幅器とメモリアレイの間に結合さ
れる。
ダミーセンス増幅器は第２の出力を提供するために用い
られる。コアトランジスタで形成されたダミービットラ
インはワードラインのｎ行に沿って平行に配′Ｆ１され
る。第２および第３のバスト・ランジスタはダミー増幅
器とダミービットラインの間に結合される。クランプ素
子は各列またはビットラインを接地電位に維持するため
にメモリアレイとダミービットラインに結合される。第
１のパストランジスタ、第２のパストランジスタおよび
クランプ素子は偽および真のクランプパルス信号に応答
してセンス増幅器の第１の出力とダミーセンス増幅器の
第２の出力の迅速な放電を可能にする６差動センス増幅
器は第１と第２の出力に応答して、出力端子で第３の出
力を発生し、それはローからハイへの遷移を行なうとき
迅速な応答時間を有する。
られる。コアトランジスタで形成されたダミービットラ
インはワードラインのｎ行に沿って平行に配′Ｆ１され
る。第２および第３のバスト・ランジスタはダミー増幅
器とダミービットラインの間に結合される。クランプ素
子は各列またはビットラインを接地電位に維持するため
にメモリアレイとダミービットラインに結合される。第
１のパストランジスタ、第２のパストランジスタおよび
クランプ素子は偽および真のクランプパルス信号に応答
してセンス増幅器の第１の出力とダミーセンス増幅器の
第２の出力の迅速な放電を可能にする６差動センス増幅
器は第１と第２の出力に応答して、出力端子で第３の出
力を発生し、それはローからハイへの遷移を行なうとき
迅速な応答時間を有する。
この発明めこれらおよびその他の目的や利点は、すべて
にねたつ【同じ参照番号が対応する部品を示している添
付図面に関連して以下の詳細な説明を読むと、より一層
明らかになるであろう。
にねたつ【同じ参照番号が対応する部品を示している添
付図面に関連して以下の詳細な説明を読むと、より一層
明らかになるであろう。
［好ましい実施例の説明］
図面の種々の図を詳細に参照すると、第１図ではこの発
明の高速ＣＭＯＳ電流センス増幅器回路１０の略回路図
が示される。センス増幅器回路１０は論理「１」状態（
プログラムされていないＥＰＲＯＭセル）に対して非常
に迅速な応答時間を有する◎その結果、センス増幅器回
路１０はほとんど瞬間的にローからハイへの（０から１
への）遷移を行なう。センス増幅器回路はセンス増幅器
配置１２とダミーセンス増幅器配置１４と演算増幅器配
置１６とを含む。
明の高速ＣＭＯＳ電流センス増幅器回路１０の略回路図
が示される。センス増幅器回路１０は論理「１」状態（
プログラムされていないＥＰＲＯＭセル）に対して非常
に迅速な応答時間を有する◎その結果、センス増幅器回
路１０はほとんど瞬間的にローからハイへの（０から１
への）遷移を行なう。センス増幅器回路はセンス増幅器
配置１２とダミーセンス増幅器配置１４と演算増幅器配
置１６とを含む。
センス増幅器配置１２は読出動作の間、それらのゲート
電極が一緒に、そして接地電位に＃１：ｉ続される１対
のＰチャネルＭＯＳトランジスタ１８と２０とを含む。
電極が一緒に、そして接地電位に＃１：ｉ続される１対
のＰチャネルＭＯＳトランジスタ１８と２０とを含む。
トランジスタ１８のソースは供給電圧または電位ＶＣＣ
に接続される。トランジスタ１８のドレインはトランジ
スタ２０のソースに接続される。センス増幅器配置１２
はさらに、１対のＮチ１７ネルＭＯＳトランジスタ２２
と２４とを含む。トランジスタ２２はそのドレインがト
ランジスタ２０のドレインにそしてトランジスタ２４の
ゲートに接続される。トランジスタ２２はそのソースが
接地電位にそしてそのゲート電極がトランジスタ２４の
ソースに接続される。トランジスタ２４のドレインは供
給電位Ｖｃｃに接続される。トランジスタ１８のドレイ
ンとトランジスタ２０のソースとの接合はＮチャネルＭ
ＯＳトランジスタで形成される出力トランジスタ２６の
ゲートに接続される。トランジスタ２６のソースはトラ
ンジスタ２４のソースに接続される。トランジスタ２６
のドレインはＰチャネルＭＯＳトランジスタで形成され
る負荷トランジスタ２８のゲートおよびドレイン電極に
接続される。トランジスタ２８のソースもまた供給電位
Ｖｃｃに接続される。
に接続される。トランジスタ１８のドレインはトランジ
スタ２０のソースに接続される。センス増幅器配置１２
はさらに、１対のＮチ１７ネルＭＯＳトランジスタ２２
と２４とを含む。トランジスタ２２はそのドレインがト
ランジスタ２０のドレインにそしてトランジスタ２４の
ゲートに接続される。トランジスタ２２はそのソースが
接地電位にそしてそのゲート電極がトランジスタ２４の
ソースに接続される。トランジスタ２４のドレインは供
給電位Ｖｃｃに接続される。トランジスタ１８のドレイ
ンとトランジスタ２０のソースとの接合はＮチャネルＭ
ＯＳトランジスタで形成される出力トランジスタ２６の
ゲートに接続される。トランジスタ２６のソースはトラ
ンジスタ２４のソースに接続される。トランジスタ２６
のドレインはＰチャネルＭＯＳトランジスタで形成され
る負荷トランジスタ２８のゲートおよびドレイン電極に
接続される。トランジスタ２８のソースもまた供給電位
Ｖｃｃに接続される。
トランジスタ２６と２８の共通ドレインの接続点はセン
ス増幅器配！！ｔ１２の出力（接続点Ａ）としての動き
をする。
ス増幅器配！！ｔ１２の出力（接続点Ａ）としての動き
をする。
ダミーセンス増幅器配置１４は読出動作の間、それらの
ゲートが一緒に、そして接地電位に接続される１対のＰ
チャネルＭＯＳトランジスタ３０と３２とを含む。トラ
ンジスタ３０のソースは供給電位Ｖｃｃに接続される。
ゲートが一緒に、そして接地電位に接続される１対のＰ
チャネルＭＯＳトランジスタ３０と３２とを含む。トラ
ンジスタ３０のソースは供給電位Ｖｃｃに接続される。
トランジスタ３０のドレインはトランジスタ３２のソー
スに接続される。ダミーセンス増幅器配置ｉよさらに、
１対のＮチャネルＭＯＳ ｔ−ランジスタ３４と３６を
含む。
スに接続される。ダミーセンス増幅器配置ｉよさらに、
１対のＮチャネルＭＯＳ ｔ−ランジスタ３４と３６を
含む。
トランジスタ３４はそのドレインがトランジスタ３２の
ドレインに接続される。トランジスタ３４はそのソース
が接地電位に、そしてそのゲート電極が１−ランジスタ
３６のソースに接続される。トランジスタ３６のドレイ
ンは供給電位Ｖｃｃに接続される。トランジスタ３０の
ドレインとトランジスタ３２のソースとの接続点はＮチ
ャネルＭＯＳ ｔ−ランジスタで形成される出力トラン
ジスタ３８のゲートに接続される。、トランジスタ３８
のソースはトランジスタ３６のソースに接続される。゛
トランジスタ３８のドレインはＰチャネルＭＯ８［・ラ
ンジスタで形成される負荷トランジスタ４０のゲートお
よびドレイン電極に接続される。トランジスタ４０のソ
ースはまた供給電位■ｃｃに接続される。トランジスタ
３８と４０の共通ドレインの接続点はダミーセンス増幅
器配置１４の出力（接続点８）としての働きをする。
ドレインに接続される。トランジスタ３４はそのソース
が接地電位に、そしてそのゲート電極が１−ランジスタ
３６のソースに接続される。トランジスタ３６のドレイ
ンは供給電位Ｖｃｃに接続される。トランジスタ３０の
ドレインとトランジスタ３２のソースとの接続点はＮチ
ャネルＭＯＳ ｔ−ランジスタで形成される出力トラン
ジスタ３８のゲートに接続される。、トランジスタ３８
のソースはトランジスタ３６のソースに接続される。゛
トランジスタ３８のドレインはＰチャネルＭＯ８［・ラ
ンジスタで形成される負荷トランジスタ４０のゲートお
よびドレイン電極に接続される。トランジスタ４０のソ
ースはまた供給電位■ｃｃに接続される。トランジスタ
３８と４０の共通ドレインの接続点はダミーセンス増幅
器配置１４の出力（接続点８）としての働きをする。
演算センス増幅器配置１６はそれらのゲートおよびソー
ス電極が一緒に接続される電流ミラーＮチャネルＭＯＳ
トランジスタ４２と４４を含む。
ス電極が一緒に接続される電流ミラーＮチャネルＭＯＳ
トランジスタ４２と４４を含む。
トランジスタ４２と４４の共通ゲートはトランジスタ４
２のドレインに接続される。トランジスタ４２と４４の
共通ソースは電流源ＮチャネルＭＯＳトランジスタ４６
のドレインに接続される。トランジスタ４６のゲートは
基準電圧■ｌｌε「に接続される。トランジスタ４６の
ソースは接地電位に接続される。ＰチャネルＭＯＳトラ
ンジスタで形成される負荷トランジスタ４８はそのソー
スが供給電位Ｖｃｃに接続され、そのゲートがセンス増
幅器配置１２の出力（接続点Ａ）に接続され、そしてそ
のドレインがトランジスタ４２のドレインに接続される
。ＰチャネルＭＯＳトラ°ンジスタで形成される負荷ト
ランジスタ５０はそのソースがまた供給電位Ｖｃｃに接
続され、そのゲートがダミーセンス増幅器配置１４の出
力（接続点Ｂ）に接続され、そしてそのドレインがトラ
ンジスタ４４のドレインに接続される。演算センス増幅
器配置１６が差動増幅器として機能していると考えられ
るとき、トランジスタ５０のドレインとトランジスタ４
４のドレインとの接続点は、差動増幅器の出力（接続点
Ｃ）としての働きをする。
２のドレインに接続される。トランジスタ４２と４４の
共通ソースは電流源ＮチャネルＭＯＳトランジスタ４６
のドレインに接続される。トランジスタ４６のゲートは
基準電圧■ｌｌε「に接続される。トランジスタ４６の
ソースは接地電位に接続される。ＰチャネルＭＯＳトラ
ンジスタで形成される負荷トランジスタ４８はそのソー
スが供給電位Ｖｃｃに接続され、そのゲートがセンス増
幅器配置１２の出力（接続点Ａ）に接続され、そしてそ
のドレインがトランジスタ４２のドレインに接続される
。ＰチャネルＭＯＳトラ°ンジスタで形成される負荷ト
ランジスタ５０はそのソースがまた供給電位Ｖｃｃに接
続され、そのゲートがダミーセンス増幅器配置１４の出
力（接続点Ｂ）に接続され、そしてそのドレインがトラ
ンジスタ４４のドレインに接続される。演算センス増幅
器配置１６が差動増幅器として機能していると考えられ
るとき、トランジスタ５０のドレインとトランジスタ４
４のドレインとの接続点は、差動増幅器の出力（接続点
Ｃ）としての働きをする。
演算センス増幅器配置１６はさらに、ＮチャネルＭＯＳ
トランジスタで形成されるトランジスタ５２とＮチャネ
ルＭＯＳトランジスタで形成されるトランジスタ５４か
らなる出力バッフ１段階を含む。差動増幅器の出力（接
続点Ｃ）はトランジスタ５２のゲートに接続される。ト
ランジスタ５２はそのドレインが供給電位Ｖｃｃに接続
され、そしてそのソースがトランジスタ５４のドレイン
とセンス増幅器回路１０の出力Ｖｏｕｒ（接続点Ｄ）に
接続される。トランジスタ５４のゲートは基準電圧ｖ５
ξ「に接続され、トランジスタ５４のソースは接地電位
に接続される。
トランジスタで形成されるトランジスタ５２とＮチャネ
ルＭＯＳトランジスタで形成されるトランジスタ５４か
らなる出力バッフ１段階を含む。差動増幅器の出力（接
続点Ｃ）はトランジスタ５２のゲートに接続される。ト
ランジスタ５２はそのドレインが供給電位Ｖｃｃに接続
され、そしてそのソースがトランジスタ５４のドレイン
とセンス増幅器回路１０の出力Ｖｏｕｒ（接続点Ｄ）に
接続される。トランジスタ５４のゲートは基準電圧ｖ５
ξ「に接続され、トランジスタ５４のソースは接地電位
に接続される。
センス増幅器回路１０はさらに、ワードラインＷＬ＋
、ＷＬ２・・・ＷＬ、の０行とビットラインＢＬｌ、Ｂ
Ｌ２・・・Ｂｌ−−の１列で配置される複数個のコアト
ランジスタで形成されるメモリアレイ５６を含む。見る
とわかるように、第１の行（ｎ −１）での各コアトラ
ンジスタＱ１１・・・Ｑ Ｉ／Ｆｌ’Ｌはそれらのゲー
ト電極が一緒に、そして入力データ信号ＶＩ６に接続さ
れ、その信号はワードラインＷＬ１に与えられる。トラ
ンジスタＱ＋＋・・・Ｑ１工のすべてのソースは接地電
位に接続される。コアトランジスタＱ＋＋・・・０８％
のそれぞれのドレインは対応するビットラインＢＬ、・
・・ＢＬ−に接続される。同様に、すべての残余の行の
各コアトランジスタＱ２１・・・Ｑ２やからＱ。、・・
・Ｑ ｎ”ｈＡ は同様に接続される。
、ＷＬ２・・・ＷＬ、の０行とビットラインＢＬｌ、Ｂ
Ｌ２・・・Ｂｌ−−の１列で配置される複数個のコアト
ランジスタで形成されるメモリアレイ５６を含む。見る
とわかるように、第１の行（ｎ −１）での各コアトラ
ンジスタＱ１１・・・Ｑ Ｉ／Ｆｌ’Ｌはそれらのゲー
ト電極が一緒に、そして入力データ信号ＶＩ６に接続さ
れ、その信号はワードラインＷＬ１に与えられる。トラ
ンジスタＱ＋＋・・・Ｑ１工のすべてのソースは接地電
位に接続される。コアトランジスタＱ＋＋・・・０８％
のそれぞれのドレインは対応するビットラインＢＬ、・
・・ＢＬ−に接続される。同様に、すべての残余の行の
各コアトランジスタＱ２１・・・Ｑ２やからＱ。、・・
・Ｑ ｎ”ｈＡ は同様に接続される。
センス増幅器回路１０もまた、複数個のコアトランジス
タで形成されるダミービットライン５８を含む。特に、
コアトランジスタはワードラインＷＬ１．ＷＬ２・・・
ＷＬ、の０行に沿って平行に配置される。特に、各トラ
ンジスタのＱ５．／・・・Ｑｎｌ、はそのそれぞれのゲ
ートがそれぞれのワードラインのＷＬ、、ＷＬ、・・・
ＷＬ、に与えられる入力データ信号Ｖａｎに接続される
。コアトランジスタＱｌ＋・・・Ｑｎ＋のすべてのソー
スは接地電位に接続される。トランジスタＱｌ＋・・・
・Ｏｎ ＋のそれぞれのドレインはビットラインＢＬ、
ノに接続される。
タで形成されるダミービットライン５８を含む。特に、
コアトランジスタはワードラインＷＬ１．ＷＬ２・・・
ＷＬ、の０行に沿って平行に配置される。特に、各トラ
ンジスタのＱ５．／・・・Ｑｎｌ、はそのそれぞれのゲ
ートがそれぞれのワードラインのＷＬ、、ＷＬ、・・・
ＷＬ、に与えられる入力データ信号Ｖａｎに接続される
。コアトランジスタＱｌ＋・・・Ｑｎ＋のすべてのソー
スは接地電位に接続される。トランジスタＱｌ＋・・・
・Ｏｎ ＋のそれぞれのドレインはビットラインＢＬ、
ノに接続される。
第１のパストランジスタ６０はそのドレインがセンス増
幅器配置１２のトランジスタ２６のソースに接続され、
そのソースがＹパストランジスタＱｏ＋・・・Ｑ ｏ
、、−のすべでのドレインに接続され・ソシてそのゲー
トは制御端子６２に接続される。
幅器配置１２のトランジスタ２６のソースに接続され、
そのソースがＹパストランジスタＱｏ＋・・・Ｑ ｏ
、、−のすべでのドレインに接続され・ソシてそのゲー
トは制御端子６２に接続される。
偽のクランプ信号ＣＰはクランプパルス発生器（図示さ
れていない）から制御端子６２に与えられる。第２のパ
ストランジスタ６４はそのドレインがダミーセンス増幅
器配置１４のトランジスタ３８のソースに接続され、そ
のソースが第３のパストランジスタ６５のドレインに接
続され、そしてそのゲート電極が制皿端子６６に接続さ
れる。
れていない）から制御端子６２に与えられる。第２のパ
ストランジスタ６４はそのドレインがダミーセンス増幅
器配置１４のトランジスタ３８のソースに接続され、そ
のソースが第３のパストランジスタ６５のドレインに接
続され、そしてそのゲート電極が制皿端子６６に接続さ
れる。
偽のクランプパルス信号σ甲もまた制御端子６６に与え
られる。複数個のビットラインクランプトランジスタＢ
／Ｌが設けられ、そのためすべてのそれらのソースは接
地電位に接続される。クランプトランジスタＢ／Ｌのす
べてのゲートは一緒に、そして制御端子６８に接続され
る。真のクランプパルス信号ＣＰはクランプパルス発生
器から端子６８に与えられる。トランジスタＢ／Ｌの各
ドレインはそれぞれのメモリアレイ５６とダミービット
ライン５８のそれぞれのビットラインＢＬ＋・・・Ｂｔ
ｊ−および８Ｌ、に接続される。
られる。複数個のビットラインクランプトランジスタＢ
／Ｌが設けられ、そのためすべてのそれらのソースは接
地電位に接続される。クランプトランジスタＢ／Ｌのす
べてのゲートは一緒に、そして制御端子６８に接続され
る。真のクランプパルス信号ＣＰはクランプパルス発生
器から端子６８に与えられる。トランジスタＢ／Ｌの各
ドレインはそれぞれのメモリアレイ５６とダミービット
ライン５８のそれぞれのビットラインＢＬ＋・・・Ｂｔ
ｊ−および８Ｌ、に接続される。
先に述べられたように、すべてのＹパストランジスタＱ
ｏ＋・・・Ｄｏやはそれらのドレインが一緒に、そして
第１のパストランジスタ６０のソースに接続される。ト
ランジスタＱｏ＋・・・Ｑｏ、、のそれぞれのソースは
対応するビットラインＢＬ、・・・ＢＬ熱に接続される
。トランジスタＱｏ＋・・・Ｑｏ。
ｏ＋・・・Ｄｏやはそれらのドレインが一緒に、そして
第１のパストランジスタ６０のソースに接続される。ト
ランジスタＱｏ＋・・・Ｑｏ、、のそれぞれのソースは
対応するビットラインＢＬ、・・・ＢＬ熱に接続される
。トランジスタＱｏ＋・・・Ｑｏ。
の各ゲートはＹデコーダ（図示されていない）からのそ
れぞれのＹデコード信号ＹＯＩ・・・Ｙｏやに接続され
る。Ｙデコード信号はプログラムされていないメモリセ
ルを選択するために用いられる。
れぞれのＹデコード信号ＹＯＩ・・・Ｙｏやに接続され
る。Ｙデコード信号はプログラムされていないメモリセ
ルを選択するために用いられる。
第３のバストランスタロ５はそのドレインが第２のパス
トランジスタ６４のソースに接続され、そのソースがダ
ミービットラインＢ Ｌ 、／に接続され、そのゲート
が供給電位Ｖ。Ｃに接続される。
トランジスタ６４のソースに接続され、そのソースがダ
ミービットラインＢ Ｌ 、／に接続され、そのゲート
が供給電位Ｖ。Ｃに接続される。
コンデンサＣｓによって表わされた寄生容量は、その端
部の一方がセンス増幅器配置１２の出力（接続点Ａ）に
接続され、他方の端部が接地電位に接続される。コンデ
ンサＣＢＩＩによって表わされた寄生容量はその端部の
一方がビットラインＢＬ＋に接続されるコアトランジス
タの共通ドレインに接続される。コンデンサＣａＬＩの
他方の端部は接地電位に接続される。コンデンサＣｕｔ
、はすべでのビットラインを接地電位にクランプするこ
とによって、センス増幅器回路の迅速な応答を容易にす
るために用いられる。こうして、これがすべてのビット
ラインは接地電位から充電される必要があることを確実
にする。また、これがセンス増幅器回路１０のローから
ハイへの遷移の間、センス増幅器配置の出力での容ｆｆ
１ｃｓの迅速な放電を容易にする。
部の一方がセンス増幅器配置１２の出力（接続点Ａ）に
接続され、他方の端部が接地電位に接続される。コンデ
ンサＣＢＩＩによって表わされた寄生容量はその端部の
一方がビットラインＢＬ＋に接続されるコアトランジス
タの共通ドレインに接続される。コンデンサＣａＬＩの
他方の端部は接地電位に接続される。コンデンサＣｕｔ
、はすべでのビットラインを接地電位にクランプするこ
とによって、センス増幅器回路の迅速な応答を容易にす
るために用いられる。こうして、これがすべてのビット
ラインは接地電位から充電される必要があることを確実
にする。また、これがセンス増幅器回路１０のローから
ハイへの遷移の間、センス増幅器配置の出力での容ｆｆ
１ｃｓの迅速な放電を容易にする。
ここで第１図のセンス増幅器回路１０の動作の理解に有
用である第２（ａ）図ないし第２（ｅ）図に示される波
形図を参照する。説明を容易にするため、ビットライン
ＢＬ＋を選択することが望ましいと仮定し、ここでＹパ
ストランジスタＱ。
用である第２（ａ）図ないし第２（ｅ）図に示される波
形図を参照する。説明を容易にするため、ビットライン
ＢＬ＋を選択することが望ましいと仮定し、ここでＹパ
ストランジスタＱ。
、のゲートが論理「１」状態にあるデコード信号Ｙｏ＋
を受取る。その結果、ＹパストランジスタＱｏ＋はオン
されるであろう。さらに、第３のトランジスタ６５のゲ
ートは供給電位Ｖｃｃに接続されるので、それはいつも
オンされるであろう。
を受取る。その結果、ＹパストランジスタＱｏ＋はオン
されるであろう。さらに、第３のトランジスタ６５のゲ
ートは供給電位Ｖｃｃに接続されるので、それはいつも
オンされるであろう。
最初に、時間１−０でアレイ５６とダミービットライン
５８のすべてのビットラインクランプトランジスタ８／
Ｌはぞれらをオンさぜるために制御端子６８を介してそ
れらのゲートに与えられる真のビットラインクランプパ
ルス信号を論理「１ルベル（第２ｂ図）で有する。これ
がすべてのビットライン８Ｌ、・・・ＢＬ−およびＢＬ
、を接地電位にクランプする結果をもたらす。言い換え
れば、ビットライ＞ＢＬ＋に接続されたコンデンサＣ８
５，は完全に放電され、接地電位から充電することが要
求されるであろう。同時に、論理「０」レベル（第２Ｃ
図）で偽のピッ［−ラインクランプパルス信号ＣＰはそ
れらをオフにさゼるためにそれぞれの制御端子６２と６
６を介してパストランジスタ６０と６４のゲートに与え
られるであろう。
５８のすべてのビットラインクランプトランジスタ８／
Ｌはぞれらをオンさぜるために制御端子６８を介してそ
れらのゲートに与えられる真のビットラインクランプパ
ルス信号を論理「１ルベル（第２ｂ図）で有する。これ
がすべてのビットライン８Ｌ、・・・ＢＬ−およびＢＬ
、を接地電位にクランプする結果をもたらす。言い換え
れば、ビットライ＞ＢＬ＋に接続されたコンデンサＣ８
５，は完全に放電され、接地電位から充電することが要
求されるであろう。同時に、論理「０」レベル（第２Ｃ
図）で偽のピッ［−ラインクランプパルス信号ＣＰはそ
れらをオフにさゼるためにそれぞれの制御端子６２と６
６を介してパストランジスタ６０と６４のゲートに与え
られるであろう。
こうして、センス増幅器配置１２の出力に接続されたコ
ンデンサＣ８は十分に充電される。接続点Ａでのセンス
増幅器配置１２と接続点Ｂでのダミーセンス増幅器配置
１４の出力は第２（Ｃ）図の曲線７０と７２にそれぞれ
示される。接続点Ｃでの差動増幅器と接続点りでのセン
ス増幅器回路１０の出力は第２（Ｃ）図の曲線７４と７
６にそれぞれ例示される。
ンデンサＣ８は十分に充電される。接続点Ａでのセンス
増幅器配置１２と接続点Ｂでのダミーセンス増幅器配置
１４の出力は第２（Ｃ）図の曲線７０と７２にそれぞれ
示される。接続点Ｃでの差動増幅器と接続点りでのセン
ス増幅器回路１０の出力は第２（Ｃ）図の曲線７４と７
６にそれぞれ例示される。
時ＩＷＩｔ−１で入力データ信号Ｖ、ｎがローからハイ
へと（０から１へと）ｙ１移を行なうと仮定して、真の
クランプパルス信号ＣＰはハイからローへの遷移を行な
い、そして偽のクランプ信号ＣＰは時ｌＸ１ｔ −２で
ローからハイへの遷移を行なうであろう。その結果、第
１のビットラインＢＬ、に接続されたビットライントラ
ンジスタＢ／ＬはオフにされコンデンサＣ［ｌＬ＋が接
地電位からの充電を始めることを引起こす。さらに、パ
ストランジスタ６０と６４はオンになり、センス増幅器
配置の出力とダミーセンス増幅器配置が迅速に放電する
ことを可能にする。その結果、センス増幅器回路１０の
接続点りでの出力は実質的に瞬間的に応答し、非常に迅
速なローからハイへの遷移が第２（ｅ）図の端縁７８に
よって示されるように現われる。
へと（０から１へと）ｙ１移を行なうと仮定して、真の
クランプパルス信号ＣＰはハイからローへの遷移を行な
い、そして偽のクランプ信号ＣＰは時ｌＸ１ｔ −２で
ローからハイへの遷移を行なうであろう。その結果、第
１のビットラインＢＬ、に接続されたビットライントラ
ンジスタＢ／ＬはオフにされコンデンサＣ［ｌＬ＋が接
地電位からの充電を始めることを引起こす。さらに、パ
ストランジスタ６０と６４はオンになり、センス増幅器
配置の出力とダミーセンス増幅器配置が迅速に放電する
ことを可能にする。その結果、センス増幅器回路１０の
接続点りでの出力は実質的に瞬間的に応答し、非常に迅
速なローからハイへの遷移が第２（ｅ）図の端縁７８に
よって示されるように現われる。
この発明のセンス増幅器回路は従来の先行技術のセンス
増幅器に勝る以下の利点を有する。
増幅器に勝る以下の利点を有する。
（ａ ） それはすべてのビットラインを接地するた
めに複数個のビットラインクランプトランジスタを用い
る。
めに複数個のビットラインクランプトランジスタを用い
る。
（ｂ） それはローからハイへの遷移を行なうとき、
非常に迅速な応答時間を提供する。
非常に迅速な応答時間を提供する。
（Ｃ） それはセンス増幅器配置の出力に接続された
コンデンサＣ９の迅速な放電のために迅速な応答を有す
る。
コンデンサＣ９の迅速な放電のために迅速な応答を有す
る。
（ｄ）［１１−からハイへの遷移の間の迅速な応答はハ
イからローへの遷移に悪影響を及ぼさない。
イからローへの遷移に悪影響を及ぼさない。
前述の詳細な説明から、この発明はローからハイへの遷
移を行なうとぎ迅速な応答時間を有する改良されたＣＭ
ＯＳ電流センス増幅器回路を提供することを理解するこ
とができる。電流センス増幅器は、ビットラインが接地
レベルから充電を要求されるように、すべてのビットラ
インを接地するため複数個のビットラインクランプトラ
ンジスタを利用する。
移を行なうとぎ迅速な応答時間を有する改良されたＣＭ
ＯＳ電流センス増幅器回路を提供することを理解するこ
とができる。電流センス増幅器は、ビットラインが接地
レベルから充電を要求されるように、すべてのビットラ
インを接地するため複数個のビットラインクランプトラ
ンジスタを利用する。
この発明の現在の好ましい実施例が例示され説明されて
きたが、発明の範囲から逸脱することなく、種々の変化
や修正がなされてもよく、同等のものがそれの要素に代
用されてもよいことは当業者によって理解されるであろ
う。
きたが、発明の範囲から逸脱することなく、種々の変化
や修正がなされてもよく、同等のものがそれの要素に代
用されてもよいことは当業者によって理解されるであろ
う。
さらに、それの中心の範囲から逸脱することなく、特定
の状況または材料を発明の教示に適合させるように多く
の修正をしてもよい。それゆえ、この発明のこの発明を
実施するために考えられる最善の方法として開示された
特定の実施例に限定されはしないが、この発明が添付の
特許請求の範囲の範囲内にある実施例のすべてを含むこ
とが意図される。
の状況または材料を発明の教示に適合させるように多く
の修正をしてもよい。それゆえ、この発明のこの発明を
実施するために考えられる最善の方法として開示された
特定の実施例に限定されはしないが、この発明が添付の
特許請求の範囲の範囲内にある実施例のすべてを含むこ
とが意図される。
第１図はこの発明に従った、ＣＭＯＳＷ流センス増幅器
回路の略回路図である。 第２（ａ）図ないし第２（ｅ）図は、第１図のセンス増
幅器回路の動作の理解に有用な１組の波形図である。 図において、１０はセンス増幅器回路、１２はセンス増
幅器配置、１４はダミーセンス増幅器配置、１６は演算
増幅器配置、１８と２０はＰチャネルＭＯＳトランジス
タ、２２と２４はＮチャネルＭＯ８ｔ−ランジスタ、２
６は出力トランジスタ、２８は負荷トランジスタ、３０
と３２はＰチャネルＭ ＯＳ ｔ−ランジスタ、３４と
３６はＮチャネルＭＯＳトランジスタ、３８は出力トラ
ンジスタ、４０＆よ負荷トランジスタ、４２と４４はＮ
チャネルＭＯＳトランジスタ、４６は電流源Ｎチャネル
トランジスタ、４８は負荷１−ランジスタ、５０は負荷
トランジスタ、５２と５４はＮチＶネルＭＯＳトランジ
スタ、５６はコアトランジスタメモリアレイ、５８はダ
ミービットライン、６０は第１のパストランジスタ、６
２は制御端子、６４は第２のパストランジスタ、６５は
第３のパストランジスタ、６６と６８は制御端子、７０
．７２．７４．７６は曲線、７８は端縁である。 特許出願人 アドバンスト・マイクロ、ディパイシズ・
インコーボレーテッド 手続補正内（方式） 昭和６１年７月８日 ２、発明の名称 高速ＣＭＯ３電流センス増幅器 ３、補正をする者 事件との関係 特許出願人 住所 アメリカ合衆国、カリフォルニア州、サニイベ
イルピイ・オウ・ボックス・３４５３、トンプソン・ブ
レイス、９０１名称 アドバンスト・マイクロ・ディ
バイシズ・インコーホレーテッド代表者 トーマス・ダ
ブリュ・アームストロング４、代理人 住 所 大阪市東区平野町２丁目８番地の１平野町へ千
代ビル昭和６１年６月２４日 ６、補正の対象 特許出願人の代表者の項を設けて氏名を記載した適正な
願書、代理権を証明する１面および明細書の図面の簡単
な説明の欄を正確に記載した書面７、補正の内容 （１）特許出願人の代表者の氏名を記載した適正な願書
は、昭和６１年５月３０日付の手続補正内にて提出致し
ました。 （２）代理権を証明する書面および訳文は昭和６１年５
月３０日付の手続補正内にて提出致しました。 （３）明細書の４、図面の簡単な説明の欄の第２６頁第
３行目の「第２（ａ）図ないし第２（ｅ）図」を「第２
図」に訂正致しまず。 以上 手続補正２ ■（和６１年７月８日
回路の略回路図である。 第２（ａ）図ないし第２（ｅ）図は、第１図のセンス増
幅器回路の動作の理解に有用な１組の波形図である。 図において、１０はセンス増幅器回路、１２はセンス増
幅器配置、１４はダミーセンス増幅器配置、１６は演算
増幅器配置、１８と２０はＰチャネルＭＯＳトランジス
タ、２２と２４はＮチャネルＭＯ８ｔ−ランジスタ、２
６は出力トランジスタ、２８は負荷トランジスタ、３０
と３２はＰチャネルＭ ＯＳ ｔ−ランジスタ、３４と
３６はＮチャネルＭＯＳトランジスタ、３８は出力トラ
ンジスタ、４０＆よ負荷トランジスタ、４２と４４はＮ
チャネルＭＯＳトランジスタ、４６は電流源Ｎチャネル
トランジスタ、４８は負荷１−ランジスタ、５０は負荷
トランジスタ、５２と５４はＮチＶネルＭＯＳトランジ
スタ、５６はコアトランジスタメモリアレイ、５８はダ
ミービットライン、６０は第１のパストランジスタ、６
２は制御端子、６４は第２のパストランジスタ、６５は
第３のパストランジスタ、６６と６８は制御端子、７０
．７２．７４．７６は曲線、７８は端縁である。 特許出願人 アドバンスト・マイクロ、ディパイシズ・
インコーボレーテッド 手続補正内（方式） 昭和６１年７月８日 ２、発明の名称 高速ＣＭＯ３電流センス増幅器 ３、補正をする者 事件との関係 特許出願人 住所 アメリカ合衆国、カリフォルニア州、サニイベ
イルピイ・オウ・ボックス・３４５３、トンプソン・ブ
レイス、９０１名称 アドバンスト・マイクロ・ディ
バイシズ・インコーホレーテッド代表者 トーマス・ダ
ブリュ・アームストロング４、代理人 住 所 大阪市東区平野町２丁目８番地の１平野町へ千
代ビル昭和６１年６月２４日 ６、補正の対象 特許出願人の代表者の項を設けて氏名を記載した適正な
願書、代理権を証明する１面および明細書の図面の簡単
な説明の欄を正確に記載した書面７、補正の内容 （１）特許出願人の代表者の氏名を記載した適正な願書
は、昭和６１年５月３０日付の手続補正内にて提出致し
ました。 （２）代理権を証明する書面および訳文は昭和６１年５
月３０日付の手続補正内にて提出致しました。 （３）明細書の４、図面の簡単な説明の欄の第２６頁第
３行目の「第２（ａ）図ないし第２（ｅ）図」を「第２
図」に訂正致しまず。 以上 手続補正２ ■（和６１年７月８日
Claims (20)
- （１）動作の高速さを提供するためのＣＭＯＳ電流セン
ス増幅器回路であつて； 第１の出力を提供するためのセンス増幅器手段と； ワードラインのｎ行とビットラインのｍ列で配置される
複数個のコアトランジスタから形成されるメモリアレイ
と； 前記センス増幅器手段と前記第１のアレイとの間に結合
される第１のパストランジスタと複数個のＹパストラン
ジスタと； 第２の出力を提供するためのダミーセンス増幅器手段と
； ワードラインのｎ行に沿って平行に配置される複数個の
コアトランジスタから形成されるダミービットラインと
； 前記ダミーセンス増幅器手段と前記ダミービットライン
との間に結合される第２および第３のバストランジスタ
と； 前記メモリアレイとダミービットラインに結合され、ビ
ットラインすべてを設置電位に維持するためのクランプ
手段とを含み； 前記第１のパストランジスタ、第２のパストランジスタ
およびクランプ手段が偽と真のクランプパルス信号に応
答し、前記センス増幅器手段の第１の出力と前記ダミー
センス増幅器手段の第２の出力の迅速な放電を可能にし
、；さらに 前記第１および第２の出力に応答し、ローからハイへの
遷移を行なうとき迅速な応答時間を有する、出力端子で
第３の出力を発生するための、演算センス増幅器手段と
を含む、増幅器回路。 - （２）前記センス増幅器手段が１対のＰチャネルＭＯＳ
トランジスタと、１対のＮチャネルＭＯＳトランジスタ
と、第１の出力トランジスタと負荷トランジスタとを含
む、特許請求の範囲第１項に記載の電流センス増幅器回
路。 - （３）前記ダミーセンス増幅器手段が１対のＰチャネル
ＭＯＳトランジスタと、１対のＮチャネルＭＯＳトラン
ジスタと、第２の出力トランジスタと、負荷トランジス
タとを含む、特許請求の範囲第２項に記載の電流センス
増幅器。 - （４）前記第１のパストランジスタはそのドレインが前
記第１の出力トランジスタに接続され、そのソースが前
記Ｙパストランジスタのドレインに接続され、そのゲー
トが制御端子に接続され、偽のクランプパルス信号を受
取るための、特許請求の範囲第３項に記載の電流センス
増幅器。 - （５）前記第２のパストランジスタはそのドレインが前
記第２の出力トランジスタに接続され、そのソースが前
記第３のパストランジスタのドレインに接続され、その
ゲートが制御端子に接続され、偽のクランプパルス信号
を受取るための、特許請求の範囲第４項に記載の電流セ
ンス増幅器回路。 - （６）前記クランプ手段が複数個のＮチャネルＭＯＳト
ランジスタを含み、各トランジスタはそのドレインが前
記記憶アレイでのｎ列の別のビットラインおよびダミー
ビットラインに接続され、そのソースは接地電位に接続
され、そのゲートは制御端子に接続され、真のクランプ
パルス信号を受取るための、特許請求の範囲第５項に記
載の電流センス増幅器回路。 - （７）前記演算センス増幅器手段が１対の電流ミラート
ランジスタと、１対の負荷トランジスタと、電流源と、
出力バッファ段階とを含む、特許請求の範囲第６項に記
載の電流センス増幅器。 - （８）前記演算センス増幅器手段の第３の出力で迅速な
ローからハイへの遷移を容易にするために迅速に放電さ
れる前記センス増幅器手段の第１の出力に結合された第
１のコンデンサをさらに含む、特許請求の範囲第２項に
記載の電流センス増幅器回路。 - （９）前記演算センス増幅器手段の第３の出力で、迅速
なローからハイへの遷移を容易にするために接地電位か
ら迅速に充電される前記クランプ手段に結合された第２
のコンデンサをさらに含む、特許請求の範囲第８項に記
載の電流センス増幅器回路。 - （１０）高速ＣＭＯＳ電流センス増幅器回路であつて； センス増幅器出力を発生するための手段と；ダミーセン
ス増幅器出力を発生するための手段と； 前記センス増幅器出力とダミーセンス増幅器に応答して
、差動センス増幅器出力を発生するための手段と； 複数個の行と列で配置される複数個のコアトランジスタ
から形成されるアレイ手段とを含み、前記コアトランジ
スタの各列はビットラインに接続され、前記アレイ手段
は前記増幅器センス出力と前記ダミーセンス増幅器に作
動的に接続され、前記アレイ手段のすべてのビットライ
ンに接続され、すべてのビットラインが接地レベルから
充電することを要求されるように、前記ビットラインを
接地電位にクランプするためのクランプ手段と； 前記差動センス増幅器出力に結合され、そして前記クラ
ンプ手段に応答して迅速なローからハイへの遷移時間を
有する出力信号を発生するための出力手段とを含む、増
幅器回路。 - （１１）センス増幅器出力を発生させるための前記手段
が、１対のＰチャネルＭＯＳトランジスタと、１対のＮ
チャネルＭＯＳトランジスタと、負荷トランジスタと、
第１の出力トランジスタとを含む、特許請求の範囲第１
０項に記載の電流センス増幅器回路。 - （１２）ダミーセンス増幅器出力を発生させるための前
記手段が、１対のＰチャネルＭＯＳトランジスタと、１
対のＮチャネルＭＯＳトランジスタと、負荷トランジス
タと、第２の出力トランジスタとを含む、特許請求の範
囲第１０項に記載の電流センス増幅器回路。 - （１３）前記差動センス増幅器手段が１対の電流ミラー
トランジスタと、１対の負荷トランジスタと、電流源と
を含む、特許請求の範囲第１０項に記載の電流センス増
幅器回路。 - （１４）出力信号の迅速なローからハイへの遷移を容易
にするために、センス増幅器出力に結合された迅速に放
電されるコンデンサをさらに含む、特許請求の範囲第１
０項に記載の電流センス増幅器回路。 - （１５）出力信号の迅速なローからハイへの遷移を容易
にするために接地電位から迅速に充電される、クランプ
手段に結合された第２のコンデンサをさらに含む、特許
請求の範囲第１４項に記載の電流センス増幅器回路。 - （１６）前記クランプ手段が複数個のＮチャネルＭＯＳ
トランジスタを含み、各トランジスタはそのドレインが
前記アレイ手段の複数個の列のビットラインに接続され
、そのソースが接地電位に接続され、そのゲートが制御
端子に接続され、真のクランプパルス信号を受取るため
の、特許請求の範囲第１０項に記載の電流センス増幅器
回路。 - （１７）高速ＣＭＯＳ電流センス増幅器回路であって； 出力信号を発生させるための差動センス増幅器手段と； 複数個の行と列で配置される複数個のコアトランジスタ
で形成され、前記コアトランジスタの各列がビットライ
ンに接続される、アレイ手段と；前記アレイ手段を前記
差動センス増幅器手段に接続するための手段と； すべてのビットラインが接地レベルから充電することを
要求されるように、前記アレイ手段内のすべてのビット
ラインに接続され、前記ビットラインを接地電位にクラ
ンプするためのクランプ手段と； 出力信号が迅速なローからハイへの遷移時間を有するよ
うに前記クランプ手段に応答する前記差動センス増幅器
手段とを含む、増幅器回路。 - （１８）前記差動センス増幅器手段が１対の電流ミラー
トランジスタと、１対の負荷トランジスタと、電流源と
を含む、特許請求の範囲第１７項に記載の電流センス増
幅器回路。 - （１９）前記接続手段が第１と第２と第３のパストラン
ジスタと複数個のＹパストランジスタとを含む、特許請
求の範囲第１７項に記載の電流センス増幅器回路。 - （２０）前記クランプ手段が複数個のＮチャネルＭＯＳ
トランジスタを含み、各トランジスタはそのドレインが
前記アレイ手段内の複数個の行の１個のビットラインに
接続され、そのソースが接地電位に接続され、そのゲー
トが制御端子に接続される、真のクランプパルス信号を
受取るための、特許請求の範囲第１７項に記載の電流セ
ンス増幅器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/722,251 US4654831A (en) | 1985-04-11 | 1985-04-11 | High speed CMOS current sense amplifier |
| US722251 | 1985-04-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292293A true JPS61292293A (ja) | 1986-12-23 |
Family
ID=24901074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61083983A Pending JPS61292293A (ja) | 1985-04-11 | 1986-04-10 | 高速ｃｍｏｓ電流センス増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4654831A (ja) |
| EP (1) | EP0199501B1 (ja) |
| JP (1) | JPS61292293A (ja) |
| AT (1) | ATE77894T1 (ja) |
| DE (1) | DE3685838T2 (ja) |
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| JP7132453B1 (ja) * | 2021-09-02 | 2022-09-06 | 中天弘宇集成電路有限責任公司 | センスアンプ及び記憶装置 |
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| JP2001167591A (ja) * | 1999-12-08 | 2001-06-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPS62222498A (ja) * | 1986-03-10 | 1987-09-30 | Fujitsu Ltd | 消去及び書き込み可能な読み出し専用メモリ |
| JP2617189B2 (ja) * | 1987-08-03 | 1997-06-04 | 沖電気工業株式会社 | 電流検出回路 |
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| US5020030A (en) * | 1988-10-31 | 1991-05-28 | Huber Robert J | Nonvolatile SNOS memory cell with induced capacitor |
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| DE3685838T2 (de) | 1992-12-17 |
| EP0199501A3 (en) | 1988-07-27 |
| US4654831A (en) | 1987-03-31 |
| EP0199501A2 (en) | 1986-10-29 |
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