JP2601903B2

JP2601903B2 - 半導体記憶装置

Info

Publication number: JP2601903B2
Application number: JP10529189A
Authority: JP
Inventors: 順一宮本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-04-25
Filing date: 1989-04-25
Publication date: 1997-04-23
Anticipated expiration: 2012-04-23
Also published as: KR930000813B1; EP0398048B1; EP0398048A2; EP0398048A3; DE69022475D1; JPH02282995A; KR900017037A; US5371703A; DE69022475T2

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はメモリセルのデータ読み出しを改良した半導
体記憶装置に関するもので、特に単一ビットライン出力
例えば不揮発性メモリに使用されるものである。

（従来の技術）従来の単一ビットライン出力メモリセルの１例として
不揮発性メモリ（EPROM）をあげ、そのデータ読み出し
部分の例を第７図に示す。１が本体側のメモリセル、２
がＹセレクタ用トランジスタ、３がビット線、４がリフ
ァレンスの為のダミーセルで、セレクタ２によりメモリ
セルを選択した後、そのコンダクタンスのダミーセルと
の差を負荷トランジスタ5,6を通して電圧に変換し、セ
ンス線７とリファレンス線８（電源V_ccと接地間の中間
電圧）の電圧差を差動増幅器９で増幅し出力を得るもの
である。10,11はクランプ用トランジスタ、12,13は充電
用トランジスタ、14はバイアス回路、15はＹセレクタに
対応するトランジスタである。

本体メモリセルにおいてはセル電流i_cell＝０の状態
を“0"、有限状態例えばi_cell＝100μＡの状態を“1"に
対応させている。ダミーセル４は通常本体メモリセル１
と同一のものを用いる。EPROMメモリセル１にデータが
書き込まれていて、スレッショルド電圧V_thが高くコン
ダクタンスが高い状態では、センス線７の電位はリファ
レンス線８より高い。逆に、本体メモリが書きこまれて
いなくてV_thが低く、コンダクタンスがダミーセル15と
等しい場合には、負荷５のコンダクタンスを負荷６のコ
ンダクタンスより小さく設定することにより、センス線
７の電位がリファレンス線８より低くなる。これによっ
てメモリセルの状態を読みとっている。なお、EPROMに
特有の、読み出し中の書き込みモード（ソフトライト）
をおさえる為、バイアス回路14を用いてビット線電位を
1.2〜1.5V程度までしか上昇しない様な工夫がなされて
いる。

（発明が解決しようとする課題）第７図の回路においてスピードを律しているのは、通
例“1"→“0"読みである。すなわち、ビット線３があら
かじめ接地電位にプリチャージされており、これをレフ
ァレンス電位以上の電位にもちあげるのに時間がかか
る。この動作中、ビット線３、センス線７、リファレン
ス線８の時間に対する電圧依存性をプロットしたのが、
第８図である。ビット線３は既述の様に０［Ｖ］から立
ちあがり、バイアス回路で決まるビット線電位に落ちつ
く。センス線７は途中までビット線３と遷移は等しい
が、バイアス電位によってクランプされないので、上昇
してゆき、交点16でリファレンス線８と交差する。ここ
で、差動増幅器９が働き、データが“1"→“0"と反転す
る。遅延時間t₁,t₂は、概略、寄生容量Ｃと充電電流ｉ
と必要な電位差Ｖにより、CV/iで決まっている。t₁にお
いては、Ｃはビットライン容量,Yセレクタの容量、その
他このノードに接続される寄生容量、ｉは、負荷５から
供給される電流i₁と、充電用トランジスタ18から供給さ
れる電流i₂、Ｖは、第８図V₁より決まる。ビットライン
容量,Yセレクタの容量は、メモリセルのビットの大容量
化に伴い増大傾向にある。一方i_iは、負荷コンダクタン
スを決定するセルのコンダクタンスにより決まってお
り、これは微細化によりむしろ減少傾向にある。またt₂
においてのＣは、負荷５のゲート、ドレイン容量、差動
増幅器９の入力容量、クランプ用トランジスタ10の容量
で決まり、電流ｉは負荷を通して流れる電流i₁で決ま
る。クランプ用トランジスタ10のディメンジョンが大き
いほど、i₁を大きくとれるが、それに伴うドレイン容量
の増大でt₂は必ずしも短縮出来ない。

以上の様に、t₁,t₂の短縮は高速化に伴って急務なの
にもかかわらず、寄生容量の増大，微細化に伴うセルコ
ンダクタンスの減少により、本回路形式では実現が難し
いのが現状である。

本発明は、不揮発性メモリの様な単一ビット線型のメ
モリセルの情報を高速に読み出す為の回路を有する半導
体記憶装置を提供するものである。

［発明の構成］（課題を解決するための手段と作用）本発明は、単一ビット線型のメモリセルをＹ方向に選
択する為のＹセレクタとしてバイポーラトランジスタ
（主にNPN型）を用い、このベース電位を中間電位を用
いて一定電圧又は振巾させることによりビットラインの
最大電圧を決めると共に、前記Ｙセレクタのバイポーラ
トランジスタのコレクタを相互接続し、これを電流セン
ス型増幅回路でうけることを特徴とする。電流センス型
増幅回路とは、基本的にバイアスされたエミッタフォロ
ワー回路であり、このエミッタから電流を引くか否かに
より、このエミッタフォロワーを構成するトランジスタ
のコレクタ電位を変化させるものである。このコレクタ
電位を、例えばリファレンス側とメモリ本体側で比較す
れば、記憶データを検出できる。上記リファレンス側
は、各々のベースどうし、エミッタどうしはそれぞれ共
通で、このエミッタ端に上記本体側のメモリセルと同一
のダミーメモリセルが接続され、ベースはビット線が選
択される電位にバイアスされているリファレンス電位発
生用の複数のバイポーラトランジスタを含み、この複数
のバイポーラトランジスタのうちの一方のトランジスタ
のコレクタが電流供給源に接続され、この複数のバイポ
ーラトランジスタのうちの他方のトランジスタのコレク
タが上記電流センス型増幅回路の接続端に接続される構
成を有しており、センスマージンに適したダミー電流を
供給する。上記Ｙセレクタ用バイポーラトランジスタ
は、そのベース側からもビット線に充電できるので、ビ
ット線の高速充電が可能である。

（実施例）以下図面を参照して本発明の一実施例を説明する。第
１図はそのメモリの要部を示すが、ここで前記従来例と
対応する箇所には同一符号を付しておく、図中21はＹセ
レクタ用NPNトランジスタ、22は電流センス型増幅回
路、23は差動増幅器、24はリファレンス電位発生回路で
ある。

ここでメモリ本体側は、Ｙセレクタ用NPNトランジス
タ21のエミッタをビット線３に接続し、ベースを入力信
号印加部分に接続し、コレクタをビット信号の取り出し
口25に接続されている。

電流センス型増幅回路22は、ベース共通のNPNトラン
ジスタ26,27、そのコレクタ側負荷R₁,R₂、エミッタ側定
電流源28,29よりなり、トランジスタ26,27のエミッタを
入力とし、コレクタを出力V_out（セル本体側）,V_out(R)
（リファレンス側）としている。

差動増幅器23は、増幅回路22の出力V_out,V_out(R)を入
力としている。

リファレンス電位発生回路24は、ベースどうし、エミ
ッタどうしがそれぞれ共通で、該エミッタ端は本体側メ
モリセル１と同一形状のダミーのメモリセル４を介して
接地されたNPNトランジスタ30,31を有している。トラン
ジスタ30のコレクタはトランジスタのエミッタへ接続さ
れ、トランジスタ31のコレクタは電源V_ccに接続されて
いる。共通ベース32への電位はトランジスタ21への電位
と同様でよいが、EPROM等において、メモリセルのドレ
イン電圧が高すぎるとソフトライトをおこすので、そう
ならないような接地（第１の電位），電源V_cc（第２の
電位）以外の第３の電位を与えることが望ましい。この
回路22ではセル４の電流をi_cellとした場合30,31のエミ
ッタ面積を等しくしダミー電流i_cell(d)＝i_cell/2とし
た例を示してある。

第１図においてまず、Ｙセレクタ21のベースは、非選
択状態は0V,選択状態は例えば2V程度の電位に設定す
る。従ってダミーセルのセレクタのベース32も、2Vに設
定される。選択時、ビットライン３は、「２−V_f＝1.3
V」程度を最大電圧とする様にクランプされる。V_fはベ
ース，エミッタ間電圧である。今、ビットライン３が接
地レベルから上昇する最悪のアクセスを考える。Ｙセレ
クタトランジスタ21のベース電位が0V→2Vへと上昇する
と、ビット線３はこれに伴い0V→1.3Vに充電される。こ
の時の充電電流i_eは、コレクタ電流i_cとベース電流i_bの
和となる。このi_cの値は、定常的には従来技術の「i₁＋
i₂」と同程度のセルのコンダクタンス分で決まる値であ
るが、ビット線を接地レベルからもちあげるなど過渡的
には、大量のベース電流i_bが供給され、それに伴いR₁,
トランジスタ26,21の低コンダクタンスの電流パスでコ
レクタ電流がビット線に流れ急速にビット線３を充電す
ることが出来る。

次にセンス線25の電位変化分について考える。センス
線の電位V_senseは電流センス型増幅回路22に用いられた
パラメータによりで表わされる。ここでi_oはダイオードの飽和電流,kT/q
は常温で25mV程度の値である。i_biasはほぼi_cellと同程
度に設定されるので、セルが“0"と“1"状態すなわちi
_cell＝０の場合とi_cell＝i_biasの場合のセンス電位の差
は、である。

第7,8図の従来例におけるt₂は、例えばV₂＝1.7Vと仮
定すると t₂＝CV₂/i₁＝1.7C/（i_cell/2）＝3.4C/i_cell 第１図を用いた場合のt₂即ち▲ｔ^′ _２▼は ▲ｔ^′ _２▼＝Ｃ・17mV/i_cell 従って容量を同一と仮定すると▲ｔ^′ _２▼/t₂＝1/200
となる。勿論電流センス型増幅器22で得られる出力電圧
は小さく、これを最大電圧まで増幅させるには、差動増
幅器23で表記される増幅器が必要で、この遅延を加味し
なければならない。しかし、この遅延は、電流センス型
増幅回路22の出力0.5〜1Vの電位差を5Vに増幅するため
のもので、mVレベルの増幅と異なり、t₁,t₂に比し十分
小さくすることが出来る。

以上述べたように、本発明により高速なデータ読み取
りが可能となった。なお増幅器22の出力V_outは、 V_out＝V_cc−R₁（i_bias＋i_cell）と表わされる。一方リファレンス側の出力 V_out(R)は V_out(R)＝V_cc−R₂（i_bias＋i_cell(d)）ここで、本体メモリセルがオンの場合、V_outとV
_out(R)の電位差をつける為にはi_cell＝i_cell(d)としてR
₁＞R₂とする従来の第１図のアプローチがあるが、増幅
器としての対称性を保つ為には、R₁＝R₂（＝Ｒ）とし、
i_cell(d)を変える。即ちi_cell＝Ki_cell(d)（０＜Ｋ＜
１）とする方が望しい。第１図の参照電位発生回路24に
は、Ｋ＝0.5とした場合の回路が示してある。このＫ＝
0.5とした場合、V_out−V_out(R)＝0.5Ri_cellとなり、最
も振巾差を大きくとれる。しかし、設計上“0"側のマー
ジンと“1"側のマージンをアンバランスにする場合があ
り、この場合に即しＫの値を任意に選べる為の回路を第
２図に示す。この回路においては、センス増幅器S/A側
のNPNトランジスタ30′のエミッタサイズとV_cc側のトラ
ンジスタ31′のエミッタサイズの比をm:nに選ぶ。同一
ベース・エミッタ電圧に対し、エミッタ電流はそれぞれと表わされる。（S_eはマルチエミッタトランジスタ30′
または31′の１つのエミッタ面積）NPNトランジスタの
電流増幅率βが十分大きければエミッタ電流はコレクタ
電流とほぼ等しい。従ってセンス増幅器S/A側に流れる
電流はm/（ｍ＋ｎ）・i_cellとなる。

なお、NPNのバイポーラトランジスタはサイズ的にMOS
トランジスタより大きく、セルのピッチにはいらない場
合がある。その場合にはＹセレクタ部分を第３図に示す
様に変型すればよい。即ち第３図においては、NMOSで構
成されるＹセレクタ21₁を一段通過後、NPNトランジスタ
のＹセレクタ21₂を通る回路形式になっている。Y_o〜Y_i
のゲート電極は０〜5V間で振巾させても、NPNトランジ
スタ21₂のベース電位をおさえれば、ビット線は1.2V近
辺にクランプされる。

差動増幅器23としてはCMOSで構成された第４図の回路
を用いることが出来る。さらに、メモリのビット容量が
大きく、コレクタドッティングしたノードの容量が、ス
ピードに大きな影響を及ぼす場合はセンスアンプを分割
した第５図の様な読み出し回路の構成が考えられる。図
中26₁,26₂,27の部分は電流センス型増幅回路で、トラン
ジスタ26が複数（この場合２個）である。それらの出力
がECLゲート41でマルチプレクスされ、差動増幅器23に
より出力を得るようになっている。第１図と異なる点
は、トランジスタ26₁,26₂にそれぞれセンス回路のセレ
クタ43,42が接続されている点である。例えば、センス
回路26₁が選択されている場合には、トランジスタ43の
ベース電位は“L",トランジスタ42のベース電位は“H"
となっており、トランジスタ26₂のエミッタに連らなる
セルの状態が何であっても、トランジスタ26₂のコレク
タ出力44は“L"となり、増幅器23の出力には影響を与え
ない。トランジスタ26₁のコレクタ出力45は、そのトラ
ンジスタのエミッタに連らなっている選択セルの状態で
“H"か“L"かが決まる。一方リファレンス側のダミーセ
ルはアンプ27の接続されており、このベース46の電位と
ベース45の電位比較により増幅器23の出力は決定され
る。

以上本発明の回路により高速読み出しが可能になっ
た。

なお本発明は実施例に限られず種々応用可能である。
例えば前述の例はシングルエンド型のメモリに適用した
ものであるが、リファランス電位発生回路側にも本体メ
モリをもって来て差動にする様なアーキテクチャーにも
適用可能である。また第６図の如くダイオード51,52が
あると、ビット線充電々流が抵抗R₁,R₂のみでなく、ダ
イオード51,52側にも分流するため、その分早くセンス
動作が可能である。また本発明は、前述の例のみに限ら
れず、単なるROM等にも適用可能である。

［発明の効果］以上説明した如く本発明によれば、高速読み出しが行
なえる半導体記憶装置が提供できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図ないし第６
図は本発明の他の実施例を説明するための要部の回路
図、第７図は従来例の回路図、第８図は同回路の動作を
示す信号波形図である。１……メモリセル、３……ビット線、21,21₂……セレク
タ用バイポーラトランジスタ、21₁……セレクタ用MOSト
ランジスタ、22……電流センス型増幅回路、23……差動
増幅器、24……リファレンス電位発生回路。

Claims

(57)【特許請求の範囲】

【請求項１】MOSトランジスタを含む本体側メモリセル
の前記MOSトランジスタのドレインどうしが接続されて
ビット線を構成しているメモリにおいて、前記ビット線
をエミッタに接続するか、またはＹセレクタ用トランス
ファゲートを介して前記エミッタに接続し、入力信号印
加部分をベースに接続し、ビット線信号の取り出し口を
コレクタとするＹセレクタ用バイポーラトランジスタ
と、前記Ｙセレクタ用バイポーラトランジスタのコレクタど
うしを複数接続したコレクタの信号が入力される一方の
接続端を有した電流センス型増幅回路と、各々のベースどうし、エミッタどうしはそれぞれ共通
で、このエミッタ端に前記本体側のメモリセルと同一の
ダミーメモリセルが接続され、ベースはビット線が選択
される電位にバイアスされているリファレンス電位発生
用の複数のバイポーラトランジスタを含み、この複数の
バイポーラトランジスタのうちの一方のトランジスタの
コレクタが電流供給源に接続され、この複数のバイポー
ラトランジスタのうちの他方のトランジスタのコレクタ
が前記電流センス型増幅回路の他方の接続端に接続され
ているリファレンス電位発生回路とを具備したことを特徴とする半導体記憶装置。
【請求項２】前記電流センス型増幅回路は、電流センス
増幅用バイポーラトランジスタ、そのコレクタに接続さ
れた負荷、エミッタに接続された定電流源を有し、前記
電流センス増幅用バイポーラトランジスタのエミッタを
入力とし、コレクタを出力とする請求項１に記載の半導
体記憶装置。
【請求項３】前記電流センスアンプ型増幅回路の負荷に
は、整流素子が並列接続されていることを特徴とする請
求項１に記載の半導体記憶装置。