JPS59914B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59914B2 JPS59914B2 JP54107394A JP10739479A JPS59914B2 JP S59914 B2 JPS59914 B2 JP S59914B2 JP 54107394 A JP54107394 A JP 54107394A JP 10739479 A JP10739479 A JP 10739479A JP S59914 B2 JPS59914 B2 JP S59914B2
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- JP
- Japan
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- word line
- current
- memory cell
- circuit
- potential
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置、特に読出情報検出におけるノ
ズルの影響を除去した半導体記憶装置に関するものであ
る。
ズルの影響を除去した半導体記憶装置に関するものであ
る。
半導体記憶装置に於いては、選択されたメモリセルの記
憶内容の読出情報を検出する為に、例えは第１図に示す
構成が採用されている。同図に於いて、ＭＣＡはバイポ
ーラ・トランジスタによるメモリセルが複数個配列され
たメモリセル・アレイ、ＳＡはセンス増幅器、Ｒ１、Ｒ
２、Ｑ１、Ｑ２は検出回路を構成する抵抗及びトランジ
スタである。バイアス電流１１、１２は高速動作を行な
わせる為に常時流しておくものであり、メモリセル・ア
レイＭＣＡの読出電流］ｓ、、Ｉｓ２は、選択されたメ
モリセルの記憶状態に応じて何れか一力が零、他力が或
る値になるもので、それによつて、抵抗Ｒ１、Ｒ２の電
圧降下の大きさが相違し、その差電圧をセンス増幅器Ｓ
Ａで増幅して読出出力ＯＵＴとするものである。なおＶ
ＲはトランジスタＱ１、Ｑ２のベースに印力ｐする基準
電圧、Ｖｃｃは電源電圧である。電流Ｉｓ、、Ｉｓ２が
理想的にスイッチングされれば、読出出力ＯＵＴもそれ
に対応して理想的なものとなるが、メモリ・アクセスに
よるスイッチング回路の動作等の過渡的な状態に於いて
、１ｓ１＝１ｓ２ミＯとなつたり、或は］ｓｌ、Ｉｓ２
＼Ｏとなつたりして、読出出力ＯＵＴの波形が綺麗なも
のとならず、誤読出しを生じる場合が時々発生する。
憶内容の読出情報を検出する為に、例えは第１図に示す
構成が採用されている。同図に於いて、ＭＣＡはバイポ
ーラ・トランジスタによるメモリセルが複数個配列され
たメモリセル・アレイ、ＳＡはセンス増幅器、Ｒ１、Ｒ
２、Ｑ１、Ｑ２は検出回路を構成する抵抗及びトランジ
スタである。バイアス電流１１、１２は高速動作を行な
わせる為に常時流しておくものであり、メモリセル・ア
レイＭＣＡの読出電流］ｓ、、Ｉｓ２は、選択されたメ
モリセルの記憶状態に応じて何れか一力が零、他力が或
る値になるもので、それによつて、抵抗Ｒ１、Ｒ２の電
圧降下の大きさが相違し、その差電圧をセンス増幅器Ｓ
Ａで増幅して読出出力ＯＵＴとするものである。なおＶ
ＲはトランジスタＱ１、Ｑ２のベースに印力ｐする基準
電圧、Ｖｃｃは電源電圧である。電流Ｉｓ、、Ｉｓ２が
理想的にスイッチングされれば、読出出力ＯＵＴもそれ
に対応して理想的なものとなるが、メモリ・アクセスに
よるスイッチング回路の動作等の過渡的な状態に於いて
、１ｓ１＝１ｓ２ミＯとなつたり、或は］ｓｌ、Ｉｓ２
＼Ｏとなつたりして、読出出力ＯＵＴの波形が綺麗なも
のとならず、誤読出しを生じる場合が時々発生する。
例えば第２図に示すように、アドレスＡＤＤＲＥＳＳが
確立する度毎に電流１５１、１５２が図示のように変化
したとすると、検出回路の特性に対応してセンス増幅器
ＳＡの出力ＯＵＴは、同図に示すように、 １、０の中
間のレベルになる場合が。生じる。即ち１１”から１１
０１に直ちに反転する出力とはならず一旦中間レベルに
なつてから反転したりすることになる。又スイッチング
・／イズ等により電流１５１、１５２の関係が変化する
と、それに対応した出力ＯＵＴが得られるのでノイズに
、よる影響を受けるものであつた。メモリセルの大容量
化が進むにつれ、ワード線の負荷が重くなり、またホー
ルド電流が減少し、結果として、ワード線電位の立ち上
がり、立ち下がりが遅くなり、上述の如く、検出電流が
ある期間両刃流れる時間が生じ、そのまま増巾すると出
力に中間レベルが生じてしまう。この現象はアドレスに
スキューがある場合に顕著である。この様な欠点を改善
することを目的として、センス増巾器ＳＡをラッチ形式
にしたものが、第３図に示す如く提案されている。（特
公昭５５−１８９８８号公報）図において、Ｉｓｈはホ
ールド電流であり、この例では、読出電流Ｓ１とＩＳ２
との差がホールド電流１ｓｈより大きくなつた時、初め
てセンス増巾器ＳＡが動作するものである。即ち、ヒス
テリシス特性を有していることになる。換言すれば、読
出電流１Ｓ１，ＩＳ２の波形が不安定な場合にも、ラツ
チの動作がある故に、センス増巾器ＳＡに直接波形が現
れないから、出力波形の改良になつている。しかしなが
ら、この回路ではホールド電流Ｓｈが常時流れており、
読出電流Ｓ１とＩＳ２との差がホールド電流Ｓｈより大
きくならないとセンス増巾器ＳＡの動作が始まらず、従
つて、ホールド電流１ｓｈより大きくなる迄の立ち上が
り時間分遅くなり、読出し速度が犠性にされているとい
う欠点を有している。本発明はこのような欠点を無くす
ことを目的としており、この目的は、複数個のメモリセ
ルを配列したメモリセル・アレイ、任意のメモリセルを
選択するためのワード線及びビツト線、および、該メモ
リセルアレイの中の選択されたメモリのセルの読出電流
を検出する検出回路を具備する半導体記憶装置において
、前記読出電流に対して検出出力がヒステリシス特性を
有するようにコレクタとベースを交差接続した少なくと
も一対のトランジスタを有し、かつ、該ヒステリシス特
性が電流を流すことで保れたる検出回路、および、ワー
ド線電位を監視し、監視される全ワード線電位が所定電
位以下になつた場合のみ上記ヒステリシス特性を与える
電流を流すよう制御するヒステリシス特性制御回路を備
えることによつて達成される。以下に図面を用いて本発
明を詳細に説明する。第４図は本発明の実施例であり、
図においてＤＴｌ及びＤＴ２はワード線電位選択／非選
択検出回路、ＨＣはセンス増巾回路に付加されたヒステ
リシス特性を有するラツチ回路のホールド電流制御する
ヒステリシス特性制御回路、ＢＤはビツト線を駆動する
ビツト線１駆動回路である。２つのピット線と駆動のた
めのワード線（例えばＷＷＳ）及びメモリ内容を保持す
るための電流１Ｈを引いているワード線に囲まれた部分
はメモリセルで、メモリセルが集合してメモリセル・ア
レイを形成している。
確立する度毎に電流１５１、１５２が図示のように変化
したとすると、検出回路の特性に対応してセンス増幅器
ＳＡの出力ＯＵＴは、同図に示すように、 １、０の中
間のレベルになる場合が。生じる。即ち１１”から１１
０１に直ちに反転する出力とはならず一旦中間レベルに
なつてから反転したりすることになる。又スイッチング
・／イズ等により電流１５１、１５２の関係が変化する
と、それに対応した出力ＯＵＴが得られるのでノイズに
、よる影響を受けるものであつた。メモリセルの大容量
化が進むにつれ、ワード線の負荷が重くなり、またホー
ルド電流が減少し、結果として、ワード線電位の立ち上
がり、立ち下がりが遅くなり、上述の如く、検出電流が
ある期間両刃流れる時間が生じ、そのまま増巾すると出
力に中間レベルが生じてしまう。この現象はアドレスに
スキューがある場合に顕著である。この様な欠点を改善
することを目的として、センス増巾器ＳＡをラッチ形式
にしたものが、第３図に示す如く提案されている。（特
公昭５５−１８９８８号公報）図において、Ｉｓｈはホ
ールド電流であり、この例では、読出電流Ｓ１とＩＳ２
との差がホールド電流１ｓｈより大きくなつた時、初め
てセンス増巾器ＳＡが動作するものである。即ち、ヒス
テリシス特性を有していることになる。換言すれば、読
出電流１Ｓ１，ＩＳ２の波形が不安定な場合にも、ラツ
チの動作がある故に、センス増巾器ＳＡに直接波形が現
れないから、出力波形の改良になつている。しかしなが
ら、この回路ではホールド電流Ｓｈが常時流れており、
読出電流Ｓ１とＩＳ２との差がホールド電流Ｓｈより大
きくならないとセンス増巾器ＳＡの動作が始まらず、従
つて、ホールド電流１ｓｈより大きくなる迄の立ち上が
り時間分遅くなり、読出し速度が犠性にされているとい
う欠点を有している。本発明はこのような欠点を無くす
ことを目的としており、この目的は、複数個のメモリセ
ルを配列したメモリセル・アレイ、任意のメモリセルを
選択するためのワード線及びビツト線、および、該メモ
リセルアレイの中の選択されたメモリのセルの読出電流
を検出する検出回路を具備する半導体記憶装置において
、前記読出電流に対して検出出力がヒステリシス特性を
有するようにコレクタとベースを交差接続した少なくと
も一対のトランジスタを有し、かつ、該ヒステリシス特
性が電流を流すことで保れたる検出回路、および、ワー
ド線電位を監視し、監視される全ワード線電位が所定電
位以下になつた場合のみ上記ヒステリシス特性を与える
電流を流すよう制御するヒステリシス特性制御回路を備
えることによつて達成される。以下に図面を用いて本発
明を詳細に説明する。第４図は本発明の実施例であり、
図においてＤＴｌ及びＤＴ２はワード線電位選択／非選
択検出回路、ＨＣはセンス増巾回路に付加されたヒステ
リシス特性を有するラツチ回路のホールド電流制御する
ヒステリシス特性制御回路、ＢＤはビツト線を駆動する
ビツト線１駆動回路である。２つのピット線と駆動のた
めのワード線（例えばＷＷＳ）及びメモリ内容を保持す
るための電流１Ｈを引いているワード線に囲まれた部分
はメモリセルで、メモリセルが集合してメモリセル・ア
レイを形成している。
トランジスタＴＬｌ及びＴＬ２はベース交差接続された
一対のトランジスタであり、電流１１が引かれることに
より、この状態反転の入力に対してヒステリシス特性を
有する。即ち、８１と１５２の差が電流１１によつて決
まる所定値以上になつた時初めて、１対のトランジスタ
のオン・オフ状態は反転するものである。ＷＯで示され
るワード線の電位状態は、複数存在するワード線電位選
択／非選択検出回路ＤＴの論理和であり、１つでも検出
回路ＤＴが゛Ｈ”になつていれば゛Ｈ゛になる。トラン
ジスタＴｓｈ２には所定の参照電位Ｒｓが印加されてお
り、共通エミツタとなつているトランジスタＴｓｈｌと
Ｔｓｈ２はワード線電位ＷＯと参照電位Ｒｓを比較して
いることになる。換言すれば、トランジスタＴｓｈｌと
Ｔｓｈ２はワード線電位を監視し、ワード線電位Ｗｃが
所定電位Ｒｓより低くなつた場合、トランジスタＴｓｈ
２がオン状態となり電流ム即ちヒステリシス特件が生じ
させるための電流１１を弓くことになる。第４図におい
てトランジスタＴＣｌ及びトランジスタＴＣ４がオン状
態であるとする。そして、ワード線ＷＮが初め選択され
ていて、次にワード線Ｗ８が選択されている場合を考え
る。ワード線ＷＮｆ）げＨ゛から゛Ｌ゛、ワード線Ｗｓ
／）ピＬ゛から゛Ｈ”へ変化すると、Ｃ１〜Ｃ４の変化
、及び電流Ｓ１とＳ２の変化は第５図の如くとなる。゛
メモリセルの大容量化に伴ない、ワード線の負荷は重く
なり、かつセルの負荷抵抗ＲＩ２も大きくなつている。
従つて、第４図からもわかる通り、セルのオン側のコレ
クタ電位はインピーダンスが低くワード線電位に速く追
従するが、オフ側のコレクタ電位はインピーダンスが高
い為ワード線より″かなり遅れることになる。この推移
の過程で、即ちアドレス不確定領域で、トランジスタＴ
ＳｌとＴＳ２が同時にオンする状態が生じて、センス増
巾回路ＳＡの２入力電位が等しくなり、過渡時に中間し
・ベルが生じる。（詳細は後述）本発明においてはワー
ド選択／非選択検出回路ＤＴ内の抵抗ＲＸｌ及びトラン
ジスタＴｘによりワード線電位を検出し、トランジスタ
Ｔｘのエミツタを共通にすることにより、常にワード線
の最も高い電位がＶｗｃに表れている。
一対のトランジスタであり、電流１１が引かれることに
より、この状態反転の入力に対してヒステリシス特性を
有する。即ち、８１と１５２の差が電流１１によつて決
まる所定値以上になつた時初めて、１対のトランジスタ
のオン・オフ状態は反転するものである。ＷＯで示され
るワード線の電位状態は、複数存在するワード線電位選
択／非選択検出回路ＤＴの論理和であり、１つでも検出
回路ＤＴが゛Ｈ”になつていれば゛Ｈ゛になる。トラン
ジスタＴｓｈ２には所定の参照電位Ｒｓが印加されてお
り、共通エミツタとなつているトランジスタＴｓｈｌと
Ｔｓｈ２はワード線電位ＷＯと参照電位Ｒｓを比較して
いることになる。換言すれば、トランジスタＴｓｈｌと
Ｔｓｈ２はワード線電位を監視し、ワード線電位Ｗｃが
所定電位Ｒｓより低くなつた場合、トランジスタＴｓｈ
２がオン状態となり電流ム即ちヒステリシス特件が生じ
させるための電流１１を弓くことになる。第４図におい
てトランジスタＴＣｌ及びトランジスタＴＣ４がオン状
態であるとする。そして、ワード線ＷＮが初め選択され
ていて、次にワード線Ｗ８が選択されている場合を考え
る。ワード線ＷＮｆ）げＨ゛から゛Ｌ゛、ワード線Ｗｓ
／）ピＬ゛から゛Ｈ”へ変化すると、Ｃ１〜Ｃ４の変化
、及び電流Ｓ１とＳ２の変化は第５図の如くとなる。゛
メモリセルの大容量化に伴ない、ワード線の負荷は重く
なり、かつセルの負荷抵抗ＲＩ２も大きくなつている。
従つて、第４図からもわかる通り、セルのオン側のコレ
クタ電位はインピーダンスが低くワード線電位に速く追
従するが、オフ側のコレクタ電位はインピーダンスが高
い為ワード線より″かなり遅れることになる。この推移
の過程で、即ちアドレス不確定領域で、トランジスタＴ
ＳｌとＴＳ２が同時にオンする状態が生じて、センス増
巾回路ＳＡの２入力電位が等しくなり、過渡時に中間し
・ベルが生じる。（詳細は後述）本発明においてはワー
ド選択／非選択検出回路ＤＴ内の抵抗ＲＸｌ及びトラン
ジスタＴｘによりワード線電位を検出し、トランジスタ
Ｔｘのエミツタを共通にすることにより、常にワード線
の最も高い電位がＶｗｃに表れている。
この電位はアドレスが切り替つたとき下がるので参照電
圧Ｖｒｓと比較しセンス増巾器ＳＡ前段の一対のトラン
ジスタＴＬｌとＴＬ２に所定時間１１を流す。（Ｔｓｈ
ｌとＴｓｈ２とで力レットスイッチを構成している）電
流１１を流す時間は抵抗ＲＸと電圧Ｒｓを適当に設定す
ることにより決まる。ＴＳ３，５のトランジスタＳｌ，
Ｓ２のそれぞれの線につく容量をカツトして高速動作を
可能にするためである。またＩｂｓなる電流はトランジ
スタＴＳ．３，ＴＳ５を常時オン状態として使用するこ
とによりトランジスタＴＳ３，ＴＳ５の高速化を図るた
めにある。電流Ｉｓｌ／ＩｓＯがワード線の切り換わり
にビツト線の両刃にＩＲなる電流が流れ、もしホールド
電流１１がなければＶＳｌ＝Ｓ２＝Ｖｃｃ−Ｒｓ（ＩＲ
＋Ｉｂｓ），Ｓ１・Ｓ２が同電圧になる。そして出力は
中間レベルになる。しかし本発明回路ではｌ（Ｉｓｈ）
なる電流がワード線の切り換わり時に流れるので、２は
Ｓ，がＬＳＶＳ２がＨの状態でありトランジスタＴＬｌ
から流れることになる。ＶＳｌ＝Ｃｃ−Ｒｓｌ（Ｉｌ＋
ＩＲ＋Ｂｓ）、ＶＳ２＝Ｃｃ−Ｒｓ２（ＩＲ＋Ｉｂｓ）
となりＳ１がＬｌＳ２がＨの関係は保たれる。
圧Ｖｒｓと比較しセンス増巾器ＳＡ前段の一対のトラン
ジスタＴＬｌとＴＬ２に所定時間１１を流す。（Ｔｓｈ
ｌとＴｓｈ２とで力レットスイッチを構成している）電
流１１を流す時間は抵抗ＲＸと電圧Ｒｓを適当に設定す
ることにより決まる。ＴＳ３，５のトランジスタＳｌ，
Ｓ２のそれぞれの線につく容量をカツトして高速動作を
可能にするためである。またＩｂｓなる電流はトランジ
スタＴＳ．３，ＴＳ５を常時オン状態として使用するこ
とによりトランジスタＴＳ３，ＴＳ５の高速化を図るた
めにある。電流Ｉｓｌ／ＩｓＯがワード線の切り換わり
にビツト線の両刃にＩＲなる電流が流れ、もしホールド
電流１１がなければＶＳｌ＝Ｓ２＝Ｖｃｃ−Ｒｓ（ＩＲ
＋Ｉｂｓ），Ｓ１・Ｓ２が同電圧になる。そして出力は
中間レベルになる。しかし本発明回路ではｌ（Ｉｓｈ）
なる電流がワード線の切り換わり時に流れるので、２は
Ｓ，がＬＳＶＳ２がＨの状態でありトランジスタＴＬｌ
から流れることになる。ＶＳｌ＝Ｃｃ−Ｒｓｌ（Ｉｌ＋
ＩＲ＋Ｂｓ）、ＶＳ２＝Ｃｃ−Ｒｓ２（ＩＲ＋Ｉｂｓ）
となりＳ１がＬｌＳ２がＨの関係は保たれる。
そしてＶｗｓがＨになつた時は１２はＯとなり、Ｉｓ，
二０，Ｉｓ０ＩＲとなり、Ｓ１＝ＶＣＣ−ＲＳｌｌｂＳ
，Ｓ２ｃｃ−Ｒｓ２（Ｂｓ＋ＩＲの様にＳｌ，Ｓ２のＨ
，Ｌは逆転する。従つて本発明によれば、アドレスの切
換わるアドレス不確領域ではヒステリシス特性が動作し
て、トランジスタ対ＴＬｌとＴＬ２は前の状態を保持し
て、センス増巾器へ同電位を与えないようにしている。
更に、アドレスが確定した際はピンチリンス特性を無く
すよう制御しているので、本来ならヒステリシス特性に
よる遅れを生じる所を、無くしているので時間的にはそ
れだけ早く状態を変えることができる。以上の如く本発
明では、中間レベルを無くし、かつ高速動作を可能にし
たので、出力として、即ち次段の論理回路・＼の入力信
号として信頼性の高いものとなり、次段の論理回路の誤
動作を防いだり、余分なノイズマージンを取るというオ
ーバーヘツドを解決し得る。尚６本発明の実施に際して
は、実施例に記載したと同じ回路である必要はなく、同
様の動作をする回路であればよいのは勿論である。
二０，Ｉｓ０ＩＲとなり、Ｓ１＝ＶＣＣ−ＲＳｌｌｂＳ
，Ｓ２ｃｃ−Ｒｓ２（Ｂｓ＋ＩＲの様にＳｌ，Ｓ２のＨ
，Ｌは逆転する。従つて本発明によれば、アドレスの切
換わるアドレス不確領域ではヒステリシス特性が動作し
て、トランジスタ対ＴＬｌとＴＬ２は前の状態を保持し
て、センス増巾器へ同電位を与えないようにしている。
更に、アドレスが確定した際はピンチリンス特性を無く
すよう制御しているので、本来ならヒステリシス特性に
よる遅れを生じる所を、無くしているので時間的にはそ
れだけ早く状態を変えることができる。以上の如く本発
明では、中間レベルを無くし、かつ高速動作を可能にし
たので、出力として、即ち次段の論理回路・＼の入力信
号として信頼性の高いものとなり、次段の論理回路の誤
動作を防いだり、余分なノイズマージンを取るというオ
ーバーヘツドを解決し得る。尚６本発明の実施に際して
は、実施例に記載したと同じ回路である必要はなく、同
様の動作をする回路であればよいのは勿論である。
第１図は半導体記憶装置の検出回路の一例の要部回路図
、第２図はその動作説明図、第３図は欠点を有する検出
回路、第４図は本発明の実施第５図は、第４図の部分動
作説明図である。
、第２図はその動作説明図、第３図は欠点を有する検出
回路、第４図は本発明の実施第５図は、第４図の部分動
作説明図である。
Claims (1)
- １ 複数個のメモリセルを配列したメモリセル・アレイ
、任意のメモリセルを選択するためワード線及びビット
線、および、該メモリセルアレイの中の選択されたメモ
リセルの読出電流を検出する検出回路を具備する半導体
記憶装置において、前記読出電流に対して検出出力がヒ
ステリシス特性を有するようにコレクタとベースを交差
接続した少なくとも一対のトランジスタを有し、かつ該
ヒステリシス特性が電流を流すことで得られる検出回路
、および、ワード線電位を監視し、監視される全ワード
線電位が所定電位以下になつた場合のみ上記ヒステリシ
ス特性を与える電流を流すよう制御するヒステリシス特
性制御回路を備えることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54107394A JPS59914B2 (ja) | 1979-08-23 | 1979-08-23 | 半導体記憶装置 |
| US06/180,453 US4409674A (en) | 1979-08-23 | 1980-08-22 | Semiconductor memory |
| DE8080302916T DE3070780D1 (en) | 1979-08-23 | 1980-08-22 | Read current detector circuit for semiconductor memory |
| EP80302916A EP0025303B1 (en) | 1979-08-23 | 1980-08-22 | Read current detector circuit for semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54107394A JPS59914B2 (ja) | 1979-08-23 | 1979-08-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5641583A JPS5641583A (en) | 1981-04-18 |
| JPS59914B2 true JPS59914B2 (ja) | 1984-01-09 |
Family
ID=14458017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54107394A Expired JPS59914B2 (ja) | 1979-08-23 | 1979-08-23 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4409674A (ja) |
| EP (1) | EP0025303B1 (ja) |
| JP (1) | JPS59914B2 (ja) |
| DE (1) | DE3070780D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196691A (ja) * | 1982-05-12 | 1983-11-16 | Hitachi Ltd | 半導体メモリ |
| DE3227121A1 (de) * | 1982-07-20 | 1984-01-26 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum lesen bipolarer speicherzellen |
| JPS6061985A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE3850970T2 (de) * | 1988-10-28 | 1995-03-16 | Ibm | Doppelstufiger bipolarer Abtastverstärker für BICMOS SRAMS mit einem "common base"-Verstärker in der Endstufe. |
| JPH02239496A (ja) * | 1989-03-13 | 1990-09-21 | Fujitsu Ltd | 半導体記憶装置 |
| JP2601903B2 (ja) * | 1989-04-25 | 1997-04-23 | 株式会社東芝 | 半導体記憶装置 |
| US5909290A (en) * | 1995-07-11 | 1999-06-01 | Canon Kabushiki Kaisha | Original-reading device |
| DE10032273C2 (de) * | 2000-07-03 | 2002-07-18 | Infineon Technologies Ag | Verfahren und Anordnung zur Kompensation von parasitären Stromverlusten |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4297598A (en) * | 1979-04-05 | 1981-10-27 | General Instrument Corporation | I2 L Sensing circuit with increased sensitivity |
-
1979
- 1979-08-23 JP JP54107394A patent/JPS59914B2/ja not_active Expired
-
1980
- 1980-08-22 US US06/180,453 patent/US4409674A/en not_active Expired - Lifetime
- 1980-08-22 EP EP80302916A patent/EP0025303B1/en not_active Expired
- 1980-08-22 DE DE8080302916T patent/DE3070780D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3070780D1 (en) | 1985-07-25 |
| EP0025303B1 (en) | 1985-06-19 |
| EP0025303A3 (en) | 1982-07-14 |
| JPS5641583A (en) | 1981-04-18 |
| US4409674A (en) | 1983-10-11 |
| EP0025303A2 (en) | 1981-03-18 |
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