JPH02239496A - 半導体記憶装置 - Google Patents
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- JPH02239496A JPH02239496A JP1060039A JP6003989A JPH02239496A JP H02239496 A JPH02239496 A JP H02239496A JP 1060039 A JP1060039 A JP 1060039A JP 6003989 A JP6003989 A JP 6003989A JP H02239496 A JPH02239496 A JP H02239496A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
バイボーラトランジスタで楕成される半導体記憶装置に
関し、 セル情報の書込み速度を向上させることを目的とし、 ワード線と一対のビット線を選択することにより特定の
セルを選択し、そのビット線に読み出し′＠流あるいは
書込み′＠流を流して読み出しあるいは書込み動作を行
なう半導体記憶装置において、各セルに接続される前記
一対のビット線には読み出し動作時にそれぞれ同一の読
み出し電流を流し、書込み動作時には前記一対のと・ッ
ト線のうち一方の書込み側ビット線に前記読み出し電流
より大きい第一の書込み電流を流し、他方の非書込み側
ビット線には前記読み出し電流より小さい第二の書込み
電流を前記第一の書込み電流に先立って流す制御回路を
備えて楕成する． ［産業上の利用分野］ この発明はバイボーラトランジスタで構成される半導体
記憶装置に閲するもので，ある．バブファメモリ等に使
用されるＲＡＭは高速性が要求されるためバイボーラト
ランジスタで槽成されている．このようなＲＡＭではそ
の読み出し及び書込み速度を向上させるために選択され
たセルのワード線及びビッ１・線を介して読み出し電流
及び書込み電流を流して読み出し及び書込み動作を行な
っている．このようなＲＡＭにおいては特に書込み速度
を向上させるためには書込み側ビット線に流れる書込み
電流を大きくする必要がある．［従来の技術］ バイボーラトランジスタで梢成されるＲＡＭではその書
込み速度を向上させるためにワード線から当該セルを経
て書込み側ビット線に流れる書込み電流を増大させるこ
とが望ましい．すなわち、書込み側ビット線の書込み電
流を増大させることは当該セルの非書込み側に蓄積され
た電荷を速やかに抜いて非書込み側をオフさせるに要す
る時間を短縮することができるからである． その従来例を第４図及び第５図に従って説明すると、第
４図に示すように上記ＲＡＭは通常セル情報を記憶する
ためのセル領域１とそのセル領域１に対するセル情報の
書込み及び読み出しを制御する制御部２とから構成され
ている．そのセル領域１では多数のワード線ＷＬＩ〜Ｗ
Ｌ ｎがアドレスデコーダ３に接続され、アドレス選
択時にはそのアドレスデコーダ３の作用によりワード線
ＷＬ１〜ＷＬｎのいずれか一つがＨレベルとなり、例え
ばワード線ＷＬＩがＨレベルとなるとそのワードｆｆｌ
ＷＬ１に接続されたセル３１１〜Ｓ１ｎのセル情報を各
セルに対して一対ずつのビット線ＢＬＩ〜ＢＬｎ″′Ｃ
″読み出しあるいは１．書込み可能である．なお、各セ
ルはバイボーラトランジスタによるフリップフロッグ回
路で構成されている． 一対ずつのビット線及び多数のセル等で構成される各コ
ラムＣ１〜Ｃｎは同一構成であるので、以下コラムＣ１
についてのみ説明する．ビット線ＢＬＩ，ＢＬ２にはビ
ット線選択用のマルチェミッタトランジスタＴｒ１，
Ｔｒ２， Ｔｒ３，Ｔｒ４が接続され、これらのトラン
ジスタＴｒ１，Ｔｒ２， Ｔｒ３， Ｔｒ４はコラムデ
コーダから各入力端子ＢＳに出力されるビット線選択信
号に基いて同期して動作ずる．ビ・ット線ＢＬＩ，ＢＬ
２にそのエミッタが接続される一対のトランジスタＴｒ
Ｓ，Ｔｒ６のベースは後記トランジスタＴｒ２８ ，
Ｔｒ２７のエミッタに接続されている．また、ビット線
ＢＬ１，ＢＬ２にそのベースが接続される一対のトラン
ジスタＴｒ７， Ｔｒ８はそのエミッタが前記ビット線
選択信号に基いて動作するトランジスタＴｒ９に接続さ
れ、同トランジスタＴｒ９がオンされるとビット線ＢＬ
Ｉ，ＢＬ２の電位をセンスアンプ（図示しない）に出力
するものである． 次に、このように横成されたセル領域１において例えば
セルＳ１１からセル情報を読み出す場合を説明すると、
制御部２に設けられた入力端子ＣＳに第５図に示すＬレ
ベルのチップセレクト信号ＳＧ１が入力されてセルＳ１
１を選択するアドレス選択信号が出力されると、アドレ
スデコーダ３の動作によりワード線ＷＬＩがＨレベルと
なるとともにコラムデコーダから入力端子ＢＳにＨレベ
ルの信号が出力されてコラムＣ１が選択されることによ
りセルＳ１１が選択される． また、チップセレクト信号ＳＧＩの入力にＨレベルが与
えられた場合、トランジスタＴｒｉｏはセンスアンプに
接続され、その出力信号がＨレベルとなるとセンスアン
プの出力が遮断されるようになっている．なお，入力端
子Ｖ ＢＢＩにはＨレベルとＬレベルのほぼ中間レベル
の電圧が常時印加されている． 一方、第５図に示すようにＬレベルのチップセレクト信
号ＳＧＩに同期して入力端子ＷＥにはＨレベルの書込み
制御信号ＳＧ２が出力されると、トランジスタＴ ｒ１
４のエミッタ電位はトＩレベルとなる．なお、入力端子
Ｖ ８８２には前記入力端子ＶＢＢ１と同一レベルの入
力電圧が常時印加されている． 上記のようにトランジスタＴｒ１４がＨレベルになると
、そのＨレベルの出力信号に基いてライトアンプ４のト
ランジスタＴｒ１５ ． Ｔｒｔ６ ， Ｔｒ１７がオ
ンされる．すると，ライトアンプ４のデータ入力端子Ｏ
Ａの入力信号に関わらずトランジスタＴｒ１８ ， Ｔ
ｒ１９ ． Ｔｒ２０ ． Ｔｒ２１はオフされ、これ
にともなってトランジスタＴｒ２２ ． Ｔｒ２３のエ
ミヴタ電位がＨレベルになり，この結果トランジスタＴ
ｒ２４ ， Ｔｒ２５がオンされる．トランジスタＴ「
２４のエミッタはビット線ＢＬ２を選択するためのトラ
ンジスタＴｒ３のエミッタに接続され，トランジスタＴ
ｒ２５のエミッタはビット線Ｆ３ Ｌ １を選択する
ためのトランジスタＴｒｌのエミンタに接続されている
．そして、トランジスタＴｒ２４ ， Ｔｒ２５に入力
されるベース電圧はトランジスタＴｒ１，Ｔｒ２に入力
されるベース電圧より高く設定されているので、トラン
ジスタＴｒ２４ ， Ｔｒ２５がオンされるトランジス
タＴｒ１、Ｔｒ２はオフされる．なお、ライトアンブ４
内の入力端子Ｖ８Ｂ３ ， Ｖ８［１４は前記入力端子
Ｖ８８１ ， Ｖ８８２と同様なレベルの入力電圧が常
時印加される。
関し、 セル情報の書込み速度を向上させることを目的とし、 ワード線と一対のビット線を選択することにより特定の
セルを選択し、そのビット線に読み出し′＠流あるいは
書込み′＠流を流して読み出しあるいは書込み動作を行
なう半導体記憶装置において、各セルに接続される前記
一対のビット線には読み出し動作時にそれぞれ同一の読
み出し電流を流し、書込み動作時には前記一対のと・ッ
ト線のうち一方の書込み側ビット線に前記読み出し電流
より大きい第一の書込み電流を流し、他方の非書込み側
ビット線には前記読み出し電流より小さい第二の書込み
電流を前記第一の書込み電流に先立って流す制御回路を
備えて楕成する． ［産業上の利用分野］ この発明はバイボーラトランジスタで構成される半導体
記憶装置に閲するもので，ある．バブファメモリ等に使
用されるＲＡＭは高速性が要求されるためバイボーラト
ランジスタで槽成されている．このようなＲＡＭではそ
の読み出し及び書込み速度を向上させるために選択され
たセルのワード線及びビッ１・線を介して読み出し電流
及び書込み電流を流して読み出し及び書込み動作を行な
っている．このようなＲＡＭにおいては特に書込み速度
を向上させるためには書込み側ビット線に流れる書込み
電流を大きくする必要がある．［従来の技術］ バイボーラトランジスタで梢成されるＲＡＭではその書
込み速度を向上させるためにワード線から当該セルを経
て書込み側ビット線に流れる書込み電流を増大させるこ
とが望ましい．すなわち、書込み側ビット線の書込み電
流を増大させることは当該セルの非書込み側に蓄積され
た電荷を速やかに抜いて非書込み側をオフさせるに要す
る時間を短縮することができるからである． その従来例を第４図及び第５図に従って説明すると、第
４図に示すように上記ＲＡＭは通常セル情報を記憶する
ためのセル領域１とそのセル領域１に対するセル情報の
書込み及び読み出しを制御する制御部２とから構成され
ている．そのセル領域１では多数のワード線ＷＬＩ〜Ｗ
Ｌ ｎがアドレスデコーダ３に接続され、アドレス選
択時にはそのアドレスデコーダ３の作用によりワード線
ＷＬ１〜ＷＬｎのいずれか一つがＨレベルとなり、例え
ばワード線ＷＬＩがＨレベルとなるとそのワードｆｆｌ
ＷＬ１に接続されたセル３１１〜Ｓ１ｎのセル情報を各
セルに対して一対ずつのビット線ＢＬＩ〜ＢＬｎ″′Ｃ
″読み出しあるいは１．書込み可能である．なお、各セ
ルはバイボーラトランジスタによるフリップフロッグ回
路で構成されている． 一対ずつのビット線及び多数のセル等で構成される各コ
ラムＣ１〜Ｃｎは同一構成であるので、以下コラムＣ１
についてのみ説明する．ビット線ＢＬＩ，ＢＬ２にはビ
ット線選択用のマルチェミッタトランジスタＴｒ１，
Ｔｒ２， Ｔｒ３，Ｔｒ４が接続され、これらのトラン
ジスタＴｒ１，Ｔｒ２， Ｔｒ３， Ｔｒ４はコラムデ
コーダから各入力端子ＢＳに出力されるビット線選択信
号に基いて同期して動作ずる．ビ・ット線ＢＬＩ，ＢＬ
２にそのエミッタが接続される一対のトランジスタＴｒ
Ｓ，Ｔｒ６のベースは後記トランジスタＴｒ２８ ，
Ｔｒ２７のエミッタに接続されている．また、ビット線
ＢＬ１，ＢＬ２にそのベースが接続される一対のトラン
ジスタＴｒ７， Ｔｒ８はそのエミッタが前記ビット線
選択信号に基いて動作するトランジスタＴｒ９に接続さ
れ、同トランジスタＴｒ９がオンされるとビット線ＢＬ
Ｉ，ＢＬ２の電位をセンスアンプ（図示しない）に出力
するものである． 次に、このように横成されたセル領域１において例えば
セルＳ１１からセル情報を読み出す場合を説明すると、
制御部２に設けられた入力端子ＣＳに第５図に示すＬレ
ベルのチップセレクト信号ＳＧ１が入力されてセルＳ１
１を選択するアドレス選択信号が出力されると、アドレ
スデコーダ３の動作によりワード線ＷＬＩがＨレベルと
なるとともにコラムデコーダから入力端子ＢＳにＨレベ
ルの信号が出力されてコラムＣ１が選択されることによ
りセルＳ１１が選択される． また、チップセレクト信号ＳＧＩの入力にＨレベルが与
えられた場合、トランジスタＴｒｉｏはセンスアンプに
接続され、その出力信号がＨレベルとなるとセンスアン
プの出力が遮断されるようになっている．なお，入力端
子Ｖ ＢＢＩにはＨレベルとＬレベルのほぼ中間レベル
の電圧が常時印加されている． 一方、第５図に示すようにＬレベルのチップセレクト信
号ＳＧＩに同期して入力端子ＷＥにはＨレベルの書込み
制御信号ＳＧ２が出力されると、トランジスタＴ ｒ１
４のエミッタ電位はトＩレベルとなる．なお、入力端子
Ｖ ８８２には前記入力端子ＶＢＢ１と同一レベルの入
力電圧が常時印加されている． 上記のようにトランジスタＴｒ１４がＨレベルになると
、そのＨレベルの出力信号に基いてライトアンプ４のト
ランジスタＴｒ１５ ． Ｔｒｔ６ ， Ｔｒ１７がオ
ンされる．すると，ライトアンプ４のデータ入力端子Ｏ
Ａの入力信号に関わらずトランジスタＴｒ１８ ， Ｔ
ｒ１９ ． Ｔｒ２０ ． Ｔｒ２１はオフされ、これ
にともなってトランジスタＴｒ２２ ． Ｔｒ２３のエ
ミヴタ電位がＨレベルになり，この結果トランジスタＴ
ｒ２４ ， Ｔｒ２５がオンされる．トランジスタＴ「
２４のエミッタはビット線ＢＬ２を選択するためのトラ
ンジスタＴｒ３のエミッタに接続され，トランジスタＴ
ｒ２５のエミッタはビット線Ｆ３ Ｌ １を選択する
ためのトランジスタＴｒｌのエミンタに接続されている
．そして、トランジスタＴｒ２４ ， Ｔｒ２５に入力
されるベース電圧はトランジスタＴｒ１，Ｔｒ２に入力
されるベース電圧より高く設定されているので、トラン
ジスタＴｒ２４ ， Ｔｒ２５がオンされるトランジス
タＴｒ１、Ｔｒ２はオフされる．なお、ライトアンブ４
内の入力端子Ｖ８Ｂ３ ， Ｖ８［１４は前記入力端子
Ｖ８８１ ， Ｖ８８２と同様なレベルの入力電圧が常
時印加される。
また、上記状態においてトランジスタＴ ｒ１ｓがオン
されると抵抗Ｒｌ，Ｒ２及びダイオードＤ１，Ｄ２の作
用によりトランジスタＴｒ２６ ， Ｔｒ２７は不飽和
状態でオンされる、そして、両トランジスタＴｒ２６
， Ｔｒ２７のエミッタはビット線ＢＬＩ，ＢＬ２に接
続されたトランジスタＴｒ５， Ｔｒ６のベースにＨレ
ベルとＬレベルの間の中間レベルのベース電圧を供給す
る． 従って、例えばセルＳ１１が選択されてそのセル情報が
読み出される場合にはトランジスタＴｒ２，Ｔｒ４がオ
ンされ、例えばセルＳ１１内のビット線ＢＬｌｌｌＦＩ
のトランジスタがオン状態に書込まれているとワード線
ＷＬＩからセルＳ１１及びビット線ＢＬ１を経てトラン
ジスタＴｒ２に流れる・読み出し電流ＩＲにともなって
ビヅトｉＢＬ１がＨレベルとなり、そのビット線ＢＬＩ
の電位がトランジスタＴｒ７を介してセンスアンプで読
み出される．また，ビットＩＩＢＬ２には前記ライトア
ンズの動作によりオンされるトランジスタＴｒ６から読
み出し電流ＩＲがトランジスタＴｒ４に流れ、その読み
出し電流にともなってビット線ＢＬ２がＬレベルとなる
．次に、セル３１１にセル情報を書込む場合を説明する
．第５図に示すように、書込み時には書込み制御信号Ｓ
Ｇ２がＬレベルとなり、その書込み制御信号ＳＧ２が入
力端子ＷＥに入力されると、Ａ点はＬレベルになる．す
ると，ライトアンブ４は入力端子ＯＡに入力される信号
がＨレベルであるかＬレベルであるかによってトランジ
スタＴｒ２４，Ｔ『２５の一方をオンさせるとともに他
方をオフさせる． すなわち、セルＳ１１のビット線ＢＬＩＩ′！！Ｉに情
報を書込む場合にはトランジスタＴｒ６， Ｔｒ２４の
ベースにＨレベルの信号が入力されるとともにトランジ
スタＴｒ５， Ｔｒ２ＳのベースにＬレベルの信号が出
力される．すると、トランジスタＴｒ１， Ｔｒ２，Ｔ
ｒ４， Ｔｒ６がオンされ、書込み側ビット線ＢＬＩに
はワード線ＷＬＩからセルＳ１１を経てトランジスタＴ
ｒＬ Ｔｒ２に書込み電流ＩＲ＋１−が流れ、非書込み
側ビット線ＢＬ２にはトランジスタＴｒ６に電流ＩＲが
流れる． 従って、上記のような楕成により書込み時には読み出し
電流より大きな書込み電流ＩＲ ＋−ＩＷが当該セルＳ
１１から書込み側ビット線ＢＬＩに流れ、この書込み電
流Ｉ１１＋ＩＷが当該セル５１１の非書込み側のトラン
ジスタをオフさせるための時間の短縮に寄与する． ［発明が解決しようとする課題］ 上記のような楕成のＲＡＭでは、書込み電流ＩＲ±Ｎｌ
を大きくするほど書込み速度が向上するが、各ワード線
にはそれぞれ多数ビットが接続されていて、その多数ビ
ットで同時に書込み動作が行なわれると、各ビットで選
択されるセルの書込み電流を増大させるにつれてその書
込み電流によりアドレスデコーダ３内で電圧降下が発生
し、各ビットの書込み側ビット線に充分に高いＨレベル
の電圧を供給できなくなったり、あるいはワード線から
各ビットに同時に流れる大きな書込み１電流により同ワ
ード線が断線することがある．この結果、書込み電流の
増大には限界があるため、書込み電流の増大による書込
み速度の向上にも限界があった． この発明の目的は、アドレスデコーダ及びワード線が書
込み電流に対する負荷となること防止しながらセル情報
の書込み速度を向上させ、かつ読み出し遠．度を低下さ
せることのない半導体記憶装置を提洪するにある． ［！題を解決するための手１４］ 第１図はこの発明の原理説明図である．すなわち、同図
に示す半導体記憶装置はワード線ＷＬと一対のビット線
ＢＬを選択することにより特定のセルＳが選択され、そ
のビット線ＢＬに読み出し電流あるいは書込み電流を流
して読み出しあるいは書込み動作が行なわれる．そして
、各セルＳに接続される前記一対のビット線ＢＬには制
御回路６の動作に１いて読み出し動作時にそれぞれ同一
の読み出し電流が流され、書込み動作時には前記一対の
と・ット線のうち一方の書込み側ビット線ＢＬに前記読
み出し電流より大きい第一の書込み電流が流され、他方
の非書込み側ビット線ＢＬには前記読み出し電流より小
さい第二の書込み電流が前記第一の書込み電流に先立っ
て流される．［作用］ 運択されたセルＳに対し読み出し動作につづいて書込み
動作が行なわれると、読み出し動作時にそのセルＳに流
れていた読み出し電流より小さい第二の書込み電流が同
セルＳに流れて同セルＳの蓄積電荷が減少され、その後
読み出し電流より大きい第一の書込み電流が同セルＳに
流れてセル情報が書込まれる． ［実施例］ 以下、この発明を具体化したー実施例を第２図及び第３
図に従って説明する．なお，前記従来例と同一楕成部分
は同一符号を付してその説明を省略する． 第２図に示すように、ビット線ＢＬＩには書込み電流あ
るいは読み出し電流を流すためにマルチェミッタ楕成の
トランジスタＴｒ３１ ， Ｔｒ３２ ， Ｔｒ３３が
接続され、ビット線ＢＬ２には同じくトランジスタＴｒ
３４ ， Ｔｒ３５ ． Ｔｒ３６が接続されている．
モして一各トランジスタがオンされると．トランジスタ
Ｔｒ３３ ， Ｔｒ３６には＠流Ｉ１１１が流れ、トラ
ンジスタＴｒ３２ ， Ｔｒ３５には電流Ｉ一が流れ、
トランジスタＴｒ３１ ， Ｔｒ３４には電流ＩＲ２が
流れる．ここで電流！賀は前記従来例の書込み電流Ｉ賛
と同一値とし、電流ＩＲ１及び電流ＩＲ２はそ、の和が
前記従来例の読み出しな流ＩＲと等しいものとする．そ
して、トランジスタＴ『３２のエミッタにはトランジス
タＴ『２５のエミッタが接続されるとともにトランジス
タＴ『３５のエミγ夕にはトランジスタＴ『２４のエミ
ッタが接続され一トランジスタＴｒ２４ ， Ｔｒ２５
がオンされるとトランジスタＴｒ３２ ， Ｔｒ３５は
オフされるようになっている．トランジスタＴｒ３１
． Ｔｒ３４のエミッタにはトランジスタＴｒ３７ ，
Ｔｒａ８のエミッタが接続され、トランジスタＴｒ３
７ ， Ｔｒ３８がオンされるとトランジスタＴｒ３ｔ
， Ｔｒ３４がオフされるようになっている．トラン
ジスタＴｒ３７ ， ＴｒＧ８のベースはトランジスタ
Ｔ『３９のコレクタに接続され、そのトランジスタＴ『
３９とトランジスタＴ ｒ４０及び抵抗Ｒ３，Ｒ４で反
転回路５が楕成されている．そして、トランジスタＴ『
３９のベースは入力端子ＷＥに接続されるトランジスタ
Ｔ『１２のエミッタに接続され、トランジスタＴ『４０
のベースに接続される入力端子Ｖ ８８５にはＨレベル
とＬレベルの中問レベルの入力電圧が常時供給されてい
る．次に、上記のように構成されたＲＡＭの動作を説明
する． まず、セルＳ１１が選択されてそのセルＳ１１のセル情
報を読み出す場合を説明する．この場合にはアドレスデ
コーダ３によりワード線ＷＬＩがＨレベルとなるととも
に、コラムデコーダにより入力端子ＢＳにＨレベルの入
力信号が入力される。また、前記従来例と同様に入力端
子ＣＳにＬレベルのチップセレクト信号ＳＧＩが入力さ
れるとともに入力端子ＷＥにＨレベルの書込み制御信号
Ｓ０２が入力される．すると、前記従来例と同様にトラ
ンジスタＴｒ２４ ， Ｔｒ２５はともにオンされる．
また、トランジスタＴ『３９はオンされてＢ点は入力端
子ＢＳの電位より低いＬレベルとなるなめ、トランジス
タＴｒ３７ ， Ｔｒ３８はオフされ、トランジスタＴ
ｒ５， Ｔｒ６のベースにはトｒレベルとＬレベルの中
間レベルのベース電圧（読み出しレベル）が入力される
． 従って、上記のような状態ではコラムＣ１においてトラ
ンジスタＴｒ３ｔ ， Ｔｒ３３ ， Ｔｒ３４ ．
Ｔｒ３６がオンされ、例えばセルＳ１１にはビット線Ｂ
Ｌ２側にセル情報が格納されているとすると、ビット線
ＢＬＩにはトランジスタＴｒ５からトランジスタＴｒ３
１ ， Ｔｒ３３を経る読み出し電流Ｉ Ｒ１＋ Ｉ
Ｒ２が流れ、ビット線ＢＬ２にはワード線ＷＬ１からセ
ルＳ１１及びトランジスタＴｒ３４ ， Ｔｒ３６を経
る読み出し′＠流Ｉ Ｒ１＋ Ｉ Ｒ２が流れる．この
結果、ビヴトｍＢＬ１は読み出し電流Ｉ Ｒ１＋ Ｉ
Ｒ２でＬレベルとなるとともに、ビット線ＢＬ２は読み
出し電流１ １１１＋ Ｉ Ｒ２でＨレベルとなり、こ
のセル情報がトランジスタＴｒ７， Ｔｒ８を介してセ
ンスアンプに読み出される． この状態からセルＳ１１のセル情報を反転させる書込み
動作に移る場合を説明する． さて、書込み動作への移行にともなって入力端子ＷＥに
Ｌレベルの書込み制御信号ＳＧ２が入力されると、トラ
ンジスタＴ『３９がオフされてＢ点はＨレベルとなり、
トランジスタＴｒ３７ ， Ｔｒ３８がオンされる．す
ると、トランジスタＴｒ３１ ， Ｔｒ３４の動作が遮
断され、それまでビ・ｙト線ＢＬＩ ，ＢＬ２に流れて
いた読み出し電流Ｉ Ｒ１＋ Ｉ Ｒ２がＩＲ１のみと
なる． この状態から時間的に若干遅れてそれまでともにオン状
態であったトランジスタＴｒ２４ ． Ｔｒ２５はトラ
ンジスタＴ『２４のみがオフされ、トランジスタＴｒ５
がオフされるとともにトランジスタ１゛ｒ６がオンされ
る．すると、第３図に示すようにビット線ＢＬＩには読
み出し電流Ｉ Ｒ１＋Ｉ Ｒ２がＩＲ１のみとなってか
ら一定の遅れ時間ｔ後にワード線ＷＬ１からセルＳ１１
及びトランジスタＴｒ３２ ， Ｔｒ３３を経る書込み
電流Ｉ Ｒ１＋ Ｉ Ｗが流れ、ビット線ＢＬ２にはト
ランジスタＴｒ６から書込み電流ＩＲＩが流れる． 上記遅れ時間ｔが生じる理由を説明すると、トランジス
タＴｒ３７ ， Ｔｒ３８の反転は書込み制御信号ＳＧ
Ｉの反転に基いてトランジスタＴｒｌ２ ， Ｔ『３９
の動作を経て行なわれるが、トランジスタＴｒ２４ ，
Ｔｒ２５の動作の変化は書込み制御信号Ｓ０１の反転
に基いてトランジスタＴ『１２〜Ｔ『２３等が動作した
後に行なわれ、その動作段数に差が生じているからであ
る． 以上のようにこのＲＡＭでは、同一のセル８１１に対し
読み出し動作に続いて書込み動作を行なう場合には書込
み電流ＴＲ１＋ＩＷを流す前にまずそれまでビット線Ｂ
ＬＩ．ＢＬ２に流れていた読み出し電流Ｉ Ｒ１＋ Ｉ
Ｒ２をＩＲＩだけに減少させ、その後に書込み側ビッ
トｉＢＬ１に読み出し電流Ｉ１１１＋ Ｉ Ｒ２より大
きな書込み＠流ＩＲ１＋１−を流している．この結果、
特にセル情報を反転させるような書込み動作を行なう場
合には読み出し電流夏旧＋ Ｉ Ｒ２をＩＲＩだけに減
少させることによりセルＳ１１内でオン状態にあるトラ
ンジスタの蓄積電荷を減少させることができ、その状態
で書込み側ビット線ＢＬＩに読み出し電流Ｉ Ｒ１＋Ｉ
Ｒ２より大きな書込み電流ＩＲ１＋ＩＷを流している
ので、セルＳ１１内でそれまでオン状態にあった非書込
み側のトランジスタを速やかにオフさせることができる
．従って、アドレスデコーダ３及びワード線ＷＬ１が書
込み電流Ｉ Ｒ１＋ Ｉ Ｈに対する負荷とならない範
囲に同書込み電流Ｉ ８１＋ Ｉ １４を抑制しても書
込み速度を向上させることができる． ［発明の効果］ 以上詳述したように、この発明はワード線が書込み電流
に対する負荷となること防止しながらセル情報の書込み
速度を向上させ、かつ読み出し速度を低下させることの
ない半導体記憶装置を提供することができる優れた効果
を発揮する．
されると抵抗Ｒｌ，Ｒ２及びダイオードＤ１，Ｄ２の作
用によりトランジスタＴｒ２６ ， Ｔｒ２７は不飽和
状態でオンされる、そして、両トランジスタＴｒ２６
， Ｔｒ２７のエミッタはビット線ＢＬＩ，ＢＬ２に接
続されたトランジスタＴｒ５， Ｔｒ６のベースにＨレ
ベルとＬレベルの間の中間レベルのベース電圧を供給す
る． 従って、例えばセルＳ１１が選択されてそのセル情報が
読み出される場合にはトランジスタＴｒ２，Ｔｒ４がオ
ンされ、例えばセルＳ１１内のビット線ＢＬｌｌｌＦＩ
のトランジスタがオン状態に書込まれているとワード線
ＷＬＩからセルＳ１１及びビット線ＢＬ１を経てトラン
ジスタＴｒ２に流れる・読み出し電流ＩＲにともなって
ビヅトｉＢＬ１がＨレベルとなり、そのビット線ＢＬＩ
の電位がトランジスタＴｒ７を介してセンスアンプで読
み出される．また，ビットＩＩＢＬ２には前記ライトア
ンズの動作によりオンされるトランジスタＴｒ６から読
み出し電流ＩＲがトランジスタＴｒ４に流れ、その読み
出し電流にともなってビット線ＢＬ２がＬレベルとなる
．次に、セル３１１にセル情報を書込む場合を説明する
．第５図に示すように、書込み時には書込み制御信号Ｓ
Ｇ２がＬレベルとなり、その書込み制御信号ＳＧ２が入
力端子ＷＥに入力されると、Ａ点はＬレベルになる．す
ると，ライトアンブ４は入力端子ＯＡに入力される信号
がＨレベルであるかＬレベルであるかによってトランジ
スタＴｒ２４，Ｔ『２５の一方をオンさせるとともに他
方をオフさせる． すなわち、セルＳ１１のビット線ＢＬＩＩ′！！Ｉに情
報を書込む場合にはトランジスタＴｒ６， Ｔｒ２４の
ベースにＨレベルの信号が入力されるとともにトランジ
スタＴｒ５， Ｔｒ２ＳのベースにＬレベルの信号が出
力される．すると、トランジスタＴｒ１， Ｔｒ２，Ｔ
ｒ４， Ｔｒ６がオンされ、書込み側ビット線ＢＬＩに
はワード線ＷＬＩからセルＳ１１を経てトランジスタＴ
ｒＬ Ｔｒ２に書込み電流ＩＲ＋１−が流れ、非書込み
側ビット線ＢＬ２にはトランジスタＴｒ６に電流ＩＲが
流れる． 従って、上記のような楕成により書込み時には読み出し
電流より大きな書込み電流ＩＲ ＋−ＩＷが当該セルＳ
１１から書込み側ビット線ＢＬＩに流れ、この書込み電
流Ｉ１１＋ＩＷが当該セル５１１の非書込み側のトラン
ジスタをオフさせるための時間の短縮に寄与する． ［発明が解決しようとする課題］ 上記のような楕成のＲＡＭでは、書込み電流ＩＲ±Ｎｌ
を大きくするほど書込み速度が向上するが、各ワード線
にはそれぞれ多数ビットが接続されていて、その多数ビ
ットで同時に書込み動作が行なわれると、各ビットで選
択されるセルの書込み電流を増大させるにつれてその書
込み電流によりアドレスデコーダ３内で電圧降下が発生
し、各ビットの書込み側ビット線に充分に高いＨレベル
の電圧を供給できなくなったり、あるいはワード線から
各ビットに同時に流れる大きな書込み１電流により同ワ
ード線が断線することがある．この結果、書込み電流の
増大には限界があるため、書込み電流の増大による書込
み速度の向上にも限界があった． この発明の目的は、アドレスデコーダ及びワード線が書
込み電流に対する負荷となること防止しながらセル情報
の書込み速度を向上させ、かつ読み出し遠．度を低下さ
せることのない半導体記憶装置を提洪するにある． ［！題を解決するための手１４］ 第１図はこの発明の原理説明図である．すなわち、同図
に示す半導体記憶装置はワード線ＷＬと一対のビット線
ＢＬを選択することにより特定のセルＳが選択され、そ
のビット線ＢＬに読み出し電流あるいは書込み電流を流
して読み出しあるいは書込み動作が行なわれる．そして
、各セルＳに接続される前記一対のビット線ＢＬには制
御回路６の動作に１いて読み出し動作時にそれぞれ同一
の読み出し電流が流され、書込み動作時には前記一対の
と・ット線のうち一方の書込み側ビット線ＢＬに前記読
み出し電流より大きい第一の書込み電流が流され、他方
の非書込み側ビット線ＢＬには前記読み出し電流より小
さい第二の書込み電流が前記第一の書込み電流に先立っ
て流される．［作用］ 運択されたセルＳに対し読み出し動作につづいて書込み
動作が行なわれると、読み出し動作時にそのセルＳに流
れていた読み出し電流より小さい第二の書込み電流が同
セルＳに流れて同セルＳの蓄積電荷が減少され、その後
読み出し電流より大きい第一の書込み電流が同セルＳに
流れてセル情報が書込まれる． ［実施例］ 以下、この発明を具体化したー実施例を第２図及び第３
図に従って説明する．なお，前記従来例と同一楕成部分
は同一符号を付してその説明を省略する． 第２図に示すように、ビット線ＢＬＩには書込み電流あ
るいは読み出し電流を流すためにマルチェミッタ楕成の
トランジスタＴｒ３１ ， Ｔｒ３２ ， Ｔｒ３３が
接続され、ビット線ＢＬ２には同じくトランジスタＴｒ
３４ ， Ｔｒ３５ ． Ｔｒ３６が接続されている．
モして一各トランジスタがオンされると．トランジスタ
Ｔｒ３３ ， Ｔｒ３６には＠流Ｉ１１１が流れ、トラ
ンジスタＴｒ３２ ， Ｔｒ３５には電流Ｉ一が流れ、
トランジスタＴｒ３１ ， Ｔｒ３４には電流ＩＲ２が
流れる．ここで電流！賀は前記従来例の書込み電流Ｉ賛
と同一値とし、電流ＩＲ１及び電流ＩＲ２はそ、の和が
前記従来例の読み出しな流ＩＲと等しいものとする．そ
して、トランジスタＴ『３２のエミッタにはトランジス
タＴ『２５のエミッタが接続されるとともにトランジス
タＴ『３５のエミγ夕にはトランジスタＴ『２４のエミ
ッタが接続され一トランジスタＴｒ２４ ， Ｔｒ２５
がオンされるとトランジスタＴｒ３２ ， Ｔｒ３５は
オフされるようになっている．トランジスタＴｒ３１
． Ｔｒ３４のエミッタにはトランジスタＴｒ３７ ，
Ｔｒａ８のエミッタが接続され、トランジスタＴｒ３
７ ， Ｔｒ３８がオンされるとトランジスタＴｒ３ｔ
， Ｔｒ３４がオフされるようになっている．トラン
ジスタＴｒ３７ ， ＴｒＧ８のベースはトランジスタ
Ｔ『３９のコレクタに接続され、そのトランジスタＴ『
３９とトランジスタＴ ｒ４０及び抵抗Ｒ３，Ｒ４で反
転回路５が楕成されている．そして、トランジスタＴ『
３９のベースは入力端子ＷＥに接続されるトランジスタ
Ｔ『１２のエミッタに接続され、トランジスタＴ『４０
のベースに接続される入力端子Ｖ ８８５にはＨレベル
とＬレベルの中問レベルの入力電圧が常時供給されてい
る．次に、上記のように構成されたＲＡＭの動作を説明
する． まず、セルＳ１１が選択されてそのセルＳ１１のセル情
報を読み出す場合を説明する．この場合にはアドレスデ
コーダ３によりワード線ＷＬＩがＨレベルとなるととも
に、コラムデコーダにより入力端子ＢＳにＨレベルの入
力信号が入力される。また、前記従来例と同様に入力端
子ＣＳにＬレベルのチップセレクト信号ＳＧＩが入力さ
れるとともに入力端子ＷＥにＨレベルの書込み制御信号
Ｓ０２が入力される．すると、前記従来例と同様にトラ
ンジスタＴｒ２４ ， Ｔｒ２５はともにオンされる．
また、トランジスタＴ『３９はオンされてＢ点は入力端
子ＢＳの電位より低いＬレベルとなるなめ、トランジス
タＴｒ３７ ， Ｔｒ３８はオフされ、トランジスタＴ
ｒ５， Ｔｒ６のベースにはトｒレベルとＬレベルの中
間レベルのベース電圧（読み出しレベル）が入力される
． 従って、上記のような状態ではコラムＣ１においてトラ
ンジスタＴｒ３ｔ ， Ｔｒ３３ ， Ｔｒ３４ ．
Ｔｒ３６がオンされ、例えばセルＳ１１にはビット線Ｂ
Ｌ２側にセル情報が格納されているとすると、ビット線
ＢＬＩにはトランジスタＴｒ５からトランジスタＴｒ３
１ ， Ｔｒ３３を経る読み出し電流Ｉ Ｒ１＋ Ｉ
Ｒ２が流れ、ビット線ＢＬ２にはワード線ＷＬ１からセ
ルＳ１１及びトランジスタＴｒ３４ ， Ｔｒ３６を経
る読み出し′＠流Ｉ Ｒ１＋ Ｉ Ｒ２が流れる．この
結果、ビヴトｍＢＬ１は読み出し電流Ｉ Ｒ１＋ Ｉ
Ｒ２でＬレベルとなるとともに、ビット線ＢＬ２は読み
出し電流１ １１１＋ Ｉ Ｒ２でＨレベルとなり、こ
のセル情報がトランジスタＴｒ７， Ｔｒ８を介してセ
ンスアンプに読み出される． この状態からセルＳ１１のセル情報を反転させる書込み
動作に移る場合を説明する． さて、書込み動作への移行にともなって入力端子ＷＥに
Ｌレベルの書込み制御信号ＳＧ２が入力されると、トラ
ンジスタＴ『３９がオフされてＢ点はＨレベルとなり、
トランジスタＴｒ３７ ， Ｔｒ３８がオンされる．す
ると、トランジスタＴｒ３１ ， Ｔｒ３４の動作が遮
断され、それまでビ・ｙト線ＢＬＩ ，ＢＬ２に流れて
いた読み出し電流Ｉ Ｒ１＋ Ｉ Ｒ２がＩＲ１のみと
なる． この状態から時間的に若干遅れてそれまでともにオン状
態であったトランジスタＴｒ２４ ． Ｔｒ２５はトラ
ンジスタＴ『２４のみがオフされ、トランジスタＴｒ５
がオフされるとともにトランジスタ１゛ｒ６がオンされ
る．すると、第３図に示すようにビット線ＢＬＩには読
み出し電流Ｉ Ｒ１＋Ｉ Ｒ２がＩＲ１のみとなってか
ら一定の遅れ時間ｔ後にワード線ＷＬ１からセルＳ１１
及びトランジスタＴｒ３２ ， Ｔｒ３３を経る書込み
電流Ｉ Ｒ１＋ Ｉ Ｗが流れ、ビット線ＢＬ２にはト
ランジスタＴｒ６から書込み電流ＩＲＩが流れる． 上記遅れ時間ｔが生じる理由を説明すると、トランジス
タＴｒ３７ ， Ｔｒ３８の反転は書込み制御信号ＳＧ
Ｉの反転に基いてトランジスタＴｒｌ２ ， Ｔ『３９
の動作を経て行なわれるが、トランジスタＴｒ２４ ，
Ｔｒ２５の動作の変化は書込み制御信号Ｓ０１の反転
に基いてトランジスタＴ『１２〜Ｔ『２３等が動作した
後に行なわれ、その動作段数に差が生じているからであ
る． 以上のようにこのＲＡＭでは、同一のセル８１１に対し
読み出し動作に続いて書込み動作を行なう場合には書込
み電流ＴＲ１＋ＩＷを流す前にまずそれまでビット線Ｂ
ＬＩ．ＢＬ２に流れていた読み出し電流Ｉ Ｒ１＋ Ｉ
Ｒ２をＩＲＩだけに減少させ、その後に書込み側ビッ
トｉＢＬ１に読み出し電流Ｉ１１１＋ Ｉ Ｒ２より大
きな書込み＠流ＩＲ１＋１−を流している．この結果、
特にセル情報を反転させるような書込み動作を行なう場
合には読み出し電流夏旧＋ Ｉ Ｒ２をＩＲＩだけに減
少させることによりセルＳ１１内でオン状態にあるトラ
ンジスタの蓄積電荷を減少させることができ、その状態
で書込み側ビット線ＢＬＩに読み出し電流Ｉ Ｒ１＋Ｉ
Ｒ２より大きな書込み電流ＩＲ１＋ＩＷを流している
ので、セルＳ１１内でそれまでオン状態にあった非書込
み側のトランジスタを速やかにオフさせることができる
．従って、アドレスデコーダ３及びワード線ＷＬ１が書
込み電流Ｉ Ｒ１＋ Ｉ Ｈに対する負荷とならない範
囲に同書込み電流Ｉ ８１＋ Ｉ １４を抑制しても書
込み速度を向上させることができる． ［発明の効果］ 以上詳述したように、この発明はワード線が書込み電流
に対する負荷となること防止しながらセル情報の書込み
速度を向上させ、かつ読み出し速度を低下させることの
ない半導体記憶装置を提供することができる優れた効果
を発揮する．
第１図はこの発明の原理説明図、第２図はこの発明を具
体化した半導体記憶装置の実施例を示す回路図、第３図
はその動作を示す波形図、第４図は従来例を示す回路図
、第５図は従来例の動作を示す波形図である． 図中、ＷＬはワード線、ＢＬはビット線、Ｓは第３図 本実麿例の動作を示す波形図 第５図 従来例の動作を示す波形図
体化した半導体記憶装置の実施例を示す回路図、第３図
はその動作を示す波形図、第４図は従来例を示す回路図
、第５図は従来例の動作を示す波形図である． 図中、ＷＬはワード線、ＢＬはビット線、Ｓは第３図 本実麿例の動作を示す波形図 第５図 従来例の動作を示す波形図
Claims (1)
- 【特許請求の範囲】 １、ワード線（ＷＬ）と一対のビット線（ＢＬ）を選択
することにより特定のセル（Ｓ）を選択し、そのビット
線（ＢＬ）に読み出し電流あるいは書込み電流を流して
読み出しあるいは書込み動作を行なう半導体記憶装置に
おいて、 各セル（Ｓ）に接続される前記一対のビット線（ＢＬ）
には読み出し動作時にそれぞれ同一の読み出し電流を流
し、書込み動作時には前記一対のビット線のうち一方の
書込み側ビット線（ＢＬ）に前記読み出し電流より大き
い第一の書込み電流を流し、他方の非書込み側ビット線
（ＢＬ）には前記読み出し電流より小さい第二の書込み
電流を前記第一の書込み電流に先立って流す制御回路（
６）を備えたことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060039A JPH02239496A (ja) | 1989-03-13 | 1989-03-13 | 半導体記憶装置 |
| US07/490,920 US5083292A (en) | 1989-03-13 | 1990-03-09 | Bipolar random access memory |
| EP19900302605 EP0388119A3 (en) | 1989-03-13 | 1990-03-12 | Bipolar random acces memory |
| KR9003333A KR930008576B1 (en) | 1989-03-13 | 1990-03-13 | Bipolar random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060039A JPH02239496A (ja) | 1989-03-13 | 1989-03-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02239496A true JPH02239496A (ja) | 1990-09-21 |
Family
ID=13130536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060039A Pending JPH02239496A (ja) | 1989-03-13 | 1989-03-13 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5083292A (ja) |
| EP (1) | EP0388119A3 (ja) |
| JP (1) | JPH02239496A (ja) |
| KR (1) | KR930008576B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778482A (ja) * | 1993-09-08 | 1995-03-20 | Nec Corp | 半導体記憶回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9449669B2 (en) * | 2014-09-25 | 2016-09-20 | Kilopass Technology, Inc. | Cross-coupled thyristor SRAM circuits and methods of operation |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3174058A (en) * | 1961-10-02 | 1965-03-16 | Ibm | Bilateral current driver |
| US3786442A (en) * | 1972-02-24 | 1974-01-15 | Cogar Corp | Rapid recovery circuit for capacitively loaded bit lines |
| JPS59914B2 (ja) * | 1979-08-23 | 1984-01-09 | 富士通株式会社 | 半導体記憶装置 |
| JPS5841596B2 (ja) * | 1980-11-28 | 1983-09-13 | 富士通株式会社 | スタティック型半導体記憶装置 |
| JPS583184A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS58155595A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | バイポ−ラ型ｒａｍ |
| JPS593784A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| US4742488A (en) * | 1982-10-25 | 1988-05-03 | Advanced Micro Devices, Inc. | Sense amplifier/write circuit for semiconductor memories |
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| JPS6066388A (ja) * | 1983-09-22 | 1985-04-16 | Fujitsu Ltd | 半導体記憶装置 |
| US4663741A (en) * | 1984-10-16 | 1987-05-05 | Trilogy Systems Corporation | Strobed access semiconductor memory system |
| JPS6280895A (ja) * | 1985-10-04 | 1987-04-14 | Fujitsu Ltd | 半導体メモリ |
| JPS6323357A (ja) * | 1986-06-14 | 1988-01-30 | Agency Of Ind Science & Technol | 半導体記憶装置 |
| US4853898A (en) * | 1988-02-11 | 1989-08-01 | Digital Equipment Corporation | Bipolar ram having state dependent write current |
-
1989
- 1989-03-13 JP JP1060039A patent/JPH02239496A/ja active Pending
-
1990
- 1990-03-09 US US07/490,920 patent/US5083292A/en not_active Expired - Fee Related
- 1990-03-12 EP EP19900302605 patent/EP0388119A3/en not_active Ceased
- 1990-03-13 KR KR9003333A patent/KR930008576B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778482A (ja) * | 1993-09-08 | 1995-03-20 | Nec Corp | 半導体記憶回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0388119A3 (en) | 1992-12-16 |
| KR930008576B1 (en) | 1993-09-09 |
| EP0388119A2 (en) | 1990-09-19 |
| US5083292A (en) | 1992-01-21 |
| KR900015151A (ko) | 1990-10-26 |
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