JPS6323357A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6323357A JPS6323357A JP61138630A JP13863086A JPS6323357A JP S6323357 A JPS6323357 A JP S6323357A JP 61138630 A JP61138630 A JP 61138630A JP 13863086 A JP13863086 A JP 13863086A JP S6323357 A JPS6323357 A JP S6323357A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
-
- H—ELECTRICITY
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- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置において、エミッタ層とベー
ス層との間に形成された超格子層からなるエミッタ側ポ
テンシャル・バリア層ならびにベース層とコレクタ層と
の間に形成されたコレクタ側ポテンシャル・バリア層を
有してなり、微分負性抵抗特性を持つ記1□a能動素子
と、その記憶能動素子のベース・エミソク間に挿入され
た電流源と、同じくその記1.a能動素子のベースに選
択的に信号を与える手段を備えてなる構成を有し、ベー
ス側を制御して前記記憶能動素子における複数の安定状
態の何れかを任意に選択できるようにし、コレクタ側或
いはエミッタ側から、その複数の安定状態の何れかに対
応する信号を取出すことにより、構成が簡単で且つ高速
のメモリ動作が可能であるようにしたものである。
ス層との間に形成された超格子層からなるエミッタ側ポ
テンシャル・バリア層ならびにベース層とコレクタ層と
の間に形成されたコレクタ側ポテンシャル・バリア層を
有してなり、微分負性抵抗特性を持つ記1□a能動素子
と、その記憶能動素子のベース・エミソク間に挿入され
た電流源と、同じくその記1.a能動素子のベースに選
択的に信号を与える手段を備えてなる構成を有し、ベー
ス側を制御して前記記憶能動素子における複数の安定状
態の何れかを任意に選択できるようにし、コレクタ側或
いはエミッタ側から、その複数の安定状態の何れかに対
応する信号を取出すことにより、構成が簡単で且つ高速
のメモリ動作が可能であるようにしたものである。
本発明は、共鳴トンネリング効果を利用するl・ランジ
スタ(resonant−tunneling tra
nsistor以下RHETと略す)を記憶能動素子と
する半導体記憶装置に関する。
スタ(resonant−tunneling tra
nsistor以下RHETと略す)を記憶能動素子と
する半導体記憶装置に関する。
現在まで、多くの種類の半導体記憶装置が実用化されて
きたが、その高速化と高集積化に対する要求は止ること
を知らない。然しなから、微細加工における技術限界、
配線容量増大に起因する遅延時間の増大等が理由となり
、前記要求への対応は次第に頭打ちの状態に成りつつあ
る。これを打開するためには、能動素子自体を高速化す
ると共に、新しい機能を持つ−ようにし、半導体肥土、
a装置としての機能を損なうことな(、素子数を低減し
且つ高速となるようにしなければならない。因に、実用
的なスタティック・メモリ・セルを構成するには、通常
、電界効果型トランジスタを用いた回路では最低4個の
トランジスタが必要である。また、バイポーラトランジ
スタを用いた回路では、2個のトランジスタで実現でき
るが、4端子(ダブル・エミッタ)のトランジスタが必
要である。
きたが、その高速化と高集積化に対する要求は止ること
を知らない。然しなから、微細加工における技術限界、
配線容量増大に起因する遅延時間の増大等が理由となり
、前記要求への対応は次第に頭打ちの状態に成りつつあ
る。これを打開するためには、能動素子自体を高速化す
ると共に、新しい機能を持つ−ようにし、半導体肥土、
a装置としての機能を損なうことな(、素子数を低減し
且つ高速となるようにしなければならない。因に、実用
的なスタティック・メモリ・セルを構成するには、通常
、電界効果型トランジスタを用いた回路では最低4個の
トランジスタが必要である。また、バイポーラトランジ
スタを用いた回路では、2個のトランジスタで実現でき
るが、4端子(ダブル・エミッタ)のトランジスタが必
要である。
(発明が解決しようとする問題点〕
上記のように、今後、半導体記憶装置のあるべき一つの
姿として、高速であることは勿論のこと、構成素子数を
少なくしたものが挙げられる。然しなから、そのような
半導体記憶装置が実現されていないのは、それを構成す
るに適した記憶能動素子が存在しないことが原因になっ
ていると考えられる。そこで本発明は、共鳴トンネリン
グリノ果を利用するトランジスタ、例えばRHETを用
いることにより、構成が簡単で動作が高速である半導体
記憶装置を得ようとするものである。
姿として、高速であることは勿論のこと、構成素子数を
少なくしたものが挙げられる。然しなから、そのような
半導体記憶装置が実現されていないのは、それを構成す
るに適した記憶能動素子が存在しないことが原因になっ
ていると考えられる。そこで本発明は、共鳴トンネリン
グリノ果を利用するトランジスタ、例えばRHETを用
いることにより、構成が簡単で動作が高速である半導体
記憶装置を得ようとするものである。
本発明は、アドレス線(AL) 、書込み線(礼)およ
び読取り線(RL)とを有し、該アドレスと書込み線お
よび読取り線との交差点にメモリセルが接続してなる半
導体記憶装置において、該メモリセルは、エミッタ層と
ベース層との間に形成された超格子層からなるエミッタ
例ポテンシャル・バリア層ならびにベース層とコレクタ
層との間に形成されたコレクク側ポテンシャル・バリア
層を有してなり、そのベース・エミッタ間の電圧−電流
特性に微分負性抵抗領域を有する記憶能動素子(QR)
と、該記憶能動素子のベース・エミッタ間に接続され該
記憶能動素子に複数の安定状態をとらせるための電流源
と、該書込み線と該記憶能動素子のベース間に挿入され
、該アドレス線の信号により制御されるスイッチング素
子(QS)と、該記憶能動素子のコレクタ側或いは、エ
ミッタ側と咳読取り線との間に挿入されメモリの読取り
時に該複数の安定状態の何れかに対応する信号を伝達す
る素子とを(L’wることを特徴とする半導体記憶装置
を提供するものである。
び読取り線(RL)とを有し、該アドレスと書込み線お
よび読取り線との交差点にメモリセルが接続してなる半
導体記憶装置において、該メモリセルは、エミッタ層と
ベース層との間に形成された超格子層からなるエミッタ
例ポテンシャル・バリア層ならびにベース層とコレクタ
層との間に形成されたコレクク側ポテンシャル・バリア
層を有してなり、そのベース・エミッタ間の電圧−電流
特性に微分負性抵抗領域を有する記憶能動素子(QR)
と、該記憶能動素子のベース・エミッタ間に接続され該
記憶能動素子に複数の安定状態をとらせるための電流源
と、該書込み線と該記憶能動素子のベース間に挿入され
、該アドレス線の信号により制御されるスイッチング素
子(QS)と、該記憶能動素子のコレクタ側或いは、エ
ミッタ側と咳読取り線との間に挿入されメモリの読取り
時に該複数の安定状態の何れかに対応する信号を伝達す
る素子とを(L’wることを特徴とする半導体記憶装置
を提供するものである。
RHET等の共鳴I・ンネリング効果を利用するトラン
ジスタは、その動作速度が極めて高速である。そして、
上記のようにそのベース・エミッタ間の電圧−電流特性
に微分負性特性をもたせることができる。そのため、ベ
ース側を制御して前記記憶能動素子における二つの安定
状態の何れが一方を意図した時に選択できるようにし、
コレクタ側或いはエミッタ側から、その二つの安定状態
の何れか一方に対応する信号を取出すことにより、構成
が簡単で且つ高速なメモリ動作が可能になる。
ジスタは、その動作速度が極めて高速である。そして、
上記のようにそのベース・エミッタ間の電圧−電流特性
に微分負性特性をもたせることができる。そのため、ベ
ース側を制御して前記記憶能動素子における二つの安定
状態の何れが一方を意図した時に選択できるようにし、
コレクタ側或いはエミッタ側から、その二つの安定状態
の何れか一方に対応する信号を取出すことにより、構成
が簡単で且つ高速なメモリ動作が可能になる。
先ず、本発明に係る半導体記憶装置を実現するのに用い
た記1.す能動素子の一つであるR HE Tについて
説明する。
た記1.す能動素子の一つであるR HE Tについて
説明する。
第2図が本発明の実施例に用いたRHETを説明するた
めの図であり、(A)は要部切断側面図(B)は図(A
)に対応させたエネルギ・バンド・ダイアグラムをそれ
ぞれ表している。
めの図であり、(A)は要部切断側面図(B)は図(A
)に対応させたエネルギ・バンド・ダイアグラムをそれ
ぞれ表している。
第2図(A)において、1はn+型GaAs:]レクタ
層、2はAβ−/Ga1−yAsコレクタ惧1ボテンシ
ャル・バリア層、3はn+型GaAsベース層、4は圧
路−7’[,5はn+型GaAsエミッタ層、6はエミ
ッタ電極、7はベース電極、8はコレクタ電極をそれぞ
れ示している。また、第2図(B)において、Ecは伝
導帯の底、EFはフェルミ・レベル、Exはサブ・バン
ドのエネルギ・レベルをそれぞれ示している。なお、超
格子層4はA l xcal−X Asバリアi4Aと
GaAsウェルi4Bとから成っていて、図示例では二
つのバリア層と一つのウェル層で構成されているが、必
要であれば複数のウェル層およびそれを形成するための
バリア層を用いてもよい。
層、2はAβ−/Ga1−yAsコレクタ惧1ボテンシ
ャル・バリア層、3はn+型GaAsベース層、4は圧
路−7’[,5はn+型GaAsエミッタ層、6はエミ
ッタ電極、7はベース電極、8はコレクタ電極をそれぞ
れ示している。また、第2図(B)において、Ecは伝
導帯の底、EFはフェルミ・レベル、Exはサブ・バン
ドのエネルギ・レベルをそれぞれ示している。なお、超
格子層4はA l xcal−X Asバリアi4Aと
GaAsウェルi4Bとから成っていて、図示例では二
つのバリア層と一つのウェル層で構成されているが、必
要であれば複数のウェル層およびそれを形成するための
バリア層を用いてもよい。
第3図(A)から(D)はRHETの動作原理を説明す
る為のエネルギ・バンド・ダイアグラムを表し、第2図
において用いた記号を同一記号は同部分を示すか同じ怠
味を持つように用いている。
る為のエネルギ・バンド・ダイアグラムを表し、第2図
において用いた記号を同一記号は同部分を示すか同じ怠
味を持つように用いている。
第3図において、Exはウェル層4B内に生成されるサ
ブ・バンドのエネルギ・レベル、qはキャリア(電子)
の電荷量、φCはコレクタ測ポテンシャル・バリア層2
とベース層3.′との間における伝導帯底不連続値(c
onduction band discontin
uitい、VBEはベース・エネルギ間電圧をそれぞれ
示している。
ブ・バンドのエネルギ・レベル、qはキャリア(電子)
の電荷量、φCはコレクタ測ポテンシャル・バリア層2
とベース層3.′との間における伝導帯底不連続値(c
onduction band discontin
uitい、VBEはベース・エネルギ間電圧をそれぞれ
示している。
第3図(A)はベース・エネルギ間電圧VBEが0か或
いはOに近い場合に於けるエネルギ・バンド・ダイアグ
ラムである。図示の状態では、コレクタ・エミッタ間に
電圧VCEが印加されているが、ベース・エミッタ間電
圧がVBEが殆どOであるので、エミッタ層5に於ける
エネルギ・レベルがウェル層4Bに於けるサブ・バンド
のエネルギ・レベルExと相違しているため、エミッタ
層5に於ける電子は超格子層4をトンネリングしてベー
ス層3に抜けることは不可能であり、したがって、RH
ETには電流が流れていない。
いはOに近い場合に於けるエネルギ・バンド・ダイアグ
ラムである。図示の状態では、コレクタ・エミッタ間に
電圧VCEが印加されているが、ベース・エミッタ間電
圧がVBEが殆どOであるので、エミッタ層5に於ける
エネルギ・レベルがウェル層4Bに於けるサブ・バンド
のエネルギ・レベルExと相違しているため、エミッタ
層5に於ける電子は超格子層4をトンネリングしてベー
ス層3に抜けることは不可能であり、したがって、RH
ETには電流が流れていない。
第3図(B)はベース・エミッタ間電圧VBEが2 E
x / qに殆ど等しい場合に於けるエネルギ・ハン
ド・ダイアグラムである。図示の状態では、エミッタ層
5に於けるエネルギ・レベルがウェルj54Bに於ける
サブ・バンドのエネルギ・レベルExと整合するため、
エミッタ層5に於ける電子は共鳴トンネリング効果で超
格子層4を抜けてベース層3に注入され、そこでポテン
シャル・エネルギ(=2Ex)が運動エネルギに変換さ
れるので、電子は所謂ホットな状態となり、ベース層3
をパリスティックに通過してコレクタ層1に到達するも
のである。
x / qに殆ど等しい場合に於けるエネルギ・ハン
ド・ダイアグラムである。図示の状態では、エミッタ層
5に於けるエネルギ・レベルがウェルj54Bに於ける
サブ・バンドのエネルギ・レベルExと整合するため、
エミッタ層5に於ける電子は共鳴トンネリング効果で超
格子層4を抜けてベース層3に注入され、そこでポテン
シャル・エネルギ(=2Ex)が運動エネルギに変換さ
れるので、電子は所謂ホットな状態となり、ベース層3
をパリスティックに通過してコレクタ層1に到達するも
のである。
しかしながら、コレクタ・バリアの高さを2Exより太
き(採っておくと、電子は殆どがコレクタ・バリアによ
って遮られて、コレクタ電流とならずベース電流となる
。
き(採っておくと、電子は殆どがコレクタ・バリアによ
って遮られて、コレクタ電流とならずベース電流となる
。
第3図(C)はベース・エミッタ間電圧VBEが2Ex
/qより大きい場合に於けるエネルギ・ハンド・ダイア
グラムである。図示の状態では、エミッタ層5に於ける
エネルギ・レベルがウェル層4Bに於けるサブ・バンド
のエネルギ・レベルExより高くなってしまうので共鳴
トンネリング効果は発生せず、再びエミッタ層5がらベ
ース層3に1友ける電子はなくなって電流は低減される
。
/qより大きい場合に於けるエネルギ・ハンド・ダイア
グラムである。図示の状態では、エミッタ層5に於ける
エネルギ・レベルがウェル層4Bに於けるサブ・バンド
のエネルギ・レベルExより高くなってしまうので共鳴
トンネリング効果は発生せず、再びエミッタ層5がらベ
ース層3に1友ける電子はなくなって電流は低減される
。
第3図(D)はベース・エミッタ間電圧VBEが2Ex
/qよりかなり大きい場合に於けるエネルギ・ハンド・
ダイアグラムである。図示の状態では、二つのバリア層
4A、4Bのうち、ベース層3に近い側バリア+= 4
Aはエミッタ層のエネルギ・レベルに比べて、低くな
っているので、電子はエミッタ層5に近い側のバリア層
4Aを直接トンネリングする。しかも、この時の電子は
コレクタ・バリアを越えるのに充分なエネルギを持つの
で、コレクタ・バリアを越えて、コレクタ層1に到達す
る。
/qよりかなり大きい場合に於けるエネルギ・ハンド・
ダイアグラムである。図示の状態では、二つのバリア層
4A、4Bのうち、ベース層3に近い側バリア+= 4
Aはエミッタ層のエネルギ・レベルに比べて、低くな
っているので、電子はエミッタ層5に近い側のバリア層
4Aを直接トンネリングする。しかも、この時の電子は
コレクタ・バリアを越えるのに充分なエネルギを持つの
で、コレクタ・バリアを越えて、コレクタ層1に到達す
る。
第4図は前記で説明したようなRHETにおけるベース
・エミッタ間電圧VBE)ンネリングベース電流IBお
よび、コレクタ電流Icとの関係を説明する線図である
。図では、横軸にベース・エミッタ間電圧を、縦軸には
、ベース電流IBおよび、コレクタ電流1cをそれぞれ
採っである。図から明らかなように、RHETに於ける
VBE対IBの関係において、所謂、共鳴トンネリング
効果に依る微分負性抵抗領域が存在している。したがっ
て、この特性を利用すれば、RHETを記憶能動素子と
して動作させることが可能である。
・エミッタ間電圧VBE)ンネリングベース電流IBお
よび、コレクタ電流Icとの関係を説明する線図である
。図では、横軸にベース・エミッタ間電圧を、縦軸には
、ベース電流IBおよび、コレクタ電流1cをそれぞれ
採っである。図から明らかなように、RHETに於ける
VBE対IBの関係において、所謂、共鳴トンネリング
効果に依る微分負性抵抗領域が存在している。したがっ
て、この特性を利用すれば、RHETを記憶能動素子と
して動作させることが可能である。
第1図は本発明に於ける半導体記憶装置の原理を説明す
るための要部回路図を表している。図において、一つの
単位記憶回路くメモリセル)MCを示してあり、QRは
RHETである記1.a能動素子、QSはスイッチング
素子、R,は負荷抵抗、RBは電流源抵抗、ALはアド
レス線、W Lは書込み線、RLは読取り線、Nは接続
点、VccLおよびV cc2は正側電源レベルをそれ
ぞれ表している。RHET (QR)のコレクタと負荷
抵抗R。
るための要部回路図を表している。図において、一つの
単位記憶回路くメモリセル)MCを示してあり、QRは
RHETである記1.a能動素子、QSはスイッチング
素子、R,は負荷抵抗、RBは電流源抵抗、ALはアド
レス線、W Lは書込み線、RLは読取り線、Nは接続
点、VccLおよびV cc2は正側電源レベルをそれ
ぞれ表している。RHET (QR)のコレクタと負荷
抵抗R。
の接続点Nは結合容量Ccを介して、読取り線RLに接
続している。第7図に隣接メモリセルを含む半導体記憶
装置の構成を示してあり、実際の半導体記憶装置におい
ては、第1図のメモリセルMCが書込み線WL l+
WL 3+ −と読取り線RL。
続している。第7図に隣接メモリセルを含む半導体記憶
装置の構成を示してあり、実際の半導体記憶装置におい
ては、第1図のメモリセルMCが書込み線WL l+
WL 3+ −と読取り線RL。
、RL2. ・・−とアドレス線、AL +、AL
2.・−・の交差点毎に配設される。なお、第7図にお
いて、先の第1図の記号と同記号は同一部分または同じ
意味で用いている。第1図または第7図に図示のように
、記1.a能動素子QRのベースに電流源抵抗RBを介
して、正側電源レベルVcclを供給する電源に接続す
ると、ベース・エミッタ間には一種の定電流源が挿入さ
れたことと等価になり、その際のベース・エミッタ間電
圧VBEとベース電流IBとの関係は第5図(A)に見
られる通りである。
2.・−・の交差点毎に配設される。なお、第7図にお
いて、先の第1図の記号と同記号は同一部分または同じ
意味で用いている。第1図または第7図に図示のように
、記1.a能動素子QRのベースに電流源抵抗RBを介
して、正側電源レベルVcclを供給する電源に接続す
ると、ベース・エミッタ間には一種の定電流源が挿入さ
れたことと等価になり、その際のベース・エミッタ間電
圧VBEとベース電流IBとの関係は第5図(A)に見
られる通りである。
図では、横軸にベース・エミッタ間電圧V BBEを、
縦軸には、ベース電流Inを採ってあり、CLは特性線
、LLはスイッチング素子QSが○FFの状態の時の負
荷線、L L 11はスイ・7チング素子QSがON状
態で且つ書込み線WLが高いレベルの時の負荷線、LL
Lはスイッチング素子QSがON状態で且つ書込み線W
Lが低いレベルの時の負荷線、A、B、CおよびDは安
定点をそれぞれ示している。
縦軸には、ベース電流Inを採ってあり、CLは特性線
、LLはスイッチング素子QSが○FFの状態の時の負
荷線、L L 11はスイ・7チング素子QSがON状
態で且つ書込み線WLが高いレベルの時の負荷線、LL
Lはスイッチング素子QSがON状態で且つ書込み線W
Lが低いレベルの時の負荷線、A、B、CおよびDは安
定点をそれぞれ示している。
スイッチング素子QSがOFF伏態状態L)の時は、図
から明らかであるが、記憶能動素子QRは安定点Aおよ
びBに見られるように二つの安定状態を維持することが
できる。
から明らかであるが、記憶能動素子QRは安定点Aおよ
びBに見られるように二つの安定状態を維持することが
できる。
スイッチング素子QSがOFF状=<r−L)からON
状態、そして再びOFF状態と遷移すると、書込み線W
Lが高いレベル(Lll)の時には一安定点はAもしく
はBからCを経てBへ遷移する。
状態、そして再びOFF状態と遷移すると、書込み線W
Lが高いレベル(Lll)の時には一安定点はAもしく
はBからCを経てBへ遷移する。
書込み線WLが低いレベル(LLL)の時には、安定点
はAもしくはBからDを経て八へ遷移する。
はAもしくはBからDを経て八へ遷移する。
以上のように、スイッチング素子QSにより記憶能動素
子QRは二つの安定点AおよびBに見られるように二つ
の安定状態の何れか一方から他方へ遷移させることがで
きる。
子QRは二つの安定点AおよびBに見られるように二つ
の安定状態の何れか一方から他方へ遷移させることがで
きる。
第5図(B)はベース・エミッタ間電圧VBEとコレク
タ電流Tcとの関係を示したものである。
タ電流Tcとの関係を示したものである。
図では、横軸にベース・エミッタ間電圧VBEを第5図
(A)と同じスケールで、縦軸には、コレクタ電流Tc
を採っである。点EおよびFはそれぞれ第5図(A)に
おける安定点AおよびBに対応した点である。安定点B
に於いては、コレクタ電流〔図(B)のFに対応する〕
は多く流れているために、負荷抵抗RLにより記憶能動
素子QRのコレクタレベルは低くなり、安定点へに於い
ては、コレクタ電流〔図(B)のEに対応する〕は少し
しか流れていないため、コレクタのレベルは高くなる。
(A)と同じスケールで、縦軸には、コレクタ電流Tc
を採っである。点EおよびFはそれぞれ第5図(A)に
おける安定点AおよびBに対応した点である。安定点B
に於いては、コレクタ電流〔図(B)のFに対応する〕
は多く流れているために、負荷抵抗RLにより記憶能動
素子QRのコレクタレベルは低くなり、安定点へに於い
ては、コレクタ電流〔図(B)のEに対応する〕は少し
しか流れていないため、コレクタのレベルは高くなる。
以上のことから、メモリの書込み時には、特定のメモリ
セルに接続したアドレス線ALと読取り線RLをハイレ
ベルにして、書込み線WLの電位をハイレベルまたはロ
ウレベルにすることにより、ハイレベル(情幸し1)ま
たはロウレベル(清幸しO)をメモリセルに書込むこと
ができる。
セルに接続したアドレス線ALと読取り線RLをハイレ
ベルにして、書込み線WLの電位をハイレベルまたはロ
ウレベルにすることにより、ハイレベル(情幸し1)ま
たはロウレベル(清幸しO)をメモリセルに書込むこと
ができる。
読取りの際には、スイッチング素子QSをON状態にし
ておき、書込み線のレベルを記憶能動素子QRの状態が
遷移しない!f!囲で変化させてやり、その際の記憶能
動素子QRのコレクタの電位の変化を読取り線RLを通
して読取る。その際のへ一ス・エミッタ間電圧VBEと
ベース電流rB及び、コレクタ電流Tcとの関係を説明
する図が第6図である。第6図では第5図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとさする。また、■、■の間の斜線部分は、記憶能
動素子QRO状慇が変化しない負荷線の範囲である。こ
の■、■の範囲で負荷線を振る、すなわち、書込み線の
レベルを変化させた時の、コレクタ電流の変化は、二つ
の安定点AおよびBのうち、安定点への近傍においては
、殆ど変化しないのに対して、安定点Bの近傍では、大
きく変化することが、図より明らかである。また、コレ
クタ電流の変化は接合点Nの電位の変化となる。
ておき、書込み線のレベルを記憶能動素子QRの状態が
遷移しない!f!囲で変化させてやり、その際の記憶能
動素子QRのコレクタの電位の変化を読取り線RLを通
して読取る。その際のへ一ス・エミッタ間電圧VBEと
ベース電流rB及び、コレクタ電流Tcとの関係を説明
する図が第6図である。第6図では第5図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとさする。また、■、■の間の斜線部分は、記憶能
動素子QRO状慇が変化しない負荷線の範囲である。こ
の■、■の範囲で負荷線を振る、すなわち、書込み線の
レベルを変化させた時の、コレクタ電流の変化は、二つ
の安定点AおよびBのうち、安定点への近傍においては
、殆ど変化しないのに対して、安定点Bの近傍では、大
きく変化することが、図より明らかである。また、コレ
クタ電流の変化は接合点Nの電位の変化となる。
以上のように、書込み線のレベルを適当に変化させるこ
とにより、記憶能動素子QRの二つの安定状態を破壊す
ることなく、結合容iCcおよび読取り線RLを通して
検出できる。
とにより、記憶能動素子QRの二つの安定状態を破壊す
ることなく、結合容iCcおよび読取り線RLを通して
検出できる。
本実施例の構成によると、記憶能動素子であるRHET
において発生する共鳴トンネリング効果はそのベースに
二つの安定状態を現出させることが可能であり、この二
つの安定状態をベース側からの信号で任意に遷移させる
ことができ、これを利用して半導体記憶装置を構成する
と、従来、電界効果トランジスタを用いた回路では最低
4個のトランジスタが必要であった、或いはバイポーラ
トランジスタを用いた回路では最低2個のトランジスタ
で実現できるもののエミッタが二つある複雑なl・ラン
ジスタが必要であったものが、2個のトランジスタを用
いるのみで実現でき、しがもその動作は安定である。
において発生する共鳴トンネリング効果はそのベースに
二つの安定状態を現出させることが可能であり、この二
つの安定状態をベース側からの信号で任意に遷移させる
ことができ、これを利用して半導体記憶装置を構成する
と、従来、電界効果トランジスタを用いた回路では最低
4個のトランジスタが必要であった、或いはバイポーラ
トランジスタを用いた回路では最低2個のトランジスタ
で実現できるもののエミッタが二つある複雑なl・ラン
ジスタが必要であったものが、2個のトランジスタを用
いるのみで実現でき、しがもその動作は安定である。
以下に、第1図において説明した半導体記憶装置におけ
る諸要素に対して、次のような定数を与えてメモリ動作
をさせ、接続点Nがらプローブで出力を取出して観測し
た結果を示す。
る諸要素に対して、次のような定数を与えてメモリ動作
をさせ、接続点Nがらプローブで出力を取出して観測し
た結果を示す。
RB’:1.5 CKΩ〕
Ro :10(KΩ〕
Vccl : 1 (V)
Vcc2 : 1 (V)
この半導体記憶装置の動作、即ち、アドレス線AL、書
込み線WL、読取り線RL、接続点Nにおける電位の推
移をタイミング・チャーI−にして示す左第8図に見ら
れる通りである。第8図において、第1図において用い
た記号と同記号は同部分を示すか、或いは同じ意味を持
つものとする。
込み線WL、読取り線RL、接続点Nにおける電位の推
移をタイミング・チャーI−にして示す左第8図に見ら
れる通りである。第8図において、第1図において用い
た記号と同記号は同部分を示すか、或いは同じ意味を持
つものとする。
図示の電位波形から、記1.a能動素子QRが間違いな
くメモリ動作をしていることが看取される。
くメモリ動作をしていることが看取される。
なお、本実施例について第1図または対7図のメモリセ
ルの読取り時に書込み線〜’l/Lの電位を振るように
説明したが、これにかえて、書込み線WLの電位を記憶
能動素子QRの状態が変化しない範囲でハイレベルにし
ておき、アドレス線ALの電位をハイレベル/ロウレベ
ルに交互に変化させスイッチング素子QSの0N10F
Fを繰返すことにより行なうことができる。その際、第
6図を参照すると、スイッチング素子QSがONの時■
の負荷線となり、スイッチング素子QSがOFFの時負
荷線はLLとなるから、前記と同様に安定点A点近傍で
のコレクタ電/Rr cの変化とB点近傍でのTcの変
化の違いにより、メモリの情報を読出すことが可能とな
る。
ルの読取り時に書込み線〜’l/Lの電位を振るように
説明したが、これにかえて、書込み線WLの電位を記憶
能動素子QRの状態が変化しない範囲でハイレベルにし
ておき、アドレス線ALの電位をハイレベル/ロウレベ
ルに交互に変化させスイッチング素子QSの0N10F
Fを繰返すことにより行なうことができる。その際、第
6図を参照すると、スイッチング素子QSがONの時■
の負荷線となり、スイッチング素子QSがOFFの時負
荷線はLLとなるから、前記と同様に安定点A点近傍で
のコレクタ電/Rr cの変化とB点近傍でのTcの変
化の違いにより、メモリの情報を読出すことが可能とな
る。
次に、本発明の他の実施例の半導体記憶装置のセル領域
を第9図に示している。第9図において、第1図或いは
第7図において用いた記号と同記号は同一部分を表すか
同一の意味で用いている。この実施例では、メモリセル
の内容を書込み線W Lの電(立を1辰ることなく、R
,HET(QR)のコレクタ電位の高低を出力トランス
ファーゲーhQcを介して読出すように構成している。
を第9図に示している。第9図において、第1図或いは
第7図において用いた記号と同記号は同一部分を表すか
同一の意味で用いている。この実施例では、メモリセル
の内容を書込み線W Lの電(立を1辰ることなく、R
,HET(QR)のコレクタ電位の高低を出力トランス
ファーゲーhQcを介して読出すように構成している。
特定のメモリセルが選択される場合、そのメモリセルが
接続した特定のアドレス線(A L + 、 A L
2−・の−っ)のみが選択され、その電位がハイレベ
ルとなり、その電位がメモリセルの出カドランスファー
ゲートに印加されゲートが開き、そのメモリセルが接続
した読取り線RLにメモリの情報が読出される。
接続した特定のアドレス線(A L + 、 A L
2−・の−っ)のみが選択され、その電位がハイレベ
ルとなり、その電位がメモリセルの出カドランスファー
ゲートに印加されゲートが開き、そのメモリセルが接続
した読取り線RLにメモリの情報が読出される。
なお、以上の実施例において、量子井戸の準位が一つの
場合を示したが、量子井戸の準位が二つ以上で、微分食
性抵抗領域が二つ以上出現する記憶能動素子を用いる場
合には、安定点が三つ以上となり、それに対応して三つ
以上のコレクタ電位値を検出することができ、多値メモ
リを実現することが可能となる。また、本発明に適用さ
れる記1、g能動素子は、量子井戸を複数備える構造で
も良く、また、コレクタ・バリアをヘテロ接合で構成す
る例を示したが、PN接合バリアで構成しても良い、ま
た、本発明に通用する記1.な能動素子として、電子が
共鳴トンネリングする素子を示したが、正孔が共鳴トン
ネリングする素子を用いることもできる。
場合を示したが、量子井戸の準位が二つ以上で、微分食
性抵抗領域が二つ以上出現する記憶能動素子を用いる場
合には、安定点が三つ以上となり、それに対応して三つ
以上のコレクタ電位値を検出することができ、多値メモ
リを実現することが可能となる。また、本発明に適用さ
れる記1、g能動素子は、量子井戸を複数備える構造で
も良く、また、コレクタ・バリアをヘテロ接合で構成す
る例を示したが、PN接合バリアで構成しても良い、ま
た、本発明に通用する記1.な能動素子として、電子が
共鳴トンネリングする素子を示したが、正孔が共鳴トン
ネリングする素子を用いることもできる。
以上のように、本発明に依る半導体記1Q装置では、エ
ミッタ層とベース層との間に形成された超格子からなる
エミッタ側ポテンシャル・バリア層ならびにベース層と
コレクタ層を有してなる記憶能動素子と、該記1.H能
動素子のベースに二つの安定状態をとらせるためにベー
ス・エミッタ間に接続された電流源、前記記1.a能動
素子のベースに選択的に信号を与えて前記二つの安定状
態の何れか一方から他方へ言回した時に遷移させるため
の手段とを備えた構造になっており、この構造によると
、RHE Tである記憶能動素子に於いては、その共鳴
トンネリング効果に依って、ベースに二つの安定状態を
実現させることができ、そして、この二つの安定状態は
ベース側からの信号で任息に遷移させることが可能であ
るため、僅か2個の3端子の能動素子を用いることによ
って、安定なスタティック・メモリ・セルとして動作さ
せることができ、半導体記憶装置の高り−積化ならびに
高速化に有利である。
ミッタ層とベース層との間に形成された超格子からなる
エミッタ側ポテンシャル・バリア層ならびにベース層と
コレクタ層を有してなる記憶能動素子と、該記1.H能
動素子のベースに二つの安定状態をとらせるためにベー
ス・エミッタ間に接続された電流源、前記記1.a能動
素子のベースに選択的に信号を与えて前記二つの安定状
態の何れか一方から他方へ言回した時に遷移させるため
の手段とを備えた構造になっており、この構造によると
、RHE Tである記憶能動素子に於いては、その共鳴
トンネリング効果に依って、ベースに二つの安定状態を
実現させることができ、そして、この二つの安定状態は
ベース側からの信号で任息に遷移させることが可能であ
るため、僅か2個の3端子の能動素子を用いることによ
って、安定なスタティック・メモリ・セルとして動作さ
せることができ、半導体記憶装置の高り−積化ならびに
高速化に有利である。
第1図は本発明に係る半導体記1.11の原理を説明す
るための回路図、第2図(A)、(B)はそれぞれRH
ETを説明するための要部切断断面図およびエネルギ・
バンド・ダイアグラム、第3図(A)ないしくD)はR
HETの動作原理を説明するためのエネルギ・バンド・
ダイアグラム、第4図はベース・エミッタ間電圧VBE
とベース電流IBおよびコレクタ電流Icとの関係を示
す図、第5図(A)および(B)はそれぞれ第1図に対
応する記憶能動素子の状態遷移動作を説明するための応
−ス・エミ−/り間電圧VIIBとベース電流1Bの関
係を示す図およびコレクタ電流1cとの関係を示す図、
第6図はそれぞれ第1図に対ニする記憶能動素子の読取
り動作を説明するためのベース・エミ、夕、電圧VBE
とベース電流rBおよびコレクタ電流■cとの関係を示
す図、第7図は本発明の実施例の半導体記1.a装置の
メモリセル領域を示す図、第8図は半導体記憶装置のメ
モ’J FIJ作を説明するためのタイミング・チャー
ト、第9図は本発明の他の実施例の半導体記憶装置のメ
モリセル領域を示す回路図である。
るための回路図、第2図(A)、(B)はそれぞれRH
ETを説明するための要部切断断面図およびエネルギ・
バンド・ダイアグラム、第3図(A)ないしくD)はR
HETの動作原理を説明するためのエネルギ・バンド・
ダイアグラム、第4図はベース・エミッタ間電圧VBE
とベース電流IBおよびコレクタ電流Icとの関係を示
す図、第5図(A)および(B)はそれぞれ第1図に対
応する記憶能動素子の状態遷移動作を説明するための応
−ス・エミ−/り間電圧VIIBとベース電流1Bの関
係を示す図およびコレクタ電流1cとの関係を示す図、
第6図はそれぞれ第1図に対ニする記憶能動素子の読取
り動作を説明するためのベース・エミ、夕、電圧VBE
とベース電流rBおよびコレクタ電流■cとの関係を示
す図、第7図は本発明の実施例の半導体記1.a装置の
メモリセル領域を示す図、第8図は半導体記憶装置のメ
モ’J FIJ作を説明するためのタイミング・チャー
ト、第9図は本発明の他の実施例の半導体記憶装置のメ
モリセル領域を示す回路図である。
Claims (1)
- 【特許請求の範囲】 アドレス線(AL)、書込み線(WL)および読取り
線(RL)とを有し、 該アドレスと書込み線および読取り線との交差点にメモ
リセルが接続してなる半導体記憶装置において、 該メモリセルは、 エミッタ層とベース層との間に形成された超格子層から
なるエミッタ側ポテンシャル・バリア層ならびにベース
層とコレクタ層との間に形成されたコレクタ側ポテンシ
ャル・バリア層を有してなり、そのベース・エミッタ間
の電圧−電流特性に微分負性抵抗領域を有する記憶能動
素子(QR)と、該記憶能動素子のベース・エミッタ間
に接続され該記憶能動素子に複数の安定状態をとらせる
ための電流源(RB、Vccl)と、 該書込み線と該記憶能動素子のベース間に挿入され、該
アドレス線の信号により制御されるスイッチング素子(
QS)と、 該記憶能動素子のコレクタ側或いは、エミッタ側と該読
取り線との間に挿入されメモリの読取り時に該複数の安
定状態の何れかに対応する信号を伝達する素子とを備え
ることを特徴とする半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61138630A JPS6323357A (ja) | 1986-06-14 | 1986-06-14 | 半導体記憶装置 |
DE8686307871T DE3673138D1 (de) | 1985-10-12 | 1986-10-10 | Logische schaltung. |
EP19860307871 EP0225698B1 (en) | 1985-10-12 | 1986-10-10 | Logic circuitry |
KR8608515A KR900001816B1 (en) | 1985-10-12 | 1986-10-11 | Logic circuit using the resonance-tunneling transistor |
US07/061,288 US4788662A (en) | 1986-06-14 | 1987-06-12 | Semiconductor memory device using resonant-tunneling hot electron transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61138630A JPS6323357A (ja) | 1986-06-14 | 1986-06-14 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6323357A true JPS6323357A (ja) | 1988-01-30 |
JPH0551185B2 JPH0551185B2 (ja) | 1993-07-30 |
Family
ID=15226544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61138630A Granted JPS6323357A (ja) | 1985-10-12 | 1986-06-14 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4788662A (ja) |
JP (1) | JPS6323357A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5023836A (en) * | 1988-07-20 | 1991-06-11 | Fujitsu Limited | Semiconductor memory device |
US5347140A (en) * | 1991-08-27 | 1994-09-13 | Matsushita Electric Industrial Co., Ltd. | Resonant electron transfer device |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5162877A (en) * | 1987-01-27 | 1992-11-10 | Fujitsu Limited | Semiconductor integrated circuit device and method of producing same |
US4907196A (en) * | 1987-04-28 | 1990-03-06 | Fujitsu Limited | Semiconductor memory device using resonant-tunneling transistor |
JP2783579B2 (ja) * | 1989-03-01 | 1998-08-06 | 株式会社東芝 | 半導体装置 |
JPH02239496A (ja) * | 1989-03-13 | 1990-09-21 | Fujitsu Ltd | 半導体記憶装置 |
JP3397516B2 (ja) * | 1995-06-08 | 2003-04-14 | 三菱電機株式会社 | 半導体記憶装置及び半導体集積回路装置 |
EP0844617A3 (en) * | 1996-11-25 | 1999-06-16 | Texas Instruments Incorporated | Improvements in or relating to electronic circuits |
US6795117B2 (en) * | 2001-11-06 | 2004-09-21 | Candela Microsystems, Inc. | CMOS image sensor with noise cancellation |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH047109A (ja) * | 1990-04-25 | 1992-01-10 | Howa Kasei:Kk | 合成樹脂製品の成形方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6158268A (ja) * | 1984-08-30 | 1986-03-25 | Fujitsu Ltd | 高速半導体装置 |
US4721983A (en) * | 1986-01-31 | 1988-01-26 | Texas Instruments Incorporated | Three terminal tunneling device |
-
1986
- 1986-06-14 JP JP61138630A patent/JPS6323357A/ja active Granted
-
1987
- 1987-06-12 US US07/061,288 patent/US4788662A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH047109A (ja) * | 1990-04-25 | 1992-01-10 | Howa Kasei:Kk | 合成樹脂製品の成形方法 |
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US5347140A (en) * | 1991-08-27 | 1994-09-13 | Matsushita Electric Industrial Co., Ltd. | Resonant electron transfer device |
Also Published As
Publication number | Publication date |
---|---|
US4788662A (en) | 1988-11-29 |
JPH0551185B2 (ja) | 1993-07-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |