JPS619895A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ワードを組成する、メモリセルの２次元の
マトリクヌアレイを構成する半導体集積記憶回路に関す
るものである。特に、各メモリセルは交差結合した、２
個の糾合せトランジスタ論理ゲートから形成されている
。

〔従来技術〕

最近の１０年間に、バイポーラ・トランジスタを用いた
論理回路の分野でめざましい進歩がもたらされている。

その中でも、特に進んでいるのは、ＭＴＬ（組合せトラ
ンジスタ論理）あるいは■２Ｌ（集積注入論理）の用語
のもとに技術文献中で広く知られている分野である。例
えばＩＥＥＥ半導体回路ジャーナル（Ｊｏｕｒｎａｌ　
ｏｆ　Ｓｏｌ　１ｄ−８ｔａｔｅＣｉｒｃｕｉｔｓ　）
、■ｏ１．５Ｃ−７、Ｎｏ、５．１９７２年１０月、ｐ
ｐ３４０ｆｆ及び３４６　ｆｆ及び英国特許第１２８４
２５７号を参照されたい。

上述した注入論理の概念は、本質的に、少数キャリアを
半導体のエミッタ・ベース接合の（拡散長さ程度の）近
傍に注入することによって単一または多重コレクタのト
ランジスタ全反転させることに基づいている。このバイ
ポーラ・論理回路はスイッチング時間がきわめて短い。

また、きわめて高度に集積した大型の論理回路を製造す
るのに適している。

例えば、上述の英国特許においては、横方向のトランジ
スタ構造のエミッタ及びコレクタの領域−が、第１の導
電タイプの半導体ベース部材中で互いに好適に離隔する
ように配置されている。横方向のトランジスタ構造のコ
レクタ領域には、反転した動作を行う縦方向のトランジ
スタ構造のコレクタ（あるいはエミッタ）領域として働
く別の導電タイプの少くとも１つの領域が設けられてい
る。

横方向のトランジスタ構造のそのコレクタ領域は同時に
縦方向のトランジスタ構造のベース領域をなす。そして
、横方向のトランジスタのベース領域と、反転した動作
を行う縦方向のトランジスタのエミッタ（コレクタ）領
域は第１の導電タイプの半導体物質により形成されてい
る。この半導体構造を基本的な論理回路として作動させ
るために、横方向のトランジスタ構造のエミッタ領域に
電流が流入さｎる。この電流は垂直方向のトランジスタ
のベース領域への入力電流として作用し、その出力信号
電流を制御する。そして、同一の電源に接続され、同様
にドープされた領域を組み合わせることによって、最大
の集積度を呈し且つわずか２回の拡散工程しか要さない
ような構造が得られる。

上述した反転論理ゲートはより複雑な論理回路の製造に
顕著に適合するのみならず、モノリンツク集積記憶セル
用の素子としても有利に使用することができる。それら
のセルは、適当外選択手段を用いて各々のセルにアドレ
スしうるような形態で配置されている。そして、各セル
は、対称的に設計された２個の基本的な論理ゲートから
なり、交差結合されたフリップフロップの、必要とされ
るフィードバック条件を得るために一方のゲートの出力
が他方のゲートの入力に接続されている。

英国特許第１３７４０５８号には２個のＭ、　Ｔ　Ｌゲ
ートから形成された、交差結合された記憶セルが開示さ
れている。この例では、個々のゲートの反転トランジス
タのコレクタが一方のゲートの反転トランジスタのベー
スに接続される。そして、谷ゲートの相補的トランジス
タは２個のフリップフロップトランジスタ用の負荷素子
としてはだらく。これらの相補的トランジスタは各ゲー
トに少数キャリアを注入し、第１のアドレス・ラインに
共通に接続されている。各フリップフロップのベースは
さらに別の２個のアドレス用の相補的トランジスタの関
連する一方のエミッタに接続されている。この２個のア
ドレス用相補的トランジスタもまた横方向のトランジス
タ構造として集積され、そのコネクタは一対のビットラ
インにそ扛ぞれ接続さ扛ている。さらに、その２個の相
補的トランジスタと反転フリッグフロノプトランジスタ
のエミッタとは第２のアドレスラインに共通に接続され
ている。

スタンバイ状態では、供給された電流によりセルの２個
の交差結合さ汎たトランジスタのうちの一方が導通状態
に維持さｎ７、特定の２進値が表示さｎる。また、読み
取り動作においては、第１のアドレスライン上の電圧を
上昇させると同時に第２のアドレスライン上の電圧を下
降させることにより選択さ扛たセルがセットさｎる。こ
扛により、対応する付加的な相補的トランジスタが導通
状態となり、その状態はビットラインを差動的に感知す
ることにより検出することができる。書き込み動作にお
いては、読み取り動作と同様にセルが選択され、ビット
ライン上に差動電流が加えられる。

このようにして加えら扛た電流は相補的トランジスタを
して反転作動さぜ、これにより関連するフリップフロッ
プ・トランジスタのベースに電流が注入さｆて状態がセ
ットされる。そのセルは、第１及び第２のアドレスライ
ン上にもとの電圧を復帰させることによってこの状態に
ラッチされる。

英国特許第１．５６９８００号には、一方のコレクタを
他方のベースに接続してフリップフロップを形成するよ
うに交差結合さｎた２個の反転トランジスタをもつ記憶
セルが開示さｎている。対応する反転トランジスタのベ
ースと、ビットライン対の一方のビットライン導線の間
に延長された各反転トランジスタには横方向の相補的ト
ランジスタ構造が設けら扛ている。反転トランジスタの
エミッタはワードライン導線に共通に接続さ扛ている。

セルのワードを構成するアレイには複数対のビットライ
ンとワードラインとが接続されており、ビットラインは
列方向に沿う対応セルに、またワードラインは行方向に
沿う対応セルにそｎぞｎ接続されている。

スタンドバイ状態においては、すべてのワードラインは
、例えば０．５Ｖという等しい電位にある。

そして、各ビットライン対における２本、のビットライ
ンはワードラインよシも高い約０．７　Ｖの電位にそ扛
ぞれ保た扛る。こうして、セルに対して住込作用を行い
負荷トランジスタの役目を果たすセルの２個の横方向の
トランジスタに等しい電流が流入するように、セルのビ
ットラインの電位が制御される。

セルにアドレスするためには、ワードアドレスライン殖
、例えばＯ■に下げられる。読み取り動作は、注入及び
負荷用の２個のトランジスタが等しい電流をもつように
、そのセルに対応する一対のビットラインの双方に同一
の電位を加えることにより行なわ扛る。この電流は、高
速動作を達成するために好適にはスタンバイ状態での電
流よりも高く選定さｆる。実際上、このプロセスの間は
その同一のビットライン対に接続された選択さｎてい々
いセルは電源からカントオフさｆる。というのは、負荷
トランジスタのエミッターベース電圧が選択さｎたワー
ドアドレスラインのフリップフロップトランジスタのエ
ミッターベース電圧よりも数百ミリボルト低いからであ
る。しかし、読み取り時間に比較すると、非選択状態の
記憶セルの情報はフリップフロップトランジスタのキャ
パシタンスにおける蓄積さ扛た負荷によって長い間保持
さｒる。このような呼掛けの効果は、フリップフロップ
の導通ずるｌ・ランジスタに接続さｎた横方向のトラン
ジスタ構造をして、そ１．が接続さｆている対応ビット
ラインに電流を再注入させることにある。セルの記憶状
態を表示するビットライン対における電流の差異は低抵
抗増幅器としての感知回路を用いて測定さ扛る。

書き込み動作は対応するワードアドレスラインの電圧を
低下きせ、対応するビットライン対の一方または他方に
電流を加えることにより行なわｎる。この結果、雷、流
の大部分が横方向のトランジスタ構造を介してフリップ
フロップの対応するトランジスタに流入し、これにより
そのトランジスタが導通状態にセットされる。

英国特許第１４３０１３８号には、垂直方向の１個の反
転ベーストランジスタと２個の相補的注入用トランジス
タからなる交差結合したＭ　Ｔ　Ｌゲートで形成された
記憶セルのアレイが開示さｆてイル。注入用トランジス
タのうちの２個（１つの出ルの各ゲートから１つずつ）
は対応する反転トランジスタに対して負荷として作用し
、そ扛らはプレイを横断して延長さ汎た対応する行方向
の選択ラインに接続さｆている。他の２個の注入用トラ
ンジスタの各々はアレイの列方向に沿って延長さｎたビ
ットライン対にそれぞｎ接続さしている。

そのアレイ中の各セルには電源から定常電流が分は与え
ら扛る。

選択さ扛たセルを読み取るためには、その選択さ扛たセ
ルを高電流レベルで作動させその他のセルを低電流レベ
ルで作動させるように行選択ラインに電流が供給さ扛る
。その結果、はとんどすべての供給電流がその選択さ牡
たセルに流入する。

ピントラインに接続された論理的相補入力をもつ感知増
幅器としての間合せ回路が選択さ扛たセルからのビット
ライン中の比較的大きい電流を感知しその論理状態を確
認する。

セルに書き込みを行う場合には、選択さｎたセルを低電
流レベルで作動させ、その他のセルを高電流レベルで作
動させることを保証するように行選択ラインに電流が供
給さｎる。次に上記感知増幅器を用い、選択さｎたセル
の状態を変更するためにビットラインを介して選択さｆ
たセルに電圧が印加さｆる。

上記の特許は記憶セルとして交差結合されたＭＴＬ／Ｉ
２Ｌ論理ゲートを使用する従来技術に関するものである
。既に述べたように、こｎらのＭＴＬ／■２Ｌ技術は高
密度の集積回路を製造するために利用することができる
。また、高密度集積回路を形成可能なセル構造を開発す
るために等しく重要であるものとしてセルの論理状態を
抽出しこの情報を所定の回路へ送るだめの出力回路の開
発がある。ところが、そのよう力従来の回路においては
、回路の設計者が、適正な結線配置を設計することに相
当な論理設計上の困難を感じていた。

〔発明が解決しようとする問題点〕

この発明の目的は、結線構造が簡単で、チップ上の占有
面積を低減できる半導体論理回路を提供することにある
。

〔問題点を解決するための手段〕 この発明によｆば、従来技術では必要とさ几ていたマル
チプレクサ及び選択回路を不要とする、本来的な出力マ
ルチプレクス能力を与える動作モードを有する組合せ半
導体論理（Ｍ　Ｔ　Ｌ　）記憶セルが提供さする。この
Ｍ　Ｔ　Ｉ、記憶セルによ牡は論理回路の結線構造を相
当程度簡単化することができる。この構成においては、
セル読み取りインジェクタ回路を、読み取シ及び書き込
みモーとの間に供給さ扛た電流を制御する結合読み取り
／書き込み論理回路によって高電流レベルと低電流レベ
ルの間で切換える必要がある。セルのプレイにおける対
応するセルの出力マルチプレクサは対応するセルの出力
を単につなぎ合わせるだけで達成さ庇、マルチプレクサ
やそれに付随する制御用論理回路は必要でない。

多重化さｎたＭＴＬ出力の論理的な識別やインターフェ
ースは出力電流をしきい値電流に対して比較することに
より行なわ扛る。そして、もし出力電流がしきい値電流
よりも小さいと、出力は論理“１″であると見なされる
。徒だ、もし出力電流がしきい値電流よシも太きいと、
出力は論理″０″であると見なさ汎る。好適な実施例に
おいては、多重化さ汎たＭＴＬ出力の論理的な識別及び
インターフェースは、１つのインジェクタ（キャリア注
入用電極）と１つのベースを有しコレクタをもたない小
型で簡単なＭ　Ｔ　Ｌデバイスを用いて達成さ汎る。と
は言え、出力電流を電圧に変換しその電圧を感知するよ
うな任意の手段を用いてもよい。

〔実施例〕

回路設計の分野に高密度集積回路（Ｌ　Ｓ　Ｉ　）が導
入されたことにより、回路（あるいは回路の機能ブロッ
ク）とその回路を使用するンステムの両方に対してバッ
チ製造技術の長所をバランスさせる、という問題が生じ
てきた。そこで、コンピュータ機器の製造者にとっては
、出来るたけ数少ないＬＳＩパッケージを使用し、コス
トを低減し製造プロセスを簡易化するために好適には各
パンケージを同一のタイプのルのとする、ということが
認識された目的である。すなわち、Ｌ　Ｓ　Ｉパンケー
ジのスペースを有効に利用す、るということが、素子の
レイアウトの点からも、ンステムレベルでの素子の結線
の一点からも重要である。

ＬＳＩ設計技術に対するいわゆるマスター・スライス（
ｍａｓｔｅｒ　５ｌｉｃｅ　）技術においては、所尚の
素子のレイアウトに対する拡散や絶縁なとの製造処理工
程に対して同一の製造用マスクが使用さ扛、一方所与の
アプリケ−７ヨンに必要な回路の機能を得るへく、利用
可能な素子に結線を行うためにはさまざまな金属ゴヒ用
マスクが使用される。

第１図には、マスター・スライスＬ　Ｓ　Ｉの一部が図
示されており、そこでは絶縁領域２によって境界を画さ
ｆた同一のセル１のアレイ中に回路素子が形成さしてい
る。また、そのＡ、−Ａ断面図には１個のセルの詳細な
構造が示さｆている。

第１図において、濃＜ドープさｆたＮ十型の物質からな
る層３がＬＳＩ構造の基板を与える。通常は、この層は
Ｐ型物質（図示しない）からなる別の層上に支持され、
とのＰ型物質が、濃＜ドープさｎたＰ＋型物質とともに
マスター・スライスのこの特定の部分に対して絶縁領域
の役目を果たす。各セル１の主要部はＮ子基板３上にエ
ピタキシャル成長さｎたＮ型物質の層Ｎ１によって与え
ら扛る。Ｐ型物質の領域Ｐ１、Ｐ、　２及びＰ３は層Ｎ
ｌ中に拡散して形成さ扛、Ｎ＋型物質の４つの領域Ｎ　
２．１、Ｎ　２．２、及びＮ２．’４が中央の領域Ｐ２
に拡散して形成さ扛ている。セルの本体を貫通して下方
の基板３中への濃くドープを′ｎた拡散により、１つの
セルを近隣のセルから効果的に絶縁する゛はしご状の″
絶縁構造２が得られる。

この構造は、中心の縦方向の多重電極トランジスタＮ２
／Ｐ２／Ｎｌで組み合わせらｎた２個の横方向のトラン
ジスタからなる２個の半導体列Ｐ１／Ｎｌ／Ｐ２及びＰ
３／Ｎｌ／Ｐ２を与える。

ＬＳＩの表面は２酸化シリコンの保護層４で被わｎてお
り、その保護層４にはＰ型の３つの拡散領域Ｐ１、Ｐ２
及びＰ３と、Ｎ型の４つの拡散領域、Ｎ　２．１、Ｎ　
２．２、Ｎ　２．３及びＮ　２．４に対して接続をはか
るための孔が形成さ扛ている。

第２図には、基本的なセル１と等価な回路が示されてい
る。第２図においては、回路が４つの出力ゲートをもつ
組合せトランジスタとして機能するように適当な電圧が
加えら扛ている。この構成では、２個の横方向のインジ
ェクタＰＮＰ　）ランジスタＴ１及びＴ２が４コレクタ
の縦方向の反転ＮＰＮ多重トランジスタを与える。尚、
第２図においては４個のトランジスタを簡単のためＴ　
３．１、Ｔ３．２、Ｔ３．３及びＴ　３．４とあられし
である。ゲートへの入力（このゲートへの入力は先方に
ある同一のゲートの出力から直接に導いてもよい）には
入力用導線５を介して電圧が加えらｆｌ、る。捷た出力
は出力用導線６１．６２．６３及び６４を介して反転多
重トランジスタの４つのコレクタ電極から導かれる。

作用においては、入力用導線５の短絡（出力が低レベル
の場合先方のゲートから０．１ボルト）によりインジェ
クタ・トランジスタＴＩ及びＴ２からの注入電流■がア
ースに流出する。結局多重電極反転トランジスタＴ３は
オフにとどまり、出力用導線上の電位は（それらが適当
な負荷に接続され２ていると仮定すると）高レベル（次
のゲートに対する入力として接続さ汎ている場合０．７
ボルト）にとど−まる。捷だ、入力用導線５の開放（出
力が高レベルの場合先方のゲートから０．７ボルト）に
より、注入電流１が反転トランジスタＴ３のベース領域
中に流入する。このことによりトランジスタＴ３が導通
し、出力用導線上の電位が低レベル（別の同様な論理ゲ
ートにより負荷が加えらｎている場合０．１ボルト）に
低下する。

第３図には、交差結合した、双対インジェクタの、４コ
レクタＭＴＬゲート２個からなる記憶セルの等価回路が
示されている。この各々のＭ’ＴＬゲートは第２図に示
したものと同一である。記憶セルの双安定性は（導線７
及び８により）各々のゲートの出力を周知の方法で他方
の入力に交差結合することにより達成される。反転トラ
ンジスタＴ３及びＴ３Ａのβ（電流増幅定数）の低さに
がんがみて、各ゲートからの出力は多重電極反転トラン
ジスタＴ３及びＴ３Ａの２つのコレクタがら導か几、こ
扛によシセルのループ利得が単独での利得よりも大きく
なることが保証さｎる。第２図に示した基本的なゲート
装置に加えらｔた重要な変更点は、各々のゲートに対す
る２個のインジェクタ・トランジスタが個別の電源によ
り駆動さ扛ることである。こｎらの個別の電源は、あと
で詳細に述べる記憶セルの作用を制御するために使用す
ることができる。

第３図に関連してより詳細に説明すると、第１のアドレ
スライン９はインジェクタ・トランジスタＴ２及びＴＥ
Ａのエミッタ電極に接続されている。トランジスタＴ２
及びＴＩＡは今後は読み取りインジェクタと称すること
にする。第２のアドレスライン１０及び１１の各々は、
そ扛ぞｔ記憶セルを形成する他方の２個のインジェクタ
・トランジスタＴｘ４たけＴ２Ａに個別に接続されてい
る。トランジスタＴ１及びＴ２Ａは今後そｎぞル真のイ
ンジェクタ及び相補的インジェクタと称することにする
。このように、第２の真のアドレスライン１０はゲート
の、真の書き込みインジェクタに接続さｆ、第２の相補
的アドレスライン１１はもう一方のゲートの書き込みイ
ンジェクタ・トランジスタＴ２Ａに接続されている。反
転トランジスタの共通エミッタとインジェクタ・トラン
ジスタのベースとはともに基準電圧源に接続さ扛ている
。尚、この場合、基準電圧源はアース端子である。

第３図に図式的に示した記憶セルを実際に実現した構成
が第４及び５図に示さｎている。第４図は（第１図に示
したような）マスタースライスＬＳＩの変更したレイア
ウトをあられす図である。

この回路は回路素子の結線に有利な構成である。

第５図は、本発明に基づいて記憶セルを形成するべく、
第４図に示した素子の結線を行うために使用さｆる金属
化パターンを示す図である。

第１図に示したマスタースライス・レイアウトに対する
主な変更は、互いに実際に交差する必要のある導線７及
び８を使用することなく交差接続１を達成可能とするた
めに各記憶セルにおける１つのゲートの構造を再構成し
たことにある。このように第４図においては、（囲み１
３で仕切られている）記憶セルが２個のゲー）１００及
び２００から構成さ扛ている。そして、トランジスタＴ
３の２個のコレクタ（第３図参照）のみが回路中で使用
さｎているにすぎないので、製造工程の間は変更さｎた
拡散用マスクは、２個のコレクタＮ２１及びＮ　２．２
のみがゲートｌｏｏ中に製造さｎるように使用される。

ゲート２００に対する変更はトランジスタＴ３Ａのコレ
クタとベースの接続を再配置することに係り、そｎはト
ランジスタＴ３Ａの２酸化シリコン層を貫通するベニヌ
孔の位置がゲート１００のトランジスタＴ３のコレクタ
Ｎ　２．１用孔の位置に対応するように行なわｆる。そ
ｎに加えて、トランジスタＴ３ＡのコレクタＮ２２Ａ用
孔の位置がゲー）　１．　ＯＯのトランジスタＴ３のベ
ース孔の位置に対応しなくてはガらない。さらに、４個
のコレクタのうち１個だけが使用さ才りるので、拡散用
マスクは、３個のコレクタＮ２．ＩＡ、Ｎ２．２Ａ及び
Ｎ　２．３　Ａのみが製造さｎるようにも変更さｆてい
る。

記憶セル１３に結線を行うための金属化ノくターンが第
５図に示さｔている。交差結合さｆた導線７及び８は離
隔する（すなわち交差しない）金属化により実現さする
。第１のＬ字形の金属化ノーターンＩｄ、　ｈ　ランジ
スタＴ３ＡのベースヲトランジスタＴ３のコレクタＮ　
２．１及びＮ　２．２に接続し、第２のＬ字形の金属化
パターンはトランジスタＴ３のベースをトランジスタＴ
３ＡのコレクタＮ　２．１Ａ及びＮ　２．２　Ａに接続
する。また、出力用導線６４Ａはｌ・ランジスタＴ３Ａ
のコレクタＮ　２．３　Ａに一端を接続されたさらに別
のＬ字形金属化パターンとして形成さ牡る。セルの一方
の端縁に沿って延長さｎた金属化パターンは読み取りイ
ンジェクタ・アドレスライ／９を与える。この読み取り
インジェクタ・アドレスライン９は各セルにおいて読み
取りインジェクタ・トランジスタＴ２及びＴＩＡのエミ
ッタに共通である。別の２個の金属化とでり一ンにより
真の書き込みインジェクタ・アドレスライン１０及び相
補的書き込みインジェクタ・アドレスライン１１が与え
らｎｌ　　こ扛らはそれぞれ真の書き込みインジェクタ
・トランジスタＴ１及び相補的書き込みインジェクタ・
トランジスタＴ２Ａの工ζツタに接続さｎている。こ扛
ら２つの導線は読み取りインジェクタ・アドレスライン
９の方向に直交する方向に延出しているので、そｎらば
貫通孔を介して異なる集積回路レベル（第５図には図示
しない）へ移さｆる。

周知のある動作モードにおいては、セルの読ミ取りイン
ジェクタを高電流導通状態に保持するために、読み取り
インジェクタ・アドレスライン９上に電圧（０，７ボル
ト）を加えることによって記憶セルをラッチされた状態
に維持する。そｎと同時に、２個の書き込みインジェク
タＴ１及びＴ２Ａを非導通状態に保持してそｎらがスタ
ンバイ状態にあるセルに影響を及ぼさないようにするた
めに、真の書き込みインジェクタ・アドレスライン１０
と相補的インジェクタ・アドレスライン１１に基準電圧
（Ｏボルト）が加えられる。

選択状態においては、記憶セルがトランジスタＴ３の導
通とトランジスタＴ３Ａの非導通状態とによりラッチさ
ｎてトランジスタＴ３の対のコレクタがトランジスタＴ
３Ａの注入さ扛た電流Ｔ３Ａを低下させたときに、記憶
セルは論理”　ｉ　”状態を記憶していると見なさｎる
。セルの状態は、トランジスタＴ３Ａの出力コレクタ６
．４　Ａ上の電圧をサンプリングすることにょシ知ら扛
る。このように、セルが２進“′１″の状態にあるとき
は、トランジスタＴ３Ａの出力コレクタ６．４　Ａがい
がなる電流をも低下させることが不可能であり、その電
圧は（適当な負荷が与えらｎていると仮定すると）０．
７ボルトの高レベルで浮動することが可能である。これ
とは逆に、トランジスタＴ３の非導通状態におけるトラ
ンジスタＴ３Ａの導通状態により記憶セルがラッチさｎ
ているときには、記憶セルは論理”　ｏ　”状態を配憶
していると見なさ扛る。トランジスタＴ３Ａの出力コレ
クタ６．４　ＡがトランジスタＴ３の注入電流を低下さ
せ、（適当な負荷が与えらｎていると仮定すると）その
電圧は０，１の低レベルにあることになる。

セルの論理状態は、読み取りインジェクタをターンオフ
させ、書き込みインジェクタのうちの１つをターンオン
させることによりセットあるいは書き込みさ扛る。この
とき、論理”　］　”状態は、真の書き込みインジェク
タＴ１をターンオンさせることによりセットさ扛、論理
”　ｏ　”状態は相補的書き込みインジェクタＴ２Ａを
ターンオンさせることによりセットさ扛る。さらに、そ
のセント状態は読み取りインジェクタをターンオンさせ
、次に書き込みインジェクタをターンオフすることによ
り維持さｆる。そして、書き込み保護のために、読み取
り及び書き込み雷１流は、読み取りインジェクタが導通
しているときに、記憶セルがどちらの書き込みインジェ
クタ（ターンオンし導通シている）からも干渉を受けな
いようになさ汎ていなくてはならない。上記に要約した
書き込み動作は第６図に示した、電圧波形図を参照して
説明さｎる。書き込み動作の間は、読み取りアドレスラ
イ／９上の電圧は低下（Ｏボルト：波形（Ｃ））さｔて
おり、これによりセルを形成する双方のゲートから、注
入された電圧が効果的に除去さｎる。この非選択状態に
おいては、記憶すべき２進状態に応じて、２つの書き込
みアドレスラインのうち一方または他方（′”１″の書
き込みは波形（ａ）であり、′°０′″の書き込みは波
形（ｂ）である）に電圧（０，７、ボルト）が加えらｎ
る。このようにして、一方のゲートへの電流の供給によ
ってセルの導通状態がセットされる。そして、選択され
た第２のアドレスライン上の電圧が終了する前に、読み
取りアドレスライン上の電圧が高電圧（０，７ボルト）
に復帰され、これによりセルが選択された２進状態にラ
ッチされる。この構成によれば、出力コレクタ６、４　
Ａ上でセルの永久的な読み出しが利用可能であり、セル
の状態は任意の時に間合わせすることができる。尚、ア
ドレスライン上の電圧を選択的に制御するために周知の
ビットあるいはワードライントライバのうち任意のもの
を使用できることに注意されたい。さらにまた、出力コ
レクタ６４へ上の電圧をモニタするために周知の電圧検
出器のうちの任意のものが使用可能である。

ワード構成の記憶アレイにおいては、そのような複数の
記憶セル（各セルは第３図に示すように構成さｎている
）が通常の方法で行と列に配列されている。各行のセル
は、その行の方向に延長され、その行のセルに対する読
み取りインジェクタ・アドレスライン９をつなぎあわせ
る共通のワードラインによって連結さ扛ている。また、
異なる行における対応するセルが、列方向に延長さｎ真
の書き込みインジェクタ・アドレスライン１０と相補的
インジェクタ・アドレスライン１１とをそれソ扛つなぎ
あわせる共通のビットラインによって連結さｆている。

作用においては、記憶セルの適当な行に接続さｎたワー
ドラインを選択し、そ扛と同時に適当なデータ書き込み
ラインの対に周知の方法で適当なデータ書き込みパター
ンを加えることによりワードが記憶セルに書き込捷ｎる
。

上述した方法で作用するところの、このセルの永久的読
み出し、という特徴は、そのアレイが例えばラスター走
査される（、ＲＴのディジタル収束補正値を記憶すべき
場合に有利である。というのは、ラスター走査されるＣ
ＲＴにおいては走査用の電子ビームがＣＲＴスクリーン
」−の一つの領域から別の領域に通過するときに値をリ
アルタイムで読み出す必要があるからである。そのよう
な補正ヌキームは米国特許第４２０３０５１号に記載さ
ｎている。

上記のように、記憶プレイに４ビットワードとして記憶
さｎた各ディジタル補正値を一度に１個ずつ順次読み出
す必要のあるような装置においては、各ワードの内容を
抽出しその４ビツトを各ワードから所定の回路に接続さ
牡た４個の出力用導線からなる単一のグループに加える
ためにマルチプレクス装置が必要である。収束補正装置
の場合には、等価なアナログ信号を発生するためにディ
ジタル−アナログ変換器に４個の出力ビットが加えられ
る。そして、そのアナログ信号はＣＲＴの収束用コイル
を駆動するために使用さｎｌ　　これにより走査さ扛た
スクリーン領域に対して記憶さ扛、た値によってあられ
さｎる収束誤差が補正さｆる。

そ扛では、上述のように作動するセルから々る記憶アレ
イに対するワード選択及びマルチプレクス装置について
説明する。従来例としての第７図には、第３図で示した
２個のゲートの記憶セルが図示さ汎ている。その図にお
いて、出力ゲートはブロック１）２で、入力ゲートはブ
ロック１）１て示さｆている。このブロックにおいては
、ベース入力が左側上方に、２個のインジェクタ入力か
左側下方に、コレクタ出力が右側上方にそ扛そｎ接続さ
ｎている。捷り、ここに図示さ扛第３図の回路により要
求されているように、人力ゲートＤ１は２個のコレクタ
をもち、−力出力ゲートＤ２は３個のゲートをもってい
る。さらに第７図のブロック間の結線のいくつかには、
第３図の回路図の結線に対応する等しい番号が伺され７
である。

第８図は、上記従来の回路を、第３図を参照して記載さ
ね第７図に示さ汎た記憶セルのマトリクスを備えた記憶
アレイからの出力を処理するためのマルチプレクス装置
をあられす回路図である。

第８図においては便宜上４ワード・４ビットのアレイが
示さ肚ているが、収束補正などの用途に実施する場合に
はこｎよりもつと多くのワードが使用され、得ることは
もちろんである。そして、記憶アレイは同一のセルのマ
Ｉ・リクスからなるので、図ではその一部のみが示さｆ
ている。また、同様に便宜上、セルの書き込みインジェ
クタへの接続線も省略さねている。ワードにおける各セ
ルからの出力ラインはそｎぞ、ｔ′１．４．１固の多重
デバイスの対応する端子に接続さ扛ている。こうして、
ワード０からのビットＯ出力はマルチプレクサＭＵＸ　
０Ｏの入力に接続さ扛、ワードＯからのビット１出力は
マルチプレクサＭＵＸＯＩに接続さｎている、等々であ
る。同様にして、ワード１のビットＯ１■、２及び３は
、そｎぞｎ、マルチプレクサＭＵＸＩＯ１ＭＵＸＩＩ、
ＭＵＸ１２及びＭＵＸ　１３に接続さｎている。各ピッ
ｌ−出力はマルチプレクサＭＵＸ３３０入力に接続さｆ
たワード３の最後のビット３に至るまで、個々のマルチ
プレクサの入力にアレイを介して直接接続さｎている。

１つのワード中の対応するビット位置に接続さ汎た各マ
ルチプレクサからの出力は共通の出力用導線に接続さｎ
ている。このように、ビットＯ出力のマルチプレクサＭ
ＵＸＯＯ，ＭＵＸＩ　ＯｌＭＵＸ　２０及びＭＵＸ３０
は出力ライン１２０に接続され、ビット１出力のマルチ
プレクサＭＵＸＩＯ，ＭＵＸ１１、ＭＵＸ２１、及びＭ
ＵＸ３１は出力ライン１２１に接続さｎている。このこ
とば出力ライン１２２及び１２３についても同様である
。

各々の出力マルチプレクサそし自身は第２図に示したマ
ルチプレクサと同情なＭＴＬゲートであるが、たたしコ
レクタ出力は単一である。ここでは便宜上、マルチプレ
クサ・インジェクタへの接続は省略されている。記憶セ
ルからのコレクタ出力は対応する出力マルチプレクサの
ベース線に接続さ扛ており、その出力マルチプレクサは
前に説明したようにインバータとしてはたらく。

記憶アレイから読み出すべきワードの選択は読み取りワ
ードセレクタＲＷＯ１ｒ（、Ｗｌ、Ｒ，Ｗ２、及びＲＷ
３により行なわｎる。読み取りワードセレクタはプレイ
中の各ワードに対応して１個ずつ設けらｎている。こう
して、ワ・−ドセレクタＲ，ＷＯの出力コレクタはワー
ドＯからの４つの出力ラインに個別に接続さ扛ている。

同様の接続はワードセレクタＲ，Ｗ１、ＲＷ２及びＲＷ
３の出力からワード１．２及び３の出力ビツトラインに
そ扛ぞｎなさ几ている。そして、読み出すべきワードの
選択は、対応するワードセレクタのベース入力に対する
適当な信号により達成さ扛る。

」二記マルチプレクス回路の作用を理解するために、こ
の動作モードにある記憶セルの出力ゲートは、コレクタ
が２進”　ｉ　”を記憶する高電圧レベル（０，７ボル
ト）にある非導通状態か、コレクタが２進”　Ｏ”　（
ｉ？記憶する低電圧レベル（０，１ボルト）にある導通
状態のどちらかにあることを思い出さ几たい。ワードを
選択するためには、対応する読み取りセレクタが非導通
にされ、他のすべてのセレクタが導通にされる。このこ
とは各々のベース入力１３０〜１３３上に適当なレベル
の信号を加えることにより達成さ扛る。ここでＭＴＬゲ
、−トの反転性に注目すると、ＭＴＬゲートのベース上
に加えらｎた高レベルの信号によりそのＭＴＬゲートは
導電状態に切換えら扛、またそのベース上に加えら扛た
低レベルの信号によりＭＴＬゲートは非導通状態に切換
えらｎる。ところで導電状態では読み取りセレクタはそ
扛に対応するワードからのビットライン上の任意の電流
をプルダウンしてそｎらの出力をマルチプレクサから隅
肉（１するため、読み取りセレクタに対するベース入力
−ヒの高レベル信号はそのワードの゛非選択″状態をあ
られすことになる。逆に、読み取りセレクタに高レベル
信号が加えられると、その読み取りセレクタは非導通状
態になり、これによりどの電流もプルダウンさ汎なくな
る。そして、対応するワードのビットラインの出力状態
が出力マルチプレクサに転送さｎることに々る。一方、
読み取りセレクタへのベース入力上の低レベル信号はそ
のワードの″選択″状態をあられす。従って、読み取り
セレクタＲＷＯ，ＲＷＩ、ＲＷ２及びＲＷ３に対する各
人力１３０．１３１．１３２及び１３３はラベル付けさ
れている。

さて、例えば、出力にワード２テータを与えるために、
ＲＷ２の読み取りワード２人力１３２に加えらｎた低レ
ベルの電圧（論理”　ｏ　”　）により読み取りワード
２が選択さ扛る。尚、このとき他の入力１３．０．１３
．１及び１３３は高レベルの電圧（論理“１′″）に保
持さ扛ている。そして、ワード２からの出力ビットのみ
が対応するマルチプレクサＭＵＸ２０〜ＭＵＸ２３に与
えら扛る。もし、達択さ扛たワードの任意のビットが論
理”１”を記憶していると、その出力ビットを加えらｆ
たマルチプレクサの反転性によりマルチプレクサのゲー
トが導電状態（低レベルの電圧状態）に切換えられ、そ
の出力ラインが電流をプルダウンする。

非導通マルチプレクサからの高レベル電圧は、そ註に対
応するセルが２進”　ｏ　″を記憶していることを意味
するものと解釈され、一方電流をプルダウンしている（
導通状態の）マルチプレクサからの低レベル電圧は、対
応するセルが２進”　１　”を記憶していることを意味
するものと解釈さ扛る。

マルチプレクサ出力ライン１２０〜１２３はそ扛及び出
力ビット３とラベル付けさｆている。それゆえ、要約す
ると、出力ビン）ｘが電流を吸入するならは、ビットＸ
は論理”　ｏ　”にあると解釈さｆｌそｎゆえにビット
Ｘは論理”　１　”にあると解釈さｎる。逆に、出力ビ
ン）ｘか電流を吸入しないならば、Ｂ　Ｉ　Ｔ　ｘは論
理”　ｏ　”にあると解釈される。

上記構成の欠点 以上のとおり、第８図を参照して従来の多重化装置につ
いて説明してきたが、その構成ではチップ上のスペース
を徒らに占めてし甘うようなセルの記憶アレイが必要で
あることが見てとｎる。というのは、各ワードの各ビッ
ト年にマルチプレクサＭ　Ｕ　Ｘが個別に必要であると
ともに、アレイの各ワードにはワードセレクタが必要だ
からである。

そｎに加えて、記憶セルや、セレクタやマルチプレクサ
の結線には相当に煩雑なワイヤ接続の問題が関与してこ
よう。

上＝ａ欠点を改善するための本願発明に基づく好適な実
施例 上述の困難を克服するために、記憶セルを制御するだめ
のより巧妙な手段が、本願発明によ扛ば提示さ扛る。す
なわち、この手段によ扛ば、セルにデータが書き込ます
るのみならず、出力マルチプレフタやそ扛に接続さ扛る
制御用論理回路を必要としないで出力多重能力が得ら扛
るのである。

この記憶セルは第３図に図式的に示した記憶セルと同一
であり、その構造的なレイアウトも第４及び５図に示す
ものと同様である。それでは本質的な差異は何かという
と、それはワードまたは読み取りラインのインジェクタ
が決してターンオフさｎず、読み取り／書き込み組合せ
論理回路（図示しない）により高電流Ｉ）（と低電流■
Ｌの間で切換えられる、ということにある。

その高低の電流レベルは、ともに、書き込みインジェク
タをターンオフさせたままセルをラッチ沓ｆた状態に維
持するのに十分な値である。そして、セルの状態はその
読み取りインジェクタが高電流レベルにある場合は、書
き込みインジェクタのターンオン、すなわちそｆと同一
のビットラインに接続さ′ｎたワードに書き込みが行々
わ扛るときに生じる状態により干渉さ扛ることかない。

セルの状態は読み取りインジェクタを低電流レベルに設
定して書き込みインジェクタの一方または他方を中間値
の電流１Ｍでターンオンさせることによりセットさ扛る
。セルの前記従来の構成における作用と同様に、論理″
１”をセットするため真の書き込みインジェクタがター
ンオンさｆ１論理”　ｏ　”をセントするため相補的書
き込みインジェクタがターンオフさ扛る。実際ト、男き
込みラインは相補的に電圧を発生する。そして、真のラ
インと相補的ラインの双方が同時にターンオンすること
はない。読み取りインジェクタ電流は記憶セルの読み取
りと書き込みの両動作において制御さｎる。

読み取り動作においては、書き込みインジェクタにデー
タが与えらｆないときは、出力電流は高、低、ゼロの３
つの電流のうちのと扛かをとる可能性がある。このこと
は、上記第１のモードで作動する際に、記憶セルから高
と低という２つの電流レベルが得られることとは異なっ
ている。高出力電流レベルは、論理°゛０″′が記憶さ
ｇ読み取りインジェクタ電流レベルが高レベルであると
きに得ら扛る。また、低出力電流レベルは、論理“０″
が記憶さｔ′Ｌ読み取りインジェクタ電流レベルが低レ
ベルであるときに得ら扛る。さらに、ゼロ出力電流レベ
ルは、論理”　１　”が記憶さｆているときに読み取り
インジェクタ電流が高または低のどちらであっても得ら
ｎる。こｎら３つの出力電流レベルが本来的な出力マル
チプレクス能力の原理を形成する。

記憶プレイ中で複数のワードの出力をマルチプレクサす
るためには、セルが上記第２のモードで作動する場合は
、各ワード中の対応するビットの出力コレクタをつなぎ
あわせｆば十分である。こうすｎば、出力マルチプレク
サや、そｎに付随するワード読み取り選択論理回路が不
要となる。

第９図は、この発明に基づく本来的多重機能をもつ記憶
アレイの一部を示すブロック図である。

この」易合、４つのマルチプレクス出カライン１２０〜
１２３は、すべてのワードのＯビット、１ビツト、２ビ
ツト及び３ビツトを記憶する対応するすべてのセルにそ
ｆぞ扛直接接続さｆている。出力ラインに読み出すべき
ワードを選択するためには、そのワードの読み取りイン
ジェクタラインが高レベルの電流により駆動さ扛、一方
残りのワードノ読ミ取りインジェクタラインは低電流レ
ベルに保たれる。ここでどれかの出力ビツトライン１２
０〜１２３が高い電流を吸入するならば、選択さｆたワ
ードの対応するセルによって記憶されたビットが論理゛
０″をあられすものと解釈さｎる。

こ汎とは逆に、どれかの出力ビソトラインがイ氏いまた
はゼロの電流を吸入するなら、選択されたワードの対応
セルによって記憶さ２’したビットは論理”　１　”を
あられしているものと解釈さｆる。発生さ几たどのよう
な微少な電流も同一のビットライン上の、非選択ワード
から、２進”Ｏ″′を記憶する任意のセルの低電流の結
果である。この装置は、低電流レベルにあるワードから
のコレクタ電流の合計が、高電流レベルにあるワードの
読み取りに影響を与えないほどに十分小さくなるように
設定さｆている。

記憶セルの読み取シ／書き込み動作は次の表のように要
約さ几る： 注入電流Ｉ　ＨｌＩＭ及びＩＬ間の関係を決定するため
には、次のことが考慮さｎなくてはならない： （ａ）読み取りモードでは、セルの書き込みインジェク
タに加えらｎた相補的データに応答して記憶セルがラン
チの状態を変更することを防止する程度にＩ　Ｉ−Ｉは
十分に大きな値でなくてはならない。

（Ｉ））非読み取りモードでは、セルの真と相補の両書
き込みインジェクタに加えられた相補的データに応答し
てラッチが状態を変更できる程度にＩＬが十分に小さい
値でなくてはなら々い。Ｉ　Ｌはまた、セルに書き込み
が行なわ扛ていないときにデータを維持できる程度に十
分な大きさでなくてはならない。

ＩＶＩ　Ｔ　Ｌデバイスでは、有効電流利得（β′）は
一般的に注入さｎた電流に対する所与の非飽和コレクタ
中の電流の比、すなわちβ””　ＩＣ／　■ＩＮＪとあ
られさｎる。この式はＩＣ−β′■ＩＮＪ　と変形さ扛
る。

β′は注入電流、コレクタの大きさ及び、コレクタのイ
ンジェクタからの距離の関数である。β′は一般的に低
い値であるが、インジェクタ電流の通常の作動域に対し
ては”　１　”よりも太きい。

ここで論理”　ｏ　”にセットさｎた記憶セルについて
考えてみよう。そのときセルは読み取りモードにあり、
出力は電流（ＩＯＵＴ−β′■Ｈ）を吸引しており、出
力ゲート（第７図のＤ２）はオンであり、他方のゲート
（第７図のＤｌ）ｉｄオフに保た九ているものとする。

すると、ゲー）Ｄ２の双１対コレクタはゲートＤｌ中の
注入さｎたすべての電流を吸引することができる。そｎ
ゆえ２β’ＩＩＮＪ（Ｄ２　）＞Ｉ　ＩＮＪ　（ＤＩ　
）　　となる。このように、読み取９モードのセルに対
してＩｄ　Ｉ　ＩＮＪ　＝　ＨＨ及び２β’　Ｉ　Ｉ−
Ｉ　＞　Ｉ　Ｈが成立す′る。ここでもし、ゲ−）ＤＩ
の書き込みインジェクタに中間電流■Ｍがカロえら扛る
と、Ｉ　ＩＮＪ　（Ｄ　１　）＝ＩＨ＋ＩＭが成立する
。そしてラッチの状態変化を防止するためには次の条件
がみたされなくてはならない：２β’　Ｉ　　’　　（
Ｄ　２　）　＞　Ｉ　Ｈ＋　Ｉ　Ｍ、こうして選ＮＪ 択された記憶セルに対しては２β’　Ｉ　Ｈ＞　Ｌ　Ｈ
＋　Ｉ　Ｍこ九と同じ関係は、論理“１″にセットさｎ
１読み取りモードにあり、出力が電流を吸入しない（Ｉ
ＯＵＴ”　Ｏ）配憶セルに対してあては捷る。出カゲー
）Ｄ２はほとんど導通しないゲートＤ１によってオフに
保たｆる。ゲートＤＩの双対コレクタは、（論理”　ｏ
　”を印加さｆた）ゲートＤ２の書き込みインジェクタ
に１Ｍが加えられた場合もそうでない場合も、ゲートＤ
２中のすべての注入電流を吸入することができる。

次に、論理”　ｏ　”にセットさ扛、非読み取りモード
にあり、出力が電流（■ＯＵＩ・−β′１Ｌ）を吸入し
ている記憶セルを考えてみよう。書き込みインジェクタ
電流がゼロの場合、出力ゲートＤ２はオンであり、他方
のゲートＤＩをオフに保持する。

ゲートＤ２の双対コレクタはゲートＤｌ中のすべての注
入電流を吸入可能である。こうして２β′ＩＩＮＪ　（
Ｄ２　）＞Ｉ　　　　（Ｄｉ　）が成立し、こＩＮＪ 牡は、非選択セルに対しては２β′■Ｌ〉ＩＬと書くこ
とができる。

促って、書き込みインジェクタ電流がゼロであって読み
取りインジェクタ電、流が■してある場合、ラッチ状態
すなわち記憶さｎた状態は論理″０″′に保た扛る。も
し中間電流ＩＭがここで（論理″１″′を印加さ几た）
ゲートＤ１の書き込みインジェクタに加え′ら扛ると、
Ｉ　　　　（ＤＩ）＝ＩＬＮＪ ＋Ｉ　Ｍとなる。ラッチが状態を変更する場合、ゲ−４
Ｄ２の双対コレクタは最早ゲートＤｌ中のすべての注入
電流を吸入することがあってはならない。そ扛はすなわ
ち２β’Ｉ　　　（Ｄ２）ぐＩＩＮＪＮＪ 、（Ｄｌ）ということであり、非選択セルに対しては２
β’　Ｉ　Ｌ　＜　Ｉ　Ｌ＋　Ｉ　Ｍとなる。

その場合であ扛ば、加えらｎたデータに応答して出力が
論理”１”（Ｉ　　　＝ｏ）になるととＯｔ、ＩＴ もにラッチが状態を変更する。そして、もし書き込みイ
ンジェクタ電、流が再びゼロになると、読み取りインジ
ェクタ中に注入さ几たＩＬによって新たなデータが維持
さ扛る。同様の関係は出力が論理”　］　”にあるセル
について設定することかできる。

加えらｎたデータがラッチの状態と等しい場合、そのラ
ッチ状態は単に強化されるにすぎない。

要約すると、２β’　ＩＨ＞ＩＨ＋ＩＭ及び２β′■Ｌ
ぐＩ　　＋Ｉ　　から、（２β′−１）■■−■〉１Ｍ
〉（２βＩＭ −１）ＩＬ＞Ｏが得らｎる。

ここでβ′の幅を、β’ＭＡＸ≧β′≧β′ＭＩＮとあ
られそう。すると、関係式は次のように表現さｎる： （２β’ＭＩＮ　　１　）　ＩＨ＞ＩＭ＞（２β’ＭＡ
−Ｘ　−１）ＩＬ＞０ そして明らかにβＭＩ　Ｎ　＞　０．５である。

上述の関係式は交差結合ラッチとして２個のコレクタを
用いたセルに対しても成立する。そのおのおのの箇所で
単一のコレクタが使用さルていたとすると、関係式は次
のようになろう：（β’ＭＩＮ−１）ＩＨ＞ＩＭ＞（β
’ＭＡＸ−１）ＩＬ＞。

そして明らかに、単一コレクタの交差結合さｎたランチ
に対してはβ’ＭＴ、Ｎ＞１となる。

２進Ｉｔ　ＩＩ＋を記憶するセルからの出力電流と２進
”　Ｏ”　’ｆ記憶するセルからの出力電流とを識別す
るために、セルからの出力電流ＩｏＵＴが閾値電流ＩＴ
Ｈと比較さｎる。すなわち： もしＩ　ＯＵＴ　＞　ｉ　ＴＨであれば、そのセルは論
理゛０”を記憶しており、もしｌ０ＵＴ　＜　ＩＴＨで
あｎば、そのセルは論理”　１　”を記憶している。

ここで第１０図に示すように、所与の１つのビットの出
力につきｎ個のマルチプレクスを行う場合を考えてみよ
う。すると、読み取らｆるべき１つのワードは高電流レ
ベル（インジェクタ毎にＩＨ）にあり、その他のｎ−１
個のワードは低電流レイ３ル（インジェクタ毎に１．Ｌ
）にある。高電流レベルにあるワードに関しては、ビッ
トの出力は、そのビットが論理ｔｔ１ｕにセットさｎて
いｎ５ばゼロであり、そのビットが論理”　ｏ　”にセ
ットさｆていｎばβ′■Ｌである。

そｎゆえ、マルチプレクス機能によって出力に加えあわ
さｎる電流は・ 高電流ワードのビットが論理“′１″にセットさｆてい
るときは、Ｉ　ＯＵＴ−ｍβ’ＩＬとなり、高電流ワー
ドのビットが論理”Ｏ″にセットさｎているときは”０
ＵＴ−β’Ｉ　Ｈ＋　ｍβ’ＩＬ　　となる。ここでｍ
はＯからｎ−１ｔでの任意の整数（ｎ−１≧ｍ≧０）で
ある。

そ扛ゆえ、ビットが正確に読み出さ扛るためには・ β’ＩＨ＋ｍβ’ＩＬ≧β’　ＩＨ＞　ＩＴＨ＞　（ｎ
−１）βＩＩＬ≧ｍβ’ＩＬ＞０ このように閾値電流ＩＴＨは次の不等式を充たさなくて
はならない： β’ＩＨ〉ＩＴＨ＞（ｎ　　１）β′■Ｌβ′に変動が
存在することを考えあわせると：β’ＭＩＮＩＨ＞ＩＴ
Ｈ＞（ｎ−１）β’ＭＡＸ’Ｌ出力電流の識別は、マル
チブレクスされた出力を基準電圧源に接続さｆた抵抗に
ロードするだけで実行することができる。次に出力電圧
は、適当な閾値電圧をもつロンゲーテイル・ペア（Ｉｏ
ｎｇ−ｔａｉｌ　ｐａｉｒ　）電流スイッチなどの回路
によって感知することができる。しかしこの技術では、
ＭＴＬのβ′や、ＩＨ及び■■の絶対値や、負荷抵抗の
絶対値や、出力でマルチプレクスさ７した記１意セルの
数に対して回路が敏感である。実際上、この技術におい
ては、ＩＬに対するＩＨの比が非常に大きくある必要が
あろう。閾値電流ＩＴＨを発生し記憶セルからの電流出
力レベルと比較するためのインターフェース回路は第１
１．１２、及び１３図を参照して説明さｎる。

第１１図は、第９図に示す記憶プレイの４個のワードの
対応するビット位置（ビットｎ　）’ｚ表示する４つの
記憶セルからなる出力ゲートを示す図である。ゲートか
らのコレクタ出力はマルチプレ、クス出力を与えるため
に結合さ扛る。第１１図では例えばワードＯが読み出さ
扛ることになっており、従ってそのインジェクタライン
が高電流■Ｈ状態にあり、他のワードのインジェクタラ
インが低電流■Ｌ状態にある。閾値電流■ＴＨが加えら
ｆＬルインターフェースＭ　Ｔ　Ｌ　デバイス１４がマ
ルチプレクス出カラインに接続さｆる。この閾値電流は
入力端子１５に印加さ九た基準電圧■ＲＥＦによって発
生される。インターフェースデバイス１４はインジェク
タとベースをそ扛そ扛１個ずつ有しており、コレクタは
有していない。そのようなデバイスには、チップ上のシ
リコンの占有面積がきわめて小さいという大きな長所が
ある。効率−的には、そのデバイスはＭＴＬデバイスの
ベースノードとしてのｐｎｐのコレクタをもつｐｎｐト
ランジスタとして使用さ扛る。そのベースノードはαβ
　ＩＮＪ　（■ＩＮＪは注入電流、αはｐｎｐ　　イン
ジェクタデバイスにおけるエミッタ電流に対する非飽和
コレクタ電流の比）までの電流を供給できる。

そのインターフェースの等価回路は第１２図に示さｎて
いる。

第１３図には、インターフェースデバイス１４の入力１
５で基準電圧Ｖ　ＲＥＦ　　を発生するだめのインター
フェース基準電圧発生回路が示さｎている。同図におい
て、ＭＴＬデバイス１６にはＩＨ（高電流レベル）のイ
ンジェクタ電流が供給され、ベース入力上が開回路であ
るためＭＴＩ、デバイス１６はコレクタ電流がβ′ＩＨ
である場合に論理”０″となる。このコレクタ電流はト
ランジスタＴ１及びＴ２で鏡映（ｍ１ｒｒｏｒ　　）さ
詐て別の２個のインターフェースデバイス１７及び１８
に加えられる。従って、これらの各インターフェースデ
バイスに加えらｎるインジェクタ電流はβ′■Ｈ／２で
ある。そして、インジェクタ電圧はインジェクタｐｎｐ
デバイスのＶ　ｂ　ｅであり、ゆえに０．７ボルトのオ
ーダーにある。このインジェクタ電圧はインターフェー
ス用基準電圧Ｖ　ＲＥＦ　　をもとめるために単一のオ
ペアンプ１９によってバッファさｎる。

このインターフェース電圧は、従って、インターフェー
スデバイス１４　（第１１図）のインジエク、りに加え
らｆたときに、インジェクタ閾値電流ＩＴＨ−１β′Ｉ
　を発生するよ゛うな電圧である。

　　　Ｈ 第１１図に戻ると゛、そこには記憶アレイにより要求さ
れるマルチプレクサ構成のうちの１つだけしか示さｎて
いない。そして、インターフェースＭＴＬデバイス１４
のインジェクタにはインターフェース基準電圧Ｖ　ＲＥ
Ｆ　が入力さｎ、従ってそ９のインジェクタ電流ＩＴＨ
−β’　Ｉ　Ｈ／　、２となる。ワードのｎ番目の位置
に対応する記憶セルの出力デバイスＵＭＴＬ（ンターフ
エーヌデバイス１４のベース入力に接続さｎている。ま
た、各ゲートは高電流状態ＩＨと低電流状態Ｉ　Ｊ、の
どちらかにあることかできる。各記憶セルの論理出力は
°“０″またｕ　”　ｉ　”である。そして図示するよ
うに、もしワードＯのビットｎの論理出力が読み取ら扛
るべきであるなら、高読み取り注入電流ＩＨがこの記憶
セルに加えらｎるとともに、他のすべてのセルに対する
読み取シインジエクタ電流が低電流ＩＬに保た扛る。ワ
ード１．２及び３の出力ゲートからのコレクタ電流の合
計はｎβ′工りであり、ことでｎｉｄこれらのセルのう
ち論理゛Ｏ″′出力であるものの数である。選択さｎた
ワードＯの記憶セルからのコレクタ電流は、セルが論理
”　ｏ　”を記憶しているならβ′■Ｈであり、セルが
論理”　１　”を記憶しているならゼロである。

そ扛ゆえ全体の非飽和出力電流は： ワードＯの論理゛′１″′にあるセルに対して■。ＵＴ
−〇β′■Ｌ ワードＯの論ｆｉ　”　ｏ　”にあるセルに対して■。

ＵＴ−ｎβ′Ｉ　十β′↓Ｈ もし１ｏＵＴが、インターフェースＭＴＬｆバイス１４
が供給しうる電流、すなわちαβ′ＩＨ／２よりも小さ
いならば、インターフェースＭＴＬデバイスは飽和し、
マルチプレクヌ出力電圧は（■ＲＥＦ−ＶＣＥ（飽和）
）となる。また、もしｌ０ＵＴが、インターフエーヌＭ
ＴＬデバイス１４が供給しうる電流よりも大きいならば
、ワード０〜３のセルの出力コレクタが飽和し、マルチ
プレクス出力電圧は（ＶＣＥ飽和）となる。

ＭＴＬデバイスにおいては、飴、和した■ｃＥの、値は
数１０ミリボルトのオーダーであシ、ｖＲＥＦなとのイ
ンジェクタ電圧は０．７ボルトのオーダーである。従っ
て、マルチプレクス出力電圧は次のようになる： 選択されたワード０のピッ）ｎを表示するセルが論理”
　１　”　（■ｏＵＴ　〈αβ’ＩＨ／２）を記憶して
いるならば■。ＵＴは約０．７ボルトであり、選択さ汎
たワード０のピッ）ｎを表示するセルが論理“′ｏ”（
Ｉ　　　＞αβ′ＩＨ／２）を記憶しているなｔＪＴ らばＶ。ＵＴは約Ｏボルトになる。

選択さｔ″ＬＬタセル理状態が読み取らｎると、その出
力電圧は０．３５ボルトの閾値をもつロング−ティルー
ペア（ｌｏｎｇ−ｔａｉ’ｌ　ｐａｉｒ　）電流スイッ
チなどの適当な手段により感知することができる。

同様にして、他のワード１．２及び３の対応する論理状
態も読み取ることができる。

尚、上記にはβ′■Ｈ／２の閾値電流ＩＴＨを発生する
ために基準電圧ＶＲＥＦを設定するだめの回路について
説明したが、基準用インターフェースデバイスの数を変
更しあるいは鏡映比（ｍｉ　ｒｒｏｒｒａｔ’ｉｏ　）
を変更することにより異なるレベルの■−ｆＬＥＦを設
定することもできる。Ｖｌｌ（、ＥＦの値の選択はマル
チプレクス出力でのデバイスの最大の数と、ＩＬに対す
る硝の比に依存する。一般的に、どのようガマルチプレ
タス構成においても、インターフェース基準電流ＩＴＨ
が１　／　ｒ−にβ’ＩＨであることが要求さｎる。

論理Ｉｔ　ＩＩＩの検出＝（Ｍ−１）β’　Ｉ　Ｌ＜　
Ｌ／　ｒ−にαβ′■Ｈ 論理”　ｏ　”の検出：β’ＩＨ＞１／ｒ−にαβ′Ｉ
ＨここでＭはマルチプレクスさ扛る出力の数、ｒは基準
インターフェースデバイスの数、ｋは基準電圧発生回路
における鏡映比である。

この回路の電流識別部分の設計構造は追従を行う、とい
う長所がある。そして、ＩＬに対するＩＨの比は、■′
ＨからＩＬ％−設定することにより一定に保つことがで
きる。インターフェース基準電圧発生回路は高電流レベ
ルのＭＴＬゲートの論理ゼロ出力電流から直接ＩＴＨを
設定するので、これによりＩＴＨがＭＴＬゲートの論理
ゼロ出力電流に追従する。この追従により、λＩＴＬゲ
ートにおける任意のβの変動に対して影響を受けないこ
とが保証される。また、インターフェースデバイスのイ
ンジェクタと直列の、第１１図の抵抗Ｒｉ及び第１３図
の抵抗Ｒ２及びＲ３も捷た、閾値電流の値に対するＶＲ
ＥＦＯ値を増加させることにより回路の性能を高める役
割を果たす。さらに、基準電圧をバッファする増幅器（
オペアンプ）１９中のオフセットは、インターフェース
デバイスのインジェクタに加えらｌｒＬだ電流中の変動
の小さい割合を占めるにすぎない。すなわち、インター
フェースデバイスのインジェクタ電圧−電流特性におけ
る変動の影響は最小限に抑えらｎる。またアース電位の
シフトの影響も最小限に抑えられる。

〔発明の効果〕

以上のように、この発明によｆば、読み出し／書き込み
可能な半導体メモリにおいて、３段階のレベルの電流に
より読み出しモード及び書き込みモードの制御を行うよ
うにしたので、マルチプレクサ（第８図ＭＵＸ参照）や
ワードセレクタ（第８図ＲＷ１〜４参照）が不要となり
チップ上の占有面積を著しく低減できるとともに、デバ
イス間の結線を簡易化できる（第８図と第９図とを対照
さｎたい）という効果がある。

【図面の簡単な説明】

第１図は本発明を適用可能なマスター・スライスＭＴＬ
集積回路の一部の構成レイアラトラ示す図、 第２図は第１図の集積回路構造により形成したＭＴＬゲ
ートの等価回路の図、 第３図は第２図に示すＭＴＬゲート２個から構。 成した、本発明中で使用さｎる記憶セルを示す図、第４
図は回路素子を結線する金属化を簡素化するために、第
１図に示したＭＴＬマスター・スライスの構成レイアウ
トを変更した図、 第５図は第４図の変更さｎ、たセルに対する金属化パタ
ーンを示す図、 第６図は第３図の記憶セルにデータの読み出し／書き込
みを行うために第３図の回路の導線に加、えら汎るべき
従来の電圧波形の図、 第７図は標準的なＭＴＬデバイスの記号を用いてあられ
した第３図の記憶セルの図、 第８図は従来の４出力マルチプレクサを備えた、第３図
と第７図とに示す記憶セルからなる記憶アレイの一部を
示す図、 第９図は本発明に基づく本来的出力マルチプレクス能力
をもつ、第３図と第７図とに示す記憶セルからなる記憶
アレイの一部を示す図、第１０図は出力に０本のマルチ
プレクスを行う単一の記憶セルの図、 第１１図は出力電流の識別手段を設けた４本のマルチブ
レクス構成を示す図、 第１２図は第１１図に示す識別回路の一部をなすインタ
ーフェースデバイスの等価回路、第１３図は第１１図の
回路の一部を々すインターフェース・デバイスに対する
人力基準電圧を発生するためのインターフェース基準電
圧発生回路を示す図である。 Ｄｌ、Ｄ２・・・・単一のセルの構成としての２個のゲ
ー）、ＩＨ・・高レベルの電流、ＩＬ・・・・低レベル
の電流、■ＴＨ・・・閾値電流、１４・・・・閾値検出
手段。 出願人　　インターカン９ナノいビジネス・マンーノズ
・コーポレーション代理人　弁理士　　岡　　　１）　
　次　　　生（外１名） オフ１１１ａ ２？１０（２） ｆ　８　図

Claims (1)

1. 【特許請求の範囲】 　ワード選択のための読み取りインジェクタとデータ書
   き込みのための書き込みインジェクタをもち交差結合し
   た２個のＭＴＬゲートからなる複数の記憶セルで第１の
   方向に構成したワードを複数個第２の方向に配置し、任
   意の１つのワードを選択可能とした記憶アレイと、 選択された上記ワードの各々の記憶セルの読み取りイン
   ジェクタに高レベルの電流を供給し、選択されてない残
   りのワードの各々の記憶セルの読み取りインジェクタに
   低レベルの電流を供給するための手段と、 上記記憶アレイの上記第２の方向に対応するすべての記
   憶セルに接続された閾値検出手段とを有し、 上記記憶セルは一方の２進状態において上記読み取りイ
   ンジエクタへの高レベルの電流の入力に応答して高レベ
   ル電流を出力し低レベルの電流の入力に応答して低レベ
   ル電流を出力し、他方の２進状態において上記読み取り
   インジエクタへの電流が高低どちらのレベルにあつても
   上記低レベル電流よりも低いレベルの電流を出力し、 上記閾値検出手段は選択された１つの記憶セルからの高
   レベル電流と、１つの列の選択されていないすべての記
   憶セルからの低レベル電流の合計値とを識別し得るよう
   に設定されてなる半導体記憶回路。